KR101946889B1 - 반도체 집적회로 및 그 기준 전압 모니터링 방법 - Google Patents

반도체 집적회로 및 그 기준 전압 모니터링 방법 Download PDF

Info

Publication number
KR101946889B1
KR101946889B1 KR1020120138991A KR20120138991A KR101946889B1 KR 101946889 B1 KR101946889 B1 KR 101946889B1 KR 1020120138991 A KR1020120138991 A KR 1020120138991A KR 20120138991 A KR20120138991 A KR 20120138991A KR 101946889 B1 KR101946889 B1 KR 101946889B1
Authority
KR
South Korea
Prior art keywords
reference voltage
pad
registration fee
voltage monitoring
abandoned due
Prior art date
Application number
KR1020120138991A
Other languages
English (en)
Other versions
KR20140071067A (ko
Inventor
유세진
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120138991A priority Critical patent/KR101946889B1/ko
Priority to US13/845,909 priority patent/US8995209B2/en
Publication of KR20140071067A publication Critical patent/KR20140071067A/ko
Application granted granted Critical
Publication of KR101946889B1 publication Critical patent/KR101946889B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

본 기술은 패드와 연결된 라이트 패스; 상기 패드와 연결된 리드 패스; 및 기준 전압 모니터링 신호에 응답하여 상기 라이트 패스를 통해 상기 패드에 기준 전압을 인가하도록 구성된 기준 전압 출력 제어부를 포함하며, 상기 리드 패스는 상기 기준 전압 모니터링 신호에 응답하여 상기 패드와 전기적으로 분리된다.

Description

반도체 집적회로 및 그 기준 전압 모니터링 방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD FOR MONITORING REFERENCE VOLTAGE THE SAME}
본 발명은 반도체 집적회로에 관한 것으로서, 특히 반도체 집적회로 및 그 기준 전압 모니터링 방법에 관한 것이다.
반도체 집적회로는 내부적으로 사용되는 기준 전압이 정상적인 레벨로 생성되는지 여부를 외부에서 모니터링(Monitoring)할 필요가 있다.
따라서 종래의 반도체 집적회로는 특정 모드에서 정해진 신호 입출력 패드 예를 들어, DQ 패드를 통해 기준 전압을 출력하고, 이를 외부에서 모니터링하여 정상 동작 여부를 확인하고 있다.
이때 종래의 기술은 기준 전압을 DQ 패드를 통해 출력하는 경우, DQ 패드와 관련된 온 다이 터미네이션 동작으로 인해 기준 전압이 정상적인 레벨로 출력되지 못하는 경우가 발생할 수 있다.
본 발명의 실시예는 외부 출력되는 기준 전압의 레벨 오류를 방지할 수 있도록 한 반도체 집적회로 및 그 기준 전압 모니터링 방법을 제공한다.
본 발명의 실시예는 패드와 연결된 라이트 패스; 상기 패드와 연결된 리드 패스; 및 기준 전압 모니터링 신호에 응답하여 상기 라이트 패스를 통해 상기 패드에 기준 전압을 인가하도록 구성된 기준 전압 출력 제어부를 포함하며, 상기 리드 패스는 상기 기준 전압 모니터링 신호에 응답하여 상기 패드와 전기적으로 분리될 수 있다.
본 발명의 실시예는 패드; 코어 블록; 상기 패드를 통해 외부 데이터를 입력 받도록 구성된 입력 버퍼; 상기 입력 버퍼를 통해 전송된 상기 외부 데이터를 상기 코어 블록에 기록하거나, 상기 코어 블록에서 독출된 데이터를 전송 받도록 구성된 주변회로 블록; 상기 코어 블록에서 독출된 데이터를 상기 주변회로 블록을 통해 전송 받아 상기 패드로 출력하도록 구성된 출력 드라이버; 및 기준 전압 모니터링 신호에 응답하여 상기 패드에 내부 기준 전압을 인가하도록 구성된 기준 전압 출력 제어부를 포함하며, 상기 출력 드라이버는 상기 기준 전압 모니터링 신호에 응답하여 상기 패드와 전기적으로 분리될 수 있다.
본 발명의 실시예는 기준 전압 모니터링 모드에 진입하는 단계; 상기 기준 전압 모니터링 모드에 진입하면 기준 전압을 상기 반도체 집적회로의 라이트 패스를 통해 기 설정된 패드로 출력하는 단계; 및 상기 기준 전압 모니터링 모드에 진입하면 상기 반도체 집적회로의 리드 패스를 상기 패드와 전기적으로 분리시키는 단계를 포함할 수 있다.
본 기술은 기준 전압이 외부 출력되는 경우의 레벨 오류를 방지할 수 있으므로 기준 전압 모니터링 동작의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 집적회로(100)의 블록도,
도 2는 도 1의 데이터 출력부(610)의 구성을 나타낸 회로도,
도 3은 도 1의 출력 드라이버(620)의 구성을 나타낸 회로도,
도 4는 도 1의 기준전압 출력 제어부(700)의 구성을 나타낸 회로도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 집적회로(100)의 블록도이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 집적회로(100)는 코어 블록(200), 주변 회로 블록(300), 입출력 패드(이하, 패드)(400), 라이트 패스(Write Path)(500), 리드 패스(Read Path)(600) 및 기준 전압 출력 제어부(700)를 포함한다.
코어 블록(200)은 복수의 메모리 셀 및 메모리 셀에 데이터를 기록하거나 메모리 셀에 기록된 데이터를 독출하기 위한 구성을 포함할 수 있다.
주변회로 블록(300)은 코어 블록(300)의 데이터를 외부로 송신하거나, 외부 데이터를 코어 블록(200)으로 송신하기 위한 구성을 포함할 수 있다.
패드(400)는 데이터 입/출력을 위해 구성된 복수의 DQ 패드 중에서 규격으로 정해진 특정 패드 예를 들어, DQ1이 될 수 있다.
라이트 패스(500)는 패드(400)를 통해 외부에서 입력된 데이터를 주변회로 블록(300)을 통해 코어 블록(200)에 기록하기 위한 구성이다.
라이트 패스(500)는 입력 버퍼(510)를 포함할 수 있다.
리드 패스(600)는 기준 전압 모니터링 신호(VREF_MON)에 응답하여 패드(400)와 전기적으로 분리되도록 구성된다.
리드 패스(600)는 코어 블록(200)에서 독출한 데이터를 주변회로 블록(300)을 통해 패드(400)로 전송하기 위한 구성이다.
리드 패스(600)는 데이터 출력부(610) 및 출력 드라이버(620)를 포함할 수 있다.
데이터 출력부(610)는 주변회로 블록(300)에서 제공된 데이터(DIN<1>)를 클럭 신호(CLK)에 동기시킨 데이터(DTRIG<1>)를 출력하도록 구성된다.
데이터 출력부(610)는 터미네이션 신호(ODTEN)에 응답하여 데이터(DTRIG<1>)를 비 활성화시키도록 구성된다.
이때 터미네이션 신호(ODTEN)는 외부 즉, CPU 또는 GPU와 같은 컨트롤러(101)에서 제공된다.
출력 드라이버(620)는 터미네이션 신호(ODTEN) 및 데이터(DTRIG<1>)에 응답하여 패드(400)를 구동 즉, 풀업 또는 풀다운 시키도록 구성된다.
출력 드라이버(620)는 패드(400)를 구동함과 동시에 반도체 집적회로의 동작에 맞도록 가변된 터미네이션 저항값으로 터미네이션 시킨다.
출력 드라이버(620)는 기준 전압 모니터링 신호(VREF_MON)에 응답하여 자신의 출력단과 패드(400)를 전기적으로 분리시키도록 구성된다.
기준 전압 출력 제어부(700)는 기준 전압 모니터링 신호(VREF_MON)에 응답하여 라이프 패스(500)를 통해 패드(400)에 내부 기준 전압 이하, 기준 전압(VREF)을 인가하도록 구성된다.
기준 전압 출력 제어부(700)는 기준 전압 모니터링 신호(VREF_MON)에 응답하여 입력 버퍼(510)와 패드(400) 사이의 경로에 기준 전압(VREF)을 인가하도록 구성된다.
도 2는 도 1의 데이터 출력부(610)의 구성을 나타낸 회로도이다.
도 2에 도시된 바와 같이, 데이터 출력부(610)는 인버터(IV1), 패스 게이트(PG1) 및 트랜지스터(M1)를 포함한다.
패스 게이트(PG1)는 클럭 신호(CLK)의 토글링에 따라 데이터(DIN<1>)를 통과시켜 데이터(DTRIG<1>)로서 출력한다.
트랜지스터(M1)는 터미네이션 신호(ODTEN)가 활성화되면 데이터(DTRIG<1>)를 접지단과 연결함으로써 데이터(DTRIG<1>)의 출력을 차단한다.
도 3은 도 1의 출력 드라이버(620)의 구성을 나타낸 회로도이다.
도 3에 도시된 바와 같이, 출력 드라이버(620)는 드라이빙 유닛(630) 및 드라이빙 제어 유닛(640)를 포함한다.
드라이빙 유닛(630)은 풀업 트랜지스터 어레이(631), 풀다운 트랜지스터 어레이(632) 및 터미네이션 저항 어레이(634)를 포함한다.
풀업 트랜지스터 어레이(631)는 전원단(VDD)과 연결된다.
터미네이션 저항 어레이(634)는 풀업 트랜지스터 어레이(631)와 연결된다.
풀다운 트랜지스터 어레이(632)는 터미네이션 저항 어레이(634)와 접지단(VSS) 사이에 연결된다.
풀업 트랜지스터 어레이(631)와 풀다운 트랜지스터 어레이(632)는 터미네이션 동작과 관련된 별도의 제어 신호에 따라 턴 온 되는 트랜지스터의 수가 가변되고, 그에 따라 터미네이션 저항 어레이(634) 중에서 전원이 인가되는 저항의 수가 가변된다.
터미네이션 저항 어레이(634) 중에서 전원이 인가되는 저항의 수가 가변됨에 따라 터미네이션 저항값이 가변된다.
드라이빙 제어 유닛(640)은 복수의 인버터(IV11 ~ IV13), 복수의 낸드 게이트(ND11 ~ ND13), 노아 게이트(NR11) 및 복수의 트랜지스터(M11, M12)를 포함한다.
드라이빙 제어 유닛(640)은 기준 전압 모니터링 신호(VREF_MON)가 비 활성화된 상태에서는 터미네이션 신호(ODTEN)와 데이터(DTRIG<1>)를 부정 논리곱한 결과에 따라 풀업 트랜지스터 어레이(631)를 구동하여 패드(400)를 풀업시킨다.
드라이빙 제어 유닛(640)은 기준 전압 모니터링 신호(VREF_MON)가 비 활성화된 상태에서는 반전된 터미네이션 신호(ODTEN)와 데이터(DTRIG<1>)를 부정 논리합한 결과에 따라 풀다운 트랜지스터 어레이(632)를 구동하여 패드(400)를 풀다운시킨다.
한편, 드라이빙 제어 유닛(640)은 기준 전압 모니터링 신호(VREF_MON)가 활성화된 상태에서는 터미네이션 신호(ODTEN)와 데이터(DTRIG<1>)의 레벨에 상관없이 풀업 트랜지스터 어레이(631) 및 풀다운 트랜지스터 어레이(632)를 모두 턴 오프시킴으로써 자신의 출력단을 패드(400)와 전기적으로 분리시킨다.
도 4는 도 1의 기준 전압 출력 제어부(700)의 구성을 나타낸 회로도이다.
도 4에 도시된 바와 같이, 기준 전압 출력 제어부(700)는 인버터(IV21) 및 패스 게이트(PG21)를 포함한다.
기준 전압 출력 제어부(700)는 기준 전압 모니터링 신호(VREF_MON)가 활성화된 경우에는 패스 게이트(PG21)가 턴 온 되고 그에 따라 기준 전압(VREF)을 패드(400)에 인가한다.
한편, 기준 전압 출력 제어부(700)는 기준 전압 모니터링 신호(VREF_MON)가 비 활성화된 경우에는 패스 게이트(PG21)가 턴 오프 되고 그에 따라 기준 전압(VREF)이 패드(400)에 인가되는 것을 차단한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 집적회로의 기준 전압 모니터링 동작을 설명하면 다음과 같다.
반도체 집적회로는 외부 컨트롤러에서 제공된 터미네이션 신호(ODTEN)가 활성화된 경우 패드(400)를 반도체 집적회로의 각 동작 모드에 상응하는 터미네이션 저항값으로 구동한다.
따라서 본 발명의 실시예는 기준 전압 모니터링 동작의 활성화를 정의하는 기준 전압 모니터링 신호(VREF_MON)를 이용하여 터미네이션 신호(ODTEN)를 내부적으로 비 활성화시킴으로써 패드(400)를 특정 터미네이션 저항값으로 구동하는 출력 드라이버(620)가 패드(400)와 전기적으로 분리 즉, 플로팅(Floating) 되도록 한 것이다.
예를 들어, 모드 레지스터 셋(Mode Register Set)에 의해 기준 전압 모니터링 신호(VREF_MON)가 활성화될 수 있다.
기준 전압 모니터링 신호(VREF_MON)가 활성화됨에 따라 기준 전압 출력 제어부(700)가 기준 전압(VREF)을 패드(400)에 인가한다.
이와 동시에 출력 드라이버(620)는 활성화된 기준 전압 모니터링 신호(VREF_MON)에 응답하여 패드(400)와 자신의 출력단을 전기적으로 분리시킨다.
기준 전압 모니터링 신호(VREF_MON)가 활성화된 경우에는 터미네이션 신호(ODTEN)가 활성화되더라도 출력 드라이버(620)가 패드(400)를 특정 터미네이션 저항값으로 구동하는 동작을 수행하지 못하게 된다.
따라서 터미네이션 동작이 패드(400)에 영향을 끼치지 못하도록 제어한 상태에서 기준 전압(VREF)이 반도체 집적회로(100) 외부로 출력된다.
따라서 기준 전압 모니터링 동작 상태에서 반도체 집적회로(100) 외부로 출력되는 기준 전압(VREF)은 왜곡되지 않은 본래의 값을 갖게 된다.
이후, 외부에서 기준 전압(VREF)을 모니터링하고, 그 레벨의 정상 여부를 판단하여 기준 전압 트리밍 동작 등을 수행할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (19)

  1. 패드와 연결된 라이트 패스;
    상기 패드와 연결된 리드 패스; 및
    기준 전압 모니터링 신호에 응답하여 상기 라이트 패스를 통해 상기 패드에 기준 전압을 인가하도록 구성된 기준 전압 출력 제어부를 포함하며,
    상기 리드 패스는 상기 기준 전압 모니터링 신호에 응답하여 상기 패드와 전기적으로 분리되는 반도체 집적회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 라이트 패스는
    상기 패드와 연결된 입력 버퍼를 포함하는 반도체 집적회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 기준 전압 출력 제어부는
    상기 패드와 상기 입력 버퍼 사이의 경로에 상기 기준 전압을 인가하도록 구성되는 반도체 집적회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 리드 패스는
    상기 기준 전압 모니터링 신호에 응답하여 자신의 출력단과 상기 패드를 전기적으로 분리시키도록 구성된 출력 드라이버를 포함하는 반도체 집적회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 출력 드라이버는
    터미네이션 신호 및 데이터에 응답하여 상기 패드를 구동하도록 구성되는 반도체 집적회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 리드 패스는
    클럭 신호 및 상기 터미네이션 신호에 응답하여 상기 데이터를 상기 출력 드라이버에 출력하도록 구성된 데이터 출력부를 더 포함하는 반도체 집적회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 터미네이션 신호는 반도체 집적회로 외부의 컨트롤러에서 제공되는 반도체 집적회로.
  8. 패드;
    코어 블록;
    상기 패드를 통해 외부 데이터를 입력 받도록 구성된 입력 버퍼;
    상기 입력 버퍼를 통해 전송된 상기 외부 데이터를 상기 코어 블록에 기록하거나, 상기 코어 블록에서 독출된 데이터를 전송 받도록 구성된 주변회로 블록;
    상기 코어 블록에서 독출된 데이터를 상기 주변회로 블록을 통해 전송 받아 상기 패드로 출력하도록 구성된 출력 드라이버; 및
    기준 전압 모니터링 신호에 응답하여 상기 패드에 내부 기준 전압을 인가하도록 구성된 기준 전압 출력 제어부를 포함하며,
    상기 출력 드라이버는 상기 기준 전압 모니터링 신호에 응답하여 상기 패드와 전기적으로 분리되는 반도체 집적회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 기준 전압 출력 제어부는
    상기 패드와 상기 입력 버퍼 사이의 경로에 상기 내부 기준 전압을 인가하도록 구성되는 반도체 집적회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 출력 드라이버는
    터미네이션 신호 및 데이터에 응답하여 상기 패드를 기 설정된 터미네이션 저항값으로 구동하도록 구성되는 반도체 집적회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 출력 드라이버는
    상기 기준 전압 모니터링 신호가 활성화되면 상기 터미네이션 신호에 상관없이 상기 패드와 전기적으로 분리되도록 구성되는 반도체 집적회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 출력 드라이버는
    상기 패드를 풀업 또는 풀다운 시키도록 구성된 드라이빙 유닛, 및
    상기 기준 전압 모니터링 신호, 터미네이션 신호 및 데이터에 응답하여 상기 드라이빙 유닛을 제어하도록 구성된 드라이빙 제어 유닛을 포함하는 반도체 집적회로.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 드라이빙 유닛은 전원단과 연결된 풀업 트랜지스터 어레이,
    상기 풀업 트랜지스터 어레이와 연결된 터미네이션 저항 어레이, 및
    상기 터미네이션 저항 어레이와 접지단 사이에 연결된 풀다운 트랜지스터 어레이를 포함하는 반도체 집적회로.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 터미네이션 신호는 반도체 집적회로 외부의 컨트롤러에서 제공되는 반도체 집적회로.
  15. 반도체 집적회로의 기준 전압 모니터링 방법으로서,
    기준 전압 모니터링 모드에 진입하는 단계;
    상기 기준 전압 모니터링 모드에 진입하면 기준 전압을 상기 반도체 집적회로의 라이트 패스를 통해 기 설정된 패드로 출력하는 단계; 및
    상기 기준 전압 모니터링 모드에 진입하면 상기 반도체 집적회로의 리드 패스를 상기 패드와 전기적으로 분리시키는 단계를 포함하는 반도체 집적회로의 기준 전압 모니터링 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 리드 패스는
    터미네이션 신호가 활성화된 경우 상기 패드를 기 설정된 터미네이션 저항값으로 구동하도록 구성되는 반도체 집적회로의 기준 전압 모니터링 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 터미네이션 신호는 상기 반도체 집적회로의 외부에서 제공되는 반도체 집적회로의 기준 전압 모니터링 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 분리시키는 단계는
    상기 터미네이션 신호를 상기 반도체 집적회로 내부에서 비 활성화시키는 단계인 반도체 집적회로의 기준 전압 모니터링 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 분리시키는 단계는
    상기 기준 전압 모니터링 모드 진입을 위해 사용되는 기준 전압 모니터링 신호를 이용하여 상기 터미네이션 신호를 상기 반도체 집적회로 내부에서 비 활성화시키는 단계인 반도체 집적회로의 기준 전압 모니터링 방법.
KR1020120138991A 2012-12-03 2012-12-03 반도체 집적회로 및 그 기준 전압 모니터링 방법 KR101946889B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120138991A KR101946889B1 (ko) 2012-12-03 2012-12-03 반도체 집적회로 및 그 기준 전압 모니터링 방법
US13/845,909 US8995209B2 (en) 2012-12-03 2013-03-18 Semiconductor integrated circuit and method for monitoring reference voltage thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120138991A KR101946889B1 (ko) 2012-12-03 2012-12-03 반도체 집적회로 및 그 기준 전압 모니터링 방법

Publications (2)

Publication Number Publication Date
KR20140071067A KR20140071067A (ko) 2014-06-11
KR101946889B1 true KR101946889B1 (ko) 2019-02-13

Family

ID=50825328

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120138991A KR101946889B1 (ko) 2012-12-03 2012-12-03 반도체 집적회로 및 그 기준 전압 모니터링 방법

Country Status (2)

Country Link
US (1) US8995209B2 (ko)
KR (1) KR101946889B1 (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060253663A1 (en) * 2005-05-06 2006-11-09 Micron Technology, Inc. Memory device and method having a data bypass path to allow rapid testing and calibration
KR100907927B1 (ko) * 2007-06-13 2009-07-16 주식회사 하이닉스반도체 반도체메모리소자 및 그의 구동방법
KR100933814B1 (ko) * 2008-04-25 2009-12-24 주식회사 하이닉스반도체 온 다이 터미네이션 테스트 장치 및 온 다이 터미네이션테스트 방법
KR100958800B1 (ko) 2008-09-11 2010-05-24 주식회사 하이닉스반도체 반도체 메모리 소자
KR101806817B1 (ko) 2010-10-20 2017-12-11 삼성전자주식회사 데이터 출력 버퍼 및 이를 포함하는 반도체 메모리 장치

Also Published As

Publication number Publication date
US8995209B2 (en) 2015-03-31
KR20140071067A (ko) 2014-06-11
US20140153342A1 (en) 2014-06-05

Similar Documents

Publication Publication Date Title
US9805787B2 (en) Calibration circuit and memory device including the same
US9608631B2 (en) Semiconductor memory device, a memory module including the same, and a memory system including the same
US8766664B2 (en) Semiconductor device including output circuit constituted of plural unit buffer circuits in which impedance thereof are adjustable
US10134485B2 (en) Semiconductor devices for impedance calibration including systems and methods thereof
US20190115053A1 (en) Memory modules, methods of operating the memory modules, and test systems of the memory modules
US10133284B2 (en) Circuits for setting reference voltages and semiconductor devices including the same
JP2011146102A (ja) 半導体装置及びデータ処理システム
JP2011101266A (ja) 半導体装置及び情報処理システム
TWI699761B (zh) 半導體裝置
US10068633B2 (en) Semiconductor devices and integrated circuits including the same
US9640271B2 (en) Low-dropout regulator peak current control
US10825506B2 (en) Systems and methods for improving output signal quality in memory devices
US9647659B1 (en) Semiconductor devices
KR101946889B1 (ko) 반도체 집적회로 및 그 기준 전압 모니터링 방법
US10037788B2 (en) Semiconductor devices and semiconductor systems
US9859020B2 (en) Semiconductor devices
US11575365B2 (en) Input and output circuits and integrated circuits using the same
US20110057684A1 (en) Transceiver system, semiconductor device thereof, and data transceiving method of the same
US20100262753A1 (en) Method and apparatus for connecting multiple memory devices to a controller
US9966121B2 (en) Comparison circuits and semiconductor devices employing the same
US20120146409A1 (en) Semiconductor device having data output buffers
JP2013200933A (ja) 半導体記憶装置
US9165674B1 (en) Semiconductor devices and semiconductor systems
US11967355B2 (en) Systems for reducing inconsistencies across current mirror
US20230410888A1 (en) Input buffer bias current control

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant