JP3175683B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Description
【０００１】
【発明の属する技術分野】本発明は、出力バッファ回路
に関し、特に出力信号のスルーレートを変更して出力す
る出力バッファ回路に関する。
に関し、特に出力信号のスルーレートを変更して出力す
る出力バッファ回路に関する。
【０００２】
【従来の技術】従来この種の出力信号のスルーレートを
変更して出力する出力バッファ回路はバス等に接続され
出力信号を送出する。このような出力バッファ回路は、
例えば、オープンドレイン型であり、Gunning Transce
iver Logic（ＧＴＬ）等の高速バスに用いられる。ス
ルーレートの変更は、バスを介した反射の影響を防ぐた
めに行われる。
変更して出力する出力バッファ回路はバス等に接続され
出力信号を送出する。このような出力バッファ回路は、
例えば、オープンドレイン型であり、Gunning Transce
iver Logic（ＧＴＬ）等の高速バスに用いられる。ス
ルーレートの変更は、バスを介した反射の影響を防ぐた
めに行われる。
【０００３】図４を参照すると、この種の従来技術は、
ドレイン端子４３０２が伝送路４４０に接続されたＮＭ
ＯＳトランジスタ４３０と、ＮＭＯＳトランジスタ４３
０のゲート端子４３０１に接続されたスルーレート制御
回路４１０とを備えている。スルーレート制御回路４１
０は、入力信号ＩＮを入力し、該信号ＩＮの立ち上がり
や立ち下がりのスルーレートを調整して出力する。スル
ーレート制御回路４１０の出力信号はＮＭＯＳトランジ
スタ４３０のゲート端子４３０に入力される。
ドレイン端子４３０２が伝送路４４０に接続されたＮＭ
ＯＳトランジスタ４３０と、ＮＭＯＳトランジスタ４３
０のゲート端子４３０１に接続されたスルーレート制御
回路４１０とを備えている。スルーレート制御回路４１
０は、入力信号ＩＮを入力し、該信号ＩＮの立ち上がり
や立ち下がりのスルーレートを調整して出力する。スル
ーレート制御回路４１０の出力信号はＮＭＯＳトランジ
スタ４３０のゲート端子４３０に入力される。
【０００４】図５を参照すると、スルーレート制御回路
４１０が出力する出力信号は立ち上がりおよび立ち下が
りのスルーレートが調整されている。出力端子４３０に
出力されるＮＭＯＳトランジスタ４３０の出力信号のス
ルーレートも変えることができる。図５において、点
線、破線、実線の順にスルーレートが小さくなるように
調整されている。
４１０が出力する出力信号は立ち上がりおよび立ち下が
りのスルーレートが調整されている。出力端子４３０に
出力されるＮＭＯＳトランジスタ４３０の出力信号のス
ルーレートも変えることができる。図５において、点
線、破線、実線の順にスルーレートが小さくなるように
調整されている。
【０００５】このような従来技術の一例は特開平８−６
３２６７号公報に開示されている。
３２６７号公報に開示されている。
【０００６】
【発明が解決しようとする課題】上述の従来技術では、
次の問題がある。
次の問題がある。
【０００７】まず、ＮＭＯＳトランジスタ４３０の出力
信号が立ち下がる場合には、スルーレートの早い場合と
遅い場合とでＮＭＯＳトランジスタ４３０の動作開始時
間に差が生じてしまうという問題がある（以下、この時
間差を「オフセット時間」という）。ＮＭＯＳトランジ
スタ４３０はゲート端子４３０１に入力されるスルーレ
ート制御回路４１０の出力信号の電圧値が０ボルト〜閾
値電圧Ｖｔの間はオフ状態であり、閾値電圧Ｖｔを超え
てはじめてＯＮ状態になるため、スルーレート制御回路
４１０の出力信号の傾きが小さくなると閾値電圧Ｖｔを
超えるまでに時間がかかってしまうためである。
信号が立ち下がる場合には、スルーレートの早い場合と
遅い場合とでＮＭＯＳトランジスタ４３０の動作開始時
間に差が生じてしまうという問題がある（以下、この時
間差を「オフセット時間」という）。ＮＭＯＳトランジ
スタ４３０はゲート端子４３０１に入力されるスルーレ
ート制御回路４１０の出力信号の電圧値が０ボルト〜閾
値電圧Ｖｔの間はオフ状態であり、閾値電圧Ｖｔを超え
てはじめてＯＮ状態になるため、スルーレート制御回路
４１０の出力信号の傾きが小さくなると閾値電圧Ｖｔを
超えるまでに時間がかかってしまうためである。
【０００８】次に、ＮＭＯＳトランジスタ４３０の出力
信号が立ち上がる場合には、上記オフセット時間は生じ
ないが、ＮＭＯＳトランジスタ４３０の出力信号のスル
ーレートが小さくなるよう調整されているとき、出力信
号が立ち上がるまでの時間が遅延してしまうという問題
がある。スルーレート制御回路４１０の出力レベルが高
すぎるためである。一般に、出力バッファのトランジス
タの出力信号の振幅は高速性や低ノイズ性の向上ためＬ
ＳＩ内部の電圧よりも低くなっている。例えば、ＧＴＬ
等のようなロジックでは、ＬＳＩ内部の電圧が３．３ボ
ルト、２．５ボルトまたは１．８ボルト程度であるのに
対し、ＮＭＯＳトランジスタからの出力信号の振幅はロ
ウレベル側では０．３〜０．４ボルト程度であり、ハイ
レベル側では１．２〜１．５ボルト程度である。すなわ
ち、トランジスタのゲート端子には出力端子であるドレ
イン端子の電位よりも高いレベルの信号が加わる。ドレ
イン端子の電圧がロウレベルのとき、ＮＭＯＳトランジ
スタ４３０のドレイン−ソース間電圧Ｖｄｓが小さいた
め、ゲート端子４３０１に入力される信号の変化がハイ
レベルからロウレベルに遷移しても、ＮＭＯＳトランジ
スタ４３０のドレイン電流はすぐには流れない。ゲート
端子４３０１に入力される信号の電位が下がりはじめて
しばらくしてからＮＭＯＳトランジスタ４３０のドレイ
ン電流がゲート電圧に対応して流れ始めるようになり出
力端子４３１のレベルが立ち上がるので、スルーレート
が遅い場合ゲート端子４３０１に入力される信号の電位
が下がるのが遅くなるため、出力端子４３１の立ち上が
りが遅くなってしまう。
信号が立ち上がる場合には、上記オフセット時間は生じ
ないが、ＮＭＯＳトランジスタ４３０の出力信号のスル
ーレートが小さくなるよう調整されているとき、出力信
号が立ち上がるまでの時間が遅延してしまうという問題
がある。スルーレート制御回路４１０の出力レベルが高
すぎるためである。一般に、出力バッファのトランジス
タの出力信号の振幅は高速性や低ノイズ性の向上ためＬ
ＳＩ内部の電圧よりも低くなっている。例えば、ＧＴＬ
等のようなロジックでは、ＬＳＩ内部の電圧が３．３ボ
ルト、２．５ボルトまたは１．８ボルト程度であるのに
対し、ＮＭＯＳトランジスタからの出力信号の振幅はロ
ウレベル側では０．３〜０．４ボルト程度であり、ハイ
レベル側では１．２〜１．５ボルト程度である。すなわ
ち、トランジスタのゲート端子には出力端子であるドレ
イン端子の電位よりも高いレベルの信号が加わる。ドレ
イン端子の電圧がロウレベルのとき、ＮＭＯＳトランジ
スタ４３０のドレイン−ソース間電圧Ｖｄｓが小さいた
め、ゲート端子４３０１に入力される信号の変化がハイ
レベルからロウレベルに遷移しても、ＮＭＯＳトランジ
スタ４３０のドレイン電流はすぐには流れない。ゲート
端子４３０１に入力される信号の電位が下がりはじめて
しばらくしてからＮＭＯＳトランジスタ４３０のドレイ
ン電流がゲート電圧に対応して流れ始めるようになり出
力端子４３１のレベルが立ち上がるので、スルーレート
が遅い場合ゲート端子４３０１に入力される信号の電位
が下がるのが遅くなるため、出力端子４３１の立ち上が
りが遅くなってしまう。
【０００９】本発明の目的は、スルーレートの大小によ
って出力トランジスタの動作開始が変わることがない出
力バッファ回路を提供することにある。
って出力トランジスタの動作開始が変わることがない出
力バッファ回路を提供することにある。
【００１０】また、本発明の他の目的は、スルーレート
の大小によって出力信号の変化開始が変わることがない
出力バッファ回路を提供することにある。より具体的に
は、スルーレートが小さいときに出力信号の変化開始が
遅れない出力バッファ回路を提供する。
の大小によって出力信号の変化開始が変わることがない
出力バッファ回路を提供することにある。より具体的に
は、スルーレートが小さいときに出力信号の変化開始が
遅れない出力バッファ回路を提供する。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に本発明の出力バッファ回路は、入力信号のスルーレー
トを調整して出力するスルーレート調整回路と、このス
ルーレート調整回路が出力する信号を入力し、該信号の
状態が切り替わったときから所定期間が経過するまで前
記信号のスルーレートを増大させて出力する波形成形回
路と、この波形成形回路の出力が入力される制御端子と
伝送路に接続された端子とを有する出力トランジスタと
を含む。
に本発明の出力バッファ回路は、入力信号のスルーレー
トを調整して出力するスルーレート調整回路と、このス
ルーレート調整回路が出力する信号を入力し、該信号の
状態が切り替わったときから所定期間が経過するまで前
記信号のスルーレートを増大させて出力する波形成形回
路と、この波形成形回路の出力が入力される制御端子と
伝送路に接続された端子とを有する出力トランジスタと
を含む。
【００１２】また、本発明の他の出力バッファ回路は、
前記波形成形回路は電源電位に接続された端子を含み、
前記所定期間だけ前記スルーレート調整回路の出力端子
と電源電位に接続された端子とを接続することを特徴と
する。
前記波形成形回路は電源電位に接続された端子を含み、
前記所定期間だけ前記スルーレート調整回路の出力端子
と電源電位に接続された端子とを接続することを特徴と
する。
【００１３】さらに、本発明の他の出力バッファ回路
は、前記波形成形回路は、前記スルーレート調整回路の
出力信号が立ち上がるときに、立ち上がりの開始時点か
ら前記所定期間の間前記出力信号よりもスルーレートが
大きい信号を出力し該所定期間経過後は前記スルーレー
ト調整手段からの出力信号を出力することを特徴とす
る。
は、前記波形成形回路は、前記スルーレート調整回路の
出力信号が立ち上がるときに、立ち上がりの開始時点か
ら前記所定期間の間前記出力信号よりもスルーレートが
大きい信号を出力し該所定期間経過後は前記スルーレー
ト調整手段からの出力信号を出力することを特徴とす
る。
【００１４】また、本発明の他の出力バッファ回路は、
前記波形成形回路は、前記スルーレート調整回路の出力
信号が立ちああがるときの電位よりも大きい電位に接続
された第１の端子と、前記所定期間だけ前記第１の端子
と前記スルーレート調整回路の出力端子との間に電流経
路を形成する電流経路形成回路とを含む。
前記波形成形回路は、前記スルーレート調整回路の出力
信号が立ちああがるときの電位よりも大きい電位に接続
された第１の端子と、前記所定期間だけ前記第１の端子
と前記スルーレート調整回路の出力端子との間に電流経
路を形成する電流経路形成回路とを含む。
【００１５】さらに、本発明の他の出力バッファ回路
は、前記所定期間は、前記波形成形回路の出力が少なく
とも前記出力トランジスタの閾値を超えるまでの時間に
設定されていることを特徴とする。
は、前記所定期間は、前記波形成形回路の出力が少なく
とも前記出力トランジスタの閾値を超えるまでの時間に
設定されていることを特徴とする。
【００１６】また、本発明の他の出力バッファ回路は、
前記波形成形回路は、前記スルーレート調整手段の出力
信号が立ち下がるときに、立ち下がりの開始時点から前
記所定期間だけ前記出力信号よりもスルーレートが大き
い信号を出力し該所定期間経過後は前記出力信号を出力
することを特徴とする。
前記波形成形回路は、前記スルーレート調整手段の出力
信号が立ち下がるときに、立ち下がりの開始時点から前
記所定期間だけ前記出力信号よりもスルーレートが大き
い信号を出力し該所定期間経過後は前記出力信号を出力
することを特徴とする。
【００１７】さらに、本発明の他の出力バッファ回路
は、前記波形成形回路は、前記スルーレート調整回路の
出力信号が立ち下がるときの電位よりも小さい電位に接
続された第２の端子と、前記所定期間だけ前記第２の端
子と前記スルーレート調整回路の出力端子との間に電流
経路を形成する電流経路形成回路とを含む。
は、前記波形成形回路は、前記スルーレート調整回路の
出力信号が立ち下がるときの電位よりも小さい電位に接
続された第２の端子と、前記所定期間だけ前記第２の端
子と前記スルーレート調整回路の出力端子との間に電流
経路を形成する電流経路形成回路とを含む。
【００１８】また、本発明の他の出力バッファ回路は、
前記所定期間は、前記波形成形回路の出力が少なくとも
前記出力トランジスタが前記伝送路に出力する信号の電
位の最大値と同一かまたは類似の電位になるまでの時間
に設定されていることを特徴とする。
前記所定期間は、前記波形成形回路の出力が少なくとも
前記出力トランジスタが前記伝送路に出力する信号の電
位の最大値と同一かまたは類似の電位になるまでの時間
に設定されていることを特徴とする。
【００１９】さらに、本発明の他の出力バッファ回路
は、前記波形成形回路は、前記入力信号が入力される制
御端子と前記第１の電源端子と接続された第１の端子と
第２の端子とを有する第１のトランジスタと、前記入力
信号が入力される入力端子とこの入力端子に入力された
信号を遅延させて出力する出力端子とを有する第１の遅
延素子と、この第１の遅延素子の出力が入力される制御
端子と前記第１のトランジスタの前記第２の端子に接続
された第１の端子と前記スルーレート調整回路の出力端
子と接続された第２の端子とを有する第２のトランジス
タと、前記入力信号が入力される制御端子と前記第２の
電源端子と接続された第１の端子と第２の端子とを有す
る第３のトランジスタと、前記入力信号が入力される入
力端子とこの入力端子に入力された信号を遅延させて出
力する出力端子とを有する第２の遅延素子と、この第２
の遅延素子の出力が入力される制御端子と前記第３のト
ランジスタの前記第２の端子に接続された第１の端子と
前記スルーレート調整回路の出力端子と接続された第２
の端子とを有する第４のトランジスタとを含む。
は、前記波形成形回路は、前記入力信号が入力される制
御端子と前記第１の電源端子と接続された第１の端子と
第２の端子とを有する第１のトランジスタと、前記入力
信号が入力される入力端子とこの入力端子に入力された
信号を遅延させて出力する出力端子とを有する第１の遅
延素子と、この第１の遅延素子の出力が入力される制御
端子と前記第１のトランジスタの前記第２の端子に接続
された第１の端子と前記スルーレート調整回路の出力端
子と接続された第２の端子とを有する第２のトランジス
タと、前記入力信号が入力される制御端子と前記第２の
電源端子と接続された第１の端子と第２の端子とを有す
る第３のトランジスタと、前記入力信号が入力される入
力端子とこの入力端子に入力された信号を遅延させて出
力する出力端子とを有する第２の遅延素子と、この第２
の遅延素子の出力が入力される制御端子と前記第３のト
ランジスタの前記第２の端子に接続された第１の端子と
前記スルーレート調整回路の出力端子と接続された第２
の端子とを有する第４のトランジスタとを含む。
【００２０】また、本発明の他の出力バッファ回路は、
前記波形成形回路は、前記入力信号が入力される制御端
子と前記第１の電源端子と接続された第１の端子と第２
の端子とを有する第１のトランジスタと、前記スルーレ
ート調整回路の出力と第１の電位とを比較する第１の比
較回路と、この第１の比較回路の出力が入力される制御
端子と前記第１のトランジスタの前記第２の端子に接続
された第１の端子と前記スルーレート調整回路の出力端
子と接続された第２の端子とを有する第２のトランジス
タと、前記入力信号が入力される制御端子と前記第２の
電源端子と接続された第１の端子と第２の端子とを有す
る第３のトランジスタと、前記スルーレート調整回路の
出力と第２の電位とを比較する第２の比較回路と、この
第２の遅延素子の出力が入力される制御端子と前記第３
のトランジスタの前記第２の端子に接続された第１の端
子と前記スルーレート調整回路の出力端子と接続された
第２の端子とを有する第４のトランジスタとを含む。
前記波形成形回路は、前記入力信号が入力される制御端
子と前記第１の電源端子と接続された第１の端子と第２
の端子とを有する第１のトランジスタと、前記スルーレ
ート調整回路の出力と第１の電位とを比較する第１の比
較回路と、この第１の比較回路の出力が入力される制御
端子と前記第１のトランジスタの前記第２の端子に接続
された第１の端子と前記スルーレート調整回路の出力端
子と接続された第２の端子とを有する第２のトランジス
タと、前記入力信号が入力される制御端子と前記第２の
電源端子と接続された第１の端子と第２の端子とを有す
る第３のトランジスタと、前記スルーレート調整回路の
出力と第２の電位とを比較する第２の比較回路と、この
第２の遅延素子の出力が入力される制御端子と前記第３
のトランジスタの前記第２の端子に接続された第１の端
子と前記スルーレート調整回路の出力端子と接続された
第２の端子とを有する第４のトランジスタとを含む。
【００２１】さらに、本発明の他の出力バッファ回路
は、前記第１の電位は前記出力トランジスタの閾値電位
と同一または類似の電位に設定されることを特徴とす
る。
は、前記第１の電位は前記出力トランジスタの閾値電位
と同一または類似の電位に設定されることを特徴とす
る。
【００２２】また、本発明の他の出力バッファ回路は、
前記第２の電位は前記出力トランジスタが前記伝送路に
出力する出力信号のハイレベルと同一または類似の電位
に設定されることを特徴とする。
前記第２の電位は前記出力トランジスタが前記伝送路に
出力する出力信号のハイレベルと同一または類似の電位
に設定されることを特徴とする。
【００２３】
【発明の実施の形態】次に本発明の出力バッファ回路の
実施の形態について図面を参照して詳細に説明する。
実施の形態について図面を参照して詳細に説明する。
【００２４】図１を参照すると、本発明の出力バッファ
回路の第１の実施の形態は、スルーレート制御回路１１
０と、波形成形回路１２０と、ＮＭＯＳトランジスタ１
３０とを含む。ＮＭＯＳトランジスタ１３０は伝送路１
４０にオープンドレイン接続されている。
回路の第１の実施の形態は、スルーレート制御回路１１
０と、波形成形回路１２０と、ＮＭＯＳトランジスタ１
３０とを含む。ＮＭＯＳトランジスタ１３０は伝送路１
４０にオープンドレイン接続されている。
【００２５】スルーレート制御回路１１０は、入力端子
と出力端子とを有する。スルーレート制御回路１１０の
入力端子には、伝送路に出力される信号が入力信号ＩＮ
として入力される。スルーレート制御回路１１０は、入
力信号ＩＮを反転させるとともにスルーレートを調整し
て出力端子から出力する。スルーレート制御回路１１０
の出力端子は、波形成形回路１２０に接続されている。
と出力端子とを有する。スルーレート制御回路１１０の
入力端子には、伝送路に出力される信号が入力信号ＩＮ
として入力される。スルーレート制御回路１１０は、入
力信号ＩＮを反転させるとともにスルーレートを調整し
て出力端子から出力する。スルーレート制御回路１１０
の出力端子は、波形成形回路１２０に接続されている。
【００２６】波形成形回路１２０は、入力信号ＩＮとス
ルーレート制御回路１１０の出力信号とを入力し、スル
ーレート制御回路１１０の出力信号の状態が切り替わっ
たときから所定期間が経過するまでスルーレート制御回
路１１０の出力信号のスルーレートを増大させて出力す
る。所定期間経過後はスルーレート調整手段の出力信号
をそのまま出力する。波形成形回路１２０は、ＰＭＯＳ
トランジスタ１２１および１２２と、ＮＭＯＳトランジ
スタ１２３および１２４と、インバータ１２５および１
２６と、ノード１２７とを含む。ノード１２７はスルー
レート制御回路１１０の出力端子と接続されている。
ルーレート制御回路１１０の出力信号とを入力し、スル
ーレート制御回路１１０の出力信号の状態が切り替わっ
たときから所定期間が経過するまでスルーレート制御回
路１１０の出力信号のスルーレートを増大させて出力す
る。所定期間経過後はスルーレート調整手段の出力信号
をそのまま出力する。波形成形回路１２０は、ＰＭＯＳ
トランジスタ１２１および１２２と、ＮＭＯＳトランジ
スタ１２３および１２４と、インバータ１２５および１
２６と、ノード１２７とを含む。ノード１２７はスルー
レート制御回路１１０の出力端子と接続されている。
【００２７】ＰＭＯＳトランジスタ１２１はゲート端子
１２１１、ソース端子１２１２およびドレイン端子１２
１３を有する。ゲート端子１２１１には入力端子１０１
が接続されている。ソース端子１２１２は電源端子Ｖｄ
ｄに接続されている。電源端子Ｖｄｄの電位は、２．５
から３．３ボルトである。より好ましくは２．５ボルト
に設定されるのがよい。ドレイン端子１２１３は、ＰＭ
ＯＳトランジスタ１２２を介してノード１２７に接続さ
れている。
１２１１、ソース端子１２１２およびドレイン端子１２
１３を有する。ゲート端子１２１１には入力端子１０１
が接続されている。ソース端子１２１２は電源端子Ｖｄ
ｄに接続されている。電源端子Ｖｄｄの電位は、２．５
から３．３ボルトである。より好ましくは２．５ボルト
に設定されるのがよい。ドレイン端子１２１３は、ＰＭ
ＯＳトランジスタ１２２を介してノード１２７に接続さ
れている。
【００２８】ＰＭＯＳトランジスタ１２２はゲート端子
１２２１、ソース端子１２２２およびドレイン端子１２
２３を有する。ゲート端子１２２１はインバータ１２５
の出力端子に接続されている。ソース端子１２２２は、
ＰＭＯＳトランジスタ１２１のドレイン端子１２１３に
接続されており、ＰＭＯＳトランジスタ１２１を介して
電源端子Ｖｄｄに接続されている。ドレイン端子１２２
３は、ノード１２７とＮＭＯＳトランジスタ１２３のド
レイン端子１２３２とに接続されている。
１２２１、ソース端子１２２２およびドレイン端子１２
２３を有する。ゲート端子１２２１はインバータ１２５
の出力端子に接続されている。ソース端子１２２２は、
ＰＭＯＳトランジスタ１２１のドレイン端子１２１３に
接続されており、ＰＭＯＳトランジスタ１２１を介して
電源端子Ｖｄｄに接続されている。ドレイン端子１２２
３は、ノード１２７とＮＭＯＳトランジスタ１２３のド
レイン端子１２３２とに接続されている。
【００２９】ＮＭＯＳトランジスタ１２３はゲート端子
１２３１、ドレイン端子１２３２およびソース端子１２
３３を有する。ゲート端子１２３１はインバータ１２６
の出力端子に接続されている。ドレイン端子１２３２は
ノード１２７とＰＭＯＳトランジスタ１２２のドレイン
端子１２２３とに接続されている。ソース端子１２３３
は、ＮＭＯＳトランジスタ１２４のドレイン端子１２４
２に接続されており、ＮＭＯＳトランジスタ１２４を介
して電源端子Ｖｓｓに接続されている。
１２３１、ドレイン端子１２３２およびソース端子１２
３３を有する。ゲート端子１２３１はインバータ１２６
の出力端子に接続されている。ドレイン端子１２３２は
ノード１２７とＰＭＯＳトランジスタ１２２のドレイン
端子１２２３とに接続されている。ソース端子１２３３
は、ＮＭＯＳトランジスタ１２４のドレイン端子１２４
２に接続されており、ＮＭＯＳトランジスタ１２４を介
して電源端子Ｖｓｓに接続されている。
【００３０】ＮＭＯＳトランジスタ１２４はゲート端子
１２４１、ドレイン端子１２４２およびソース端子１２
４３を有する。ゲート端子１２４１には入力端子１０１
が接続されている。ドレイン端子１２４２は、ＮＭＯＳ
トランジスタ１２３のソース端子１２３３に接続されて
おり、ＮＭＯＳトランジスタ１２３を介してノード１２
７に接続されている。ソース端子１２４３は接地電位Ｖ
ｓｓに接続されている。電源端子Ｖｓｓの電位は、接地
電位である。
１２４１、ドレイン端子１２４２およびソース端子１２
４３を有する。ゲート端子１２４１には入力端子１０１
が接続されている。ドレイン端子１２４２は、ＮＭＯＳ
トランジスタ１２３のソース端子１２３３に接続されて
おり、ＮＭＯＳトランジスタ１２３を介してノード１２
７に接続されている。ソース端子１２４３は接地電位Ｖ
ｓｓに接続されている。電源端子Ｖｓｓの電位は、接地
電位である。
【００３１】インバータ１２５は、入力が入力端子１０
１に接続され、出力がＰＭＯＳトランジスタ１２２のゲ
ート端子１２２１に接続されている。インバータ１２５
は入力端子１０１に入力された入力信号ＩＮを遅延させ
るとともに論理を反転させて出力する。
１に接続され、出力がＰＭＯＳトランジスタ１２２のゲ
ート端子１２２１に接続されている。インバータ１２５
は入力端子１０１に入力された入力信号ＩＮを遅延させ
るとともに論理を反転させて出力する。
【００３２】インバータ１２６は、入力が入力端子１０
１に接続され、出力がＮＭＯＳトランジスタ１２３のゲ
ート端子１２３１に接続されている。インバータ１２６
は入力端子１０１に入力された入力信号ＩＮを遅延させ
るとともに論理を反転させて出力する。
１に接続され、出力がＮＭＯＳトランジスタ１２３のゲ
ート端子１２３１に接続されている。インバータ１２６
は入力端子１０１に入力された入力信号ＩＮを遅延させ
るとともに論理を反転させて出力する。
【００３３】ＮＭＯＳトランジスタ１３０はゲート端子
１３０１、ドレイン端子１３０２およびソース端子１３
０３を有する。ゲート端子１３０１はノード１２７に接
続されており、波形成形回路１２０の出力信号が入力さ
れる。ドレイン端子１３０２は、出力端子１３１を介し
て伝送路１４０に接続されている。ソース端子１３０３
は接地電位Ｖｓｓに接続されている。
１３０１、ドレイン端子１３０２およびソース端子１３
０３を有する。ゲート端子１３０１はノード１２７に接
続されており、波形成形回路１２０の出力信号が入力さ
れる。ドレイン端子１３０２は、出力端子１３１を介し
て伝送路１４０に接続されている。ソース端子１３０３
は接地電位Ｖｓｓに接続されている。
【００３４】伝送路１４０は抵抗Ｒを介して終端電位Ｖ
ｔｔに接続されている。終端電位Ｖｔｔは、１．５ボル
トである。
ｔｔに接続されている。終端電位Ｖｔｔは、１．５ボル
トである。
【００３５】次に、本実施の形態の動作について図１お
よび２を参照して説明する。
よび２を参照して説明する。
【００３６】入力信号ＩＮがハイレベルで安定している
場合、スルーレート制御回路１１０は入力信号ＩＮを反
転させ、ノード１２７にロウレベルの信号を出力してい
る。インバータ１２５はロウレベルの信号を出力してい
る。ＰＭＯＳトランジスタ１２２のゲート端子１２２１
にはインバータ１２５からのロウレベルの出力が入力さ
れているため、ＰＭＯＳトランジスタ１２２はオン状態
になっている。ＰＭＯＳトランジスタ１２１のゲート端
子１２１１にはハイレベルの入力信号ＩＮが入力されて
いるため、ＰＭＯＳトランジスタ１２１はオフ状態であ
る。このため、ノード１２７は電源端子Ｖｄｄと切り離
されている。
場合、スルーレート制御回路１１０は入力信号ＩＮを反
転させ、ノード１２７にロウレベルの信号を出力してい
る。インバータ１２５はロウレベルの信号を出力してい
る。ＰＭＯＳトランジスタ１２２のゲート端子１２２１
にはインバータ１２５からのロウレベルの出力が入力さ
れているため、ＰＭＯＳトランジスタ１２２はオン状態
になっている。ＰＭＯＳトランジスタ１２１のゲート端
子１２１１にはハイレベルの入力信号ＩＮが入力されて
いるため、ＰＭＯＳトランジスタ１２１はオフ状態であ
る。このため、ノード１２７は電源端子Ｖｄｄと切り離
されている。
【００３７】ＮＭＯＳトランジスタ１２４のゲート端子
１２４１にはハイレベルの入力信号ＩＮが入力されてい
るため、ＮＭＯＳトランジスタ１２４はオン状態にあ
る。インバータ１２６はロウレベルの信号を出力してい
るため、ＮＭＯＳトランジスタ１２３のゲート端子には
ロウレベルの信号が入力される。このため、ＮＭＯＳト
ランジスタ１２３はオフ状態にあり、ノード１２７は電
源端子Ｖｓｓと切り離されている。
１２４１にはハイレベルの入力信号ＩＮが入力されてい
るため、ＮＭＯＳトランジスタ１２４はオン状態にあ
る。インバータ１２６はロウレベルの信号を出力してい
るため、ＮＭＯＳトランジスタ１２３のゲート端子には
ロウレベルの信号が入力される。このため、ＮＭＯＳト
ランジスタ１２３はオフ状態にあり、ノード１２７は電
源端子Ｖｓｓと切り離されている。
【００３８】このように、入力信号ＩＮが定常的にハイ
レベルである場合は、ノード１２７は電源端子Ｖｄｄま
たはＶｓｓのいずれとも切り離されているため、ノード
１２７にはスルーレート制御回路１１０の出力がそのま
ま出力される。
レベルである場合は、ノード１２７は電源端子Ｖｄｄま
たはＶｓｓのいずれとも切り離されているため、ノード
１２７にはスルーレート制御回路１１０の出力がそのま
ま出力される。
【００３９】次に、入力信号ＩＮがハイレベルからロウ
レベルに遷移してからインバータ１２５の遅延時間が経
過するまでの場合について説明する。
レベルに遷移してからインバータ１２５の遅延時間が経
過するまでの場合について説明する。
【００４０】スルーレート制御回路１１０は入力信号Ｉ
Ｎを反転させるとともにスルーレートを調整して出力す
る。すなわち、ノード１２７に現れる信号はロウレベル
からハイレベルに遷移する。
Ｎを反転させるとともにスルーレートを調整して出力す
る。すなわち、ノード１２７に現れる信号はロウレベル
からハイレベルに遷移する。
【００４１】ＰＭＯＳトランジスタ１２１は、入力信号
ＩＮがハイレベルからロウレベルに遷移することに応じ
て、オフ状態からオン状態に遷移する。インバータ１２
５は入力信号ＩＮがハイレベルからロウレベルに遷移し
ても所定期間が経過するまではロウレベルの信号を出力
し続ける。所定期間は、具体的には、インバータ１２５
の遅延時間である。このため、ＰＭＯＳトランジスタ１
２２のゲート端子１２２１には所定期間が経過するまで
はロウレベルの信号が入力され、ＰＭＯＳトランジスタ
１２２はオン状態を維持する。入力信号ＩＮがハイレベ
ルからロウレベルに遷移したときから所定期間の間、Ｐ
ＭＯＳトランジスタ１２１および１２２が同時にオン状
態にあるため、ノード１２７と電源端子Ｖｄｄとの間に
電流経路が形成され、ノード１２７は電源端子Ｖｄｄに
接続される。ノード１２７は電源端子Ｖｄｄ側に電流を
引かれるため、ノード１２７のレベルが上昇し、ノード
１２７に出力される立ち上がり信号のスルーレートが増
大する。
ＩＮがハイレベルからロウレベルに遷移することに応じ
て、オフ状態からオン状態に遷移する。インバータ１２
５は入力信号ＩＮがハイレベルからロウレベルに遷移し
ても所定期間が経過するまではロウレベルの信号を出力
し続ける。所定期間は、具体的には、インバータ１２５
の遅延時間である。このため、ＰＭＯＳトランジスタ１
２２のゲート端子１２２１には所定期間が経過するまで
はロウレベルの信号が入力され、ＰＭＯＳトランジスタ
１２２はオン状態を維持する。入力信号ＩＮがハイレベ
ルからロウレベルに遷移したときから所定期間の間、Ｐ
ＭＯＳトランジスタ１２１および１２２が同時にオン状
態にあるため、ノード１２７と電源端子Ｖｄｄとの間に
電流経路が形成され、ノード１２７は電源端子Ｖｄｄに
接続される。ノード１２７は電源端子Ｖｄｄ側に電流を
引かれるため、ノード１２７のレベルが上昇し、ノード
１２７に出力される立ち上がり信号のスルーレートが増
大する。
【００４２】一方、入力信号ＩＮがハイレベルからロウ
レベルに遷移した場合、インバータ１２６の遅延時間が
経過したときにはインバータ１２６の出力がロウレベル
からハイレベルに遷移する。しかしながら、入力信号Ｉ
Ｎがハイレベルからロウレベルに遷移することに応じ
て、ＮＭＯＳトランジスタ１２４がオン状態からオフ状
態に遷移するため、ノード１２７は電源端子Ｖｓｓとは
切り放されている。
レベルに遷移した場合、インバータ１２６の遅延時間が
経過したときにはインバータ１２６の出力がロウレベル
からハイレベルに遷移する。しかしながら、入力信号Ｉ
Ｎがハイレベルからロウレベルに遷移することに応じ
て、ＮＭＯＳトランジスタ１２４がオン状態からオフ状
態に遷移するため、ノード１２７は電源端子Ｖｓｓとは
切り放されている。
【００４３】このように、入力信号ＩＮがハイレベルか
らロウレベルに遷移してからインバータ１２５の遅延時
間が経過するまでの場合は、波形成形回路１２０は、ス
ルーレート制御回路１１０から出力されスルーレートが
調整された信号のスルーレートを増大させて出力する。
らロウレベルに遷移してからインバータ１２５の遅延時
間が経過するまでの場合は、波形成形回路１２０は、ス
ルーレート制御回路１１０から出力されスルーレートが
調整された信号のスルーレートを増大させて出力する。
【００４４】さらに、入力信号ＩＮがハイレベルからロ
ウレベルに遷移してからインバータ１２５の遅延時間が
経過した場合について説明する。
ウレベルに遷移してからインバータ１２５の遅延時間が
経過した場合について説明する。
【００４５】インバータ１２５は、入力信号ＩＮがハイ
レベルからロウレベルに遷移してから所定期間経過後に
出力信号をロウレベルからハイレベルに遷移させる。Ｐ
ＭＯＳトランジスタ１２２は、インバータ１２５からの
出力信号がロウレベルからハイレベルに遷移したときに
オフ状態になる。ＰＭＯＳトランジスタ１２１はオフ状
態であるため、ＰＭＯＳトランジスタ１２１または１２
２のいずれもオフ状態となる。このため、ノード１２７
と電源端子Ｖｄｄとの間に電流経路は形成されず、ノー
ド１２７は電源端子Ｖｄｄと切り放される。
レベルからロウレベルに遷移してから所定期間経過後に
出力信号をロウレベルからハイレベルに遷移させる。Ｐ
ＭＯＳトランジスタ１２２は、インバータ１２５からの
出力信号がロウレベルからハイレベルに遷移したときに
オフ状態になる。ＰＭＯＳトランジスタ１２１はオフ状
態であるため、ＰＭＯＳトランジスタ１２１または１２
２のいずれもオフ状態となる。このため、ノード１２７
と電源端子Ｖｄｄとの間に電流経路は形成されず、ノー
ド１２７は電源端子Ｖｄｄと切り放される。
【００４６】一方、ＮＭＯＳトランジスタ１２４はオフ
状態であるため、ＮＭＯＳトランジスタ１２３の状態に
依存せずノード１２７と電源端子Ｖｓｓとの間に電流経
路は形成されないため、ノード１２７は電源端子Ｖｓｓ
と切り放される。
状態であるため、ＮＭＯＳトランジスタ１２３の状態に
依存せずノード１２７と電源端子Ｖｓｓとの間に電流経
路は形成されないため、ノード１２７は電源端子Ｖｓｓ
と切り放される。
【００４７】このように、入力信号ＩＮがハイレベルか
らロウレベルに遷移してからインバータ１２５の遅延時
間が経過した場合、ノード１２７は電源端子Ｖｄｄまた
はＶｓｓのいずれとも切り放されるため、ノード１２７
にはスルーレート制御回路１１０の出力がそのまま現れ
る。すなわち、波形成形回路１２０はスルーレート制御
回路１１０からの出力信号をそのまま出力する。ノード
１２７に出力される信号のレベルは、スルーレート制御
回路１１０に調整によりＶｄｄまで上昇する。インバー
タ１２５の遅延時間はノード１２７の信号のレベルがＮ
ＭＯＳトランジスタ１３０の閾値電圧Ｖｔを超える程度
まで上昇するくらいの遅延時間になるように設定される
のが好ましい。本実施の形態では、ＮＭＯＳトランジス
タ１３０の閾値電圧Ｖｔは０．３から０．６ボルトであ
り、より好ましくは０．５ボルトである。
らロウレベルに遷移してからインバータ１２５の遅延時
間が経過した場合、ノード１２７は電源端子Ｖｄｄまた
はＶｓｓのいずれとも切り放されるため、ノード１２７
にはスルーレート制御回路１１０の出力がそのまま現れ
る。すなわち、波形成形回路１２０はスルーレート制御
回路１１０からの出力信号をそのまま出力する。ノード
１２７に出力される信号のレベルは、スルーレート制御
回路１１０に調整によりＶｄｄまで上昇する。インバー
タ１２５の遅延時間はノード１２７の信号のレベルがＮ
ＭＯＳトランジスタ１３０の閾値電圧Ｖｔを超える程度
まで上昇するくらいの遅延時間になるように設定される
のが好ましい。本実施の形態では、ＮＭＯＳトランジス
タ１３０の閾値電圧Ｖｔは０．３から０．６ボルトであ
り、より好ましくは０．５ボルトである。
【００４８】入力信号ＩＮがロウレベルで安定している
場合、スルーレート制御回路１１０は入力信号ＩＮを反
転させ、ノード１２７にハイレベルの信号を出力してい
る。ＰＭＯＳトランジスタ１２１のゲート端子１２１１
にはロウレベルの入力信号ＩＮが入力されているため、
ＰＭＯＳトランジスタ１２１はオン状態である。インバ
ータ１２５はハイレベルの信号を出力している。ＰＭＯ
Ｓトランジスタ１２２のゲート端子１２２１にはインバ
ータ１２５からのハイレベルの出力が入力されているた
め、ＰＭＯＳトランジスタ１２２はオフ状態になってい
る。このため、ノード１２７は電源端子Ｖｄｄと切り離
されている。
場合、スルーレート制御回路１１０は入力信号ＩＮを反
転させ、ノード１２７にハイレベルの信号を出力してい
る。ＰＭＯＳトランジスタ１２１のゲート端子１２１１
にはロウレベルの入力信号ＩＮが入力されているため、
ＰＭＯＳトランジスタ１２１はオン状態である。インバ
ータ１２５はハイレベルの信号を出力している。ＰＭＯ
Ｓトランジスタ１２２のゲート端子１２２１にはインバ
ータ１２５からのハイレベルの出力が入力されているた
め、ＰＭＯＳトランジスタ１２２はオフ状態になってい
る。このため、ノード１２７は電源端子Ｖｄｄと切り離
されている。
【００４９】インバータ１２６はハイレベルの信号を出
力しているため、ＮＭＯＳトランジスタ１２３のゲート
端子１２３１にはハイレベルの信号が入力される。この
ため、ＮＭＯＳトランジスタ１２３はオン状態にある。
ＮＭＯＳトランジスタ１２４のゲート端子１２４１には
ロウレベルの入力信号ＩＮが入力されているため、ＮＭ
ＯＳトランジスタ１２４はオフ状態にある。このため、
ノード１２７は電源端子Ｖｓｓと切り離されている。
力しているため、ＮＭＯＳトランジスタ１２３のゲート
端子１２３１にはハイレベルの信号が入力される。この
ため、ＮＭＯＳトランジスタ１２３はオン状態にある。
ＮＭＯＳトランジスタ１２４のゲート端子１２４１には
ロウレベルの入力信号ＩＮが入力されているため、ＮＭ
ＯＳトランジスタ１２４はオフ状態にある。このため、
ノード１２７は電源端子Ｖｓｓと切り離されている。
【００５０】このように、入力信号ＩＮが定常的にロウ
レベルである場合は、ノード１２７は電源端子Ｖｄｄま
たはＶｓｓのいずれとも切り離されているため、波形成
形回路１２０はノード１２７にスルーレート制御回路１
１０の出力をそのまま出力する。
レベルである場合は、ノード１２７は電源端子Ｖｄｄま
たはＶｓｓのいずれとも切り離されているため、波形成
形回路１２０はノード１２７にスルーレート制御回路１
１０の出力をそのまま出力する。
【００５１】次に、入力信号ＩＮがロウレベルからハイ
レベルに遷移してからインバータ１２６の遅延時間が経
過するまでの場合について説明する。
レベルに遷移してからインバータ１２６の遅延時間が経
過するまでの場合について説明する。
【００５２】スルーレート制御回路１１０は入力信号Ｉ
Ｎを反転させるとともにスルーレートを調整して出力す
る。すなわち、ノード１２７に現れる信号はハイレベル
からロウレベルに遷移する。
Ｎを反転させるとともにスルーレートを調整して出力す
る。すなわち、ノード１２７に現れる信号はハイレベル
からロウレベルに遷移する。
【００５３】入力信号ＩＮがロウレベルからハイレベル
に遷移する場合、インバータ１２５の遅延時間が経過し
たときにはインバータ１２５の出力はハイレベルからロ
ウレベルに遷移する。インバータ１２５の出力がロウレ
ベルに遷移するのに応じて、ＰＭＯＳトランジスタ１２
２はオフ状態からオン状態に遷移する。しかしながら、
入力信号ＩＮがロウレベルからハイレベルに遷移するこ
とに応じて、ＰＭＯＳトランジスタ１２１がオン状態か
らオフ状態に遷移するため、ノード１２７と電源端子Ｖ
ｄｄとの間に電流経路が形成されず、ノード１２７は電
源端子Ｖｄｄと切り離されている。
に遷移する場合、インバータ１２５の遅延時間が経過し
たときにはインバータ１２５の出力はハイレベルからロ
ウレベルに遷移する。インバータ１２５の出力がロウレ
ベルに遷移するのに応じて、ＰＭＯＳトランジスタ１２
２はオフ状態からオン状態に遷移する。しかしながら、
入力信号ＩＮがロウレベルからハイレベルに遷移するこ
とに応じて、ＰＭＯＳトランジスタ１２１がオン状態か
らオフ状態に遷移するため、ノード１２７と電源端子Ｖ
ｄｄとの間に電流経路が形成されず、ノード１２７は電
源端子Ｖｄｄと切り離されている。
【００５４】ＮＭＯＳトランジスタ１２４は、入力信号
ＩＮがロウレベルからハイレベルに遷移することに応じ
て、オフ状態からオン状態に遷移する。インバータ１２
６は入力信号ＩＮがロウレベルからハイレベルに遷移し
ても所定期間が経過するまではハイレベルの信号を出力
し続ける。所定期間は、具体的には、インバータ１２６
の遅延時間である。このため、ＮＭＯＳトランジスタ１
２３のゲート端子１２３１には所定期間が経過するまで
はハイレベルの信号が入力され、ＰＭＯＳトランジスタ
１２２はオン状態を維持する。ＮＭＯＳトランジスタ１
２３および１２４が同時にオン状態にあるため、ノード
１２７は電源端子Ｖｓｓと接続される。ノード１２７は
電源端子Ｖｓｓ側に電流を引かれるため、ノード１２７
のレベルが降下し、ノード１２７に出力される立ち下が
り信号のスルーレートが増大する。
ＩＮがロウレベルからハイレベルに遷移することに応じ
て、オフ状態からオン状態に遷移する。インバータ１２
６は入力信号ＩＮがロウレベルからハイレベルに遷移し
ても所定期間が経過するまではハイレベルの信号を出力
し続ける。所定期間は、具体的には、インバータ１２６
の遅延時間である。このため、ＮＭＯＳトランジスタ１
２３のゲート端子１２３１には所定期間が経過するまで
はハイレベルの信号が入力され、ＰＭＯＳトランジスタ
１２２はオン状態を維持する。ＮＭＯＳトランジスタ１
２３および１２４が同時にオン状態にあるため、ノード
１２７は電源端子Ｖｓｓと接続される。ノード１２７は
電源端子Ｖｓｓ側に電流を引かれるため、ノード１２７
のレベルが降下し、ノード１２７に出力される立ち下が
り信号のスルーレートが増大する。
【００５５】このように、入力信号ＩＮがロウレベルか
らハイレベルに遷移してからインバータ１２６の遅延時
間が経過するまでの場合、波形成形回路１２０は、スル
ーレート制御回路１１０から出力されスルーレートが調
整された信号のスルーレートを増大させて出力する。
らハイレベルに遷移してからインバータ１２６の遅延時
間が経過するまでの場合、波形成形回路１２０は、スル
ーレート制御回路１１０から出力されスルーレートが調
整された信号のスルーレートを増大させて出力する。
【００５６】さらに、入力信号ＩＮがロウレベルからハ
イレベルに遷移してからインバータ１２６の遅延時間が
経過した場合について説明する。
イレベルに遷移してからインバータ１２６の遅延時間が
経過した場合について説明する。
【００５７】ＰＭＯＳトランジスタ１２１はオフ状態で
あるため、ＰＭＯＳトランジスタ１２２がオン状態であ
るか否かに関わらずノード１２７と電源端子Ｖｄｄとの
間に電流経路は形成されないため、ノード１２７は電源
端子Ｖｄｄと切り離される。
あるため、ＰＭＯＳトランジスタ１２２がオン状態であ
るか否かに関わらずノード１２７と電源端子Ｖｄｄとの
間に電流経路は形成されないため、ノード１２７は電源
端子Ｖｄｄと切り離される。
【００５８】一方、ＮＭＯＳトランジスタ１２４のゲー
ト端子１２４１にはハイレベルの入力信号ＩＮが入力さ
れているため、ＮＭＯＳトランジスタ１２４はオン状態
を維持する。インバータ１２６は、入力信号ＩＮがロウ
レベルからハイレベルに遷移してから所定期間が経過し
たとき、出力信号をハイレベルからロウレベルに遷移さ
せる。ＮＭＯＳトランジスタ１２３は、インバータ１２
６からの出力信号がハイレベルからロウレベルに遷移し
たときにオフ状態になる。このため、ノード１２７と電
源端子Ｖｓｓとの間に電流経路は形成されず、ノード１
２７は電源端子Ｖｓｓと切り放される。
ト端子１２４１にはハイレベルの入力信号ＩＮが入力さ
れているため、ＮＭＯＳトランジスタ１２４はオン状態
を維持する。インバータ１２６は、入力信号ＩＮがロウ
レベルからハイレベルに遷移してから所定期間が経過し
たとき、出力信号をハイレベルからロウレベルに遷移さ
せる。ＮＭＯＳトランジスタ１２３は、インバータ１２
６からの出力信号がハイレベルからロウレベルに遷移し
たときにオフ状態になる。このため、ノード１２７と電
源端子Ｖｓｓとの間に電流経路は形成されず、ノード１
２７は電源端子Ｖｓｓと切り放される。
【００５９】このように、入力信号ＩＮがハイレベルか
らロウレベルに遷移してからインバータ１２６の遅延時
間が経過した場合、ノード１２７は電源端子Ｖｄｄまた
はＶｓｓのいずれとも切り放されるため、ノード１２７
にはスルーレート制御回路１１０の出力がそのまま現れ
る。すなわち、波形成形回路１２０はスルーレート制御
回路１１０からの出力信号をそのまま出力する。ノード
１２７に出力される信号のレベルはスルーレート制御回
路１１０により調整されＶｓｓまで下降する。インバー
タ１２６の遅延時間は、波形成形回路１２０の出力が出
力端子１３１のハイレベルＶｔｔと同一かまたは類似の
電位に下降するまでの遅延時間に設計するのが好まし
い。本実施の形態では、出力端子１３１のハイレベルＶ
ｔｔは１．５ボルトであり、インバータ１２６の遅延時
間は波形形成回路１２０の出力がハイレベル（例えば、
２．５ボルト）から１．５〜２．０ボルト程度まで下降
するよう設計されるのが好ましい。より好ましくは１．
８ボルトまで下降するまでの時間である。
らロウレベルに遷移してからインバータ１２６の遅延時
間が経過した場合、ノード１２７は電源端子Ｖｄｄまた
はＶｓｓのいずれとも切り放されるため、ノード１２７
にはスルーレート制御回路１１０の出力がそのまま現れ
る。すなわち、波形成形回路１２０はスルーレート制御
回路１１０からの出力信号をそのまま出力する。ノード
１２７に出力される信号のレベルはスルーレート制御回
路１１０により調整されＶｓｓまで下降する。インバー
タ１２６の遅延時間は、波形成形回路１２０の出力が出
力端子１３１のハイレベルＶｔｔと同一かまたは類似の
電位に下降するまでの遅延時間に設計するのが好まし
い。本実施の形態では、出力端子１３１のハイレベルＶ
ｔｔは１．５ボルトであり、インバータ１２６の遅延時
間は波形形成回路１２０の出力がハイレベル（例えば、
２．５ボルト）から１．５〜２．０ボルト程度まで下降
するよう設計されるのが好ましい。より好ましくは１．
８ボルトまで下降するまでの時間である。
【００６０】このように、本実施の形態では、スルーレ
ート調整回路１１０が出力する信号を入力し、この信号
の状態が切り替わったときから所定期間が経過するまで
信号のスルーレートを増大させて出力する波形成形回路
を設けたため、スルーレートが大きく調整されている場
合と小さく調整されている場合とでＮＭＯＳトランジス
タ１３０の動作開始時間に差が生じることがない。
ート調整回路１１０が出力する信号を入力し、この信号
の状態が切り替わったときから所定期間が経過するまで
信号のスルーレートを増大させて出力する波形成形回路
を設けたため、スルーレートが大きく調整されている場
合と小さく調整されている場合とでＮＭＯＳトランジス
タ１３０の動作開始時間に差が生じることがない。
【００６１】次に、本発明の第２の実施の形態につい
て、図面を参照して詳細に説明する。この第２の実施の
形態の特徴は波形成形回路の構成にある。他の構成は、
第１の実施の形態と同様である。
て、図面を参照して詳細に説明する。この第２の実施の
形態の特徴は波形成形回路の構成にある。他の構成は、
第１の実施の形態と同様である。
【００６２】図３を参照すると、波形成形回路２２０
は、ＰＭＯＳトランジスタ２２１および２２２と、ＮＭ
ＯＳトランジスタ２２３および２２４と、差動増幅回路
２２５および２２６と、ノード２２７とを含む。ノード
２２７はスルーレート制御回路１１０の出力端子と接続
されている。ＰＭＯＳトランジスタ２２１、２２２、Ｎ
ＭＯＳトランジスタ２２３、２２４およびノード２２７
はそれぞれＰＭＯＳトランジスタ１２１、１２２、ＮＭ
ＯＳトランジスタ１２３、１２４およびノード１２７と
同様の構成を有する。
は、ＰＭＯＳトランジスタ２２１および２２２と、ＮＭ
ＯＳトランジスタ２２３および２２４と、差動増幅回路
２２５および２２６と、ノード２２７とを含む。ノード
２２７はスルーレート制御回路１１０の出力端子と接続
されている。ＰＭＯＳトランジスタ２２１、２２２、Ｎ
ＭＯＳトランジスタ２２３、２２４およびノード２２７
はそれぞれＰＭＯＳトランジスタ１２１、１２２、ＮＭ
ＯＳトランジスタ１２３、１２４およびノード１２７と
同様の構成を有する。
【００６３】差動増幅回路２２５は、第１の入力端子、
第２の入力端子および出力端子を有する。第１の入力端
子には制御信号２２８が入力されている。制御信号２２
８は固定電位の信号であり、ＮＭＯＳトランジスタ１３
０の閾値電位Ｖｔと同一または類似の電位に設定される
のが好ましい。本実施の形態では、制御信号２２８の電
位は０．３から０．６ボルトであり、より好ましくは
０．５ボルトである。第２の入力端子はノード２２７に
接続されている。出力端子はＰＭＯＳトランジスタ２２
２のゲート端子２２２１に接続されている。差動増幅回
路２２５はノード２２７の信号の電位が制御信号２２８
の電位よりも大きくなったときにハイレベルを出力す
る。
第２の入力端子および出力端子を有する。第１の入力端
子には制御信号２２８が入力されている。制御信号２２
８は固定電位の信号であり、ＮＭＯＳトランジスタ１３
０の閾値電位Ｖｔと同一または類似の電位に設定される
のが好ましい。本実施の形態では、制御信号２２８の電
位は０．３から０．６ボルトであり、より好ましくは
０．５ボルトである。第２の入力端子はノード２２７に
接続されている。出力端子はＰＭＯＳトランジスタ２２
２のゲート端子２２２１に接続されている。差動増幅回
路２２５はノード２２７の信号の電位が制御信号２２８
の電位よりも大きくなったときにハイレベルを出力す
る。
【００６４】差動増幅回路２２６は、第１の入力端子、
第２の入力端子および出力端子を有する。第１の入力端
子には制御信号２２９が入力されている。制御信号２２
９は固定電位であり、出力端子１３１の信号のハイレベ
ルと同一または類似の電位に設定されるのが好ましい。
本実施の形態では、制御信号２２９は１．５から２．０
ボルトであり、より好ましくは１．８ボルトである。第
２の入力端子はノード２２７に接続されている。出力端
子はＰＭＯＳトランジスタ２２３のゲート端子２２３１
に接続されている。差動増幅回路２２６はノード２２７
の電位が制御信号２２９の電位よりも小さくなったとき
にロウレベルを出力する。
第２の入力端子および出力端子を有する。第１の入力端
子には制御信号２２９が入力されている。制御信号２２
９は固定電位であり、出力端子１３１の信号のハイレベ
ルと同一または類似の電位に設定されるのが好ましい。
本実施の形態では、制御信号２２９は１．５から２．０
ボルトであり、より好ましくは１．８ボルトである。第
２の入力端子はノード２２７に接続されている。出力端
子はＰＭＯＳトランジスタ２２３のゲート端子２２３１
に接続されている。差動増幅回路２２６はノード２２７
の電位が制御信号２２９の電位よりも小さくなったとき
にロウレベルを出力する。
【００６５】次に、本実施の形態の動作について説明す
る。
る。
【００６６】入力信号ＩＮがハイレベルで安定している
場合、スルーレート制御回路１１０は入力信号ＩＮを反
転させ、ノード２２７にロウレベルの信号を出力してい
る。ノード２２７の電位は制御信号２２８の電位よりも
小さいため、差動増幅回路２２５はロウレベルの信号を
出力している。トランジスタ２２２のゲート端子２２２
１には差動増幅回路２２５からのロウレベルの出力が入
力されているため、トランジスタ２２２はオン状態にな
っている。トランジスタ２２１のゲート端子２２１１に
はハイレベルの入力信号ＩＮが入力されているため、ト
ランジスタ２２１はオフ状態である。このため、ノード
２２７は電源端子Ｖｄｄと切り離されている。
場合、スルーレート制御回路１１０は入力信号ＩＮを反
転させ、ノード２２７にロウレベルの信号を出力してい
る。ノード２２７の電位は制御信号２２８の電位よりも
小さいため、差動増幅回路２２５はロウレベルの信号を
出力している。トランジスタ２２２のゲート端子２２２
１には差動増幅回路２２５からのロウレベルの出力が入
力されているため、トランジスタ２２２はオン状態にな
っている。トランジスタ２２１のゲート端子２２１１に
はハイレベルの入力信号ＩＮが入力されているため、ト
ランジスタ２２１はオフ状態である。このため、ノード
２２７は電源端子Ｖｄｄと切り離されている。
【００６７】一方、トランジスタ２２４のゲート端子２
２４１にはハイレベルの入力信号ＩＮが入力されている
ため、トランジスタ２２４はオン状態にある。ノード２
２７の電位は制御信号２２９の電位よりも小さいため、
差動増幅回路２２６はロウレベルの信号を出力してい
る。トランジスタ２２３のゲート端子２２３１にはロウ
レベルの信号が入力されるため、トランジスタ２２３は
オフ状態にあり、ノード１２７は電源端子Ｖｓｓと切り
離されている。
２４１にはハイレベルの入力信号ＩＮが入力されている
ため、トランジスタ２２４はオン状態にある。ノード２
２７の電位は制御信号２２９の電位よりも小さいため、
差動増幅回路２２６はロウレベルの信号を出力してい
る。トランジスタ２２３のゲート端子２２３１にはロウ
レベルの信号が入力されるため、トランジスタ２２３は
オフ状態にあり、ノード１２７は電源端子Ｖｓｓと切り
離されている。
【００６８】このように、入力信号ＩＮが定常的にハイ
レベルである場合は、ノード２２７は電源端子Ｖｄｄま
たはＶｓｓのいずれとも切り離されているため、ノード
２２７にはスルーレート制御回路１１０の出力がそのま
ま出力される。
レベルである場合は、ノード２２７は電源端子Ｖｄｄま
たはＶｓｓのいずれとも切り離されているため、ノード
２２７にはスルーレート制御回路１１０の出力がそのま
ま出力される。
【００６９】次に、入力信号ＩＮがハイレベルからロウ
レベルに遷移し始めてからノード２２７の電位がＮＭＯ
Ｓトランジスタ１３０の閾値Ｖｔの電位と同一または類
似のレベルに到達するまでの場合について説明する。
レベルに遷移し始めてからノード２２７の電位がＮＭＯ
Ｓトランジスタ１３０の閾値Ｖｔの電位と同一または類
似のレベルに到達するまでの場合について説明する。
【００７０】スルーレート制御回路１１０は入力信号Ｉ
Ｎを反転させるとともにスルーレートを調整して出力す
る。すなわち、ノード２２７に現れる信号はロウレベル
からハイレベルに遷移する。
Ｎを反転させるとともにスルーレートを調整して出力す
る。すなわち、ノード２２７に現れる信号はロウレベル
からハイレベルに遷移する。
【００７１】ＰＭＯＳトランジスタ２２１は、入力信号
ＩＮがハイレベルからロウレベルに遷移することに応じ
て、オフ状態からオン状態に遷移する。ノード２２７の
電位は制御信号２２８の電位よりも小さいため、差動増
幅回路２２５はロウレベルの信号を出力している。ＰＭ
ＯＳトランジスタ２２２のゲート端子２２２１には差動
増幅回路２２５からのロウレベルの出力が入力されてい
るため、トランジスタ２２２はオン状態になっている。
すなわち、ＰＭＯＳトランジスタ２２１および２２２が
同時にオン状態にあるため、ノード２２７と電源端子Ｖ
ｄｄとの間に電流経路が形成され、ノード２２７は電源
端子Ｖｄｄに接続される。ノード１２７は電源端子Ｖｄ
ｄ側に電流を引かれるため、ノード２２７のレベルが上
昇し、信号のスルーレートが増大する。
ＩＮがハイレベルからロウレベルに遷移することに応じ
て、オフ状態からオン状態に遷移する。ノード２２７の
電位は制御信号２２８の電位よりも小さいため、差動増
幅回路２２５はロウレベルの信号を出力している。ＰＭ
ＯＳトランジスタ２２２のゲート端子２２２１には差動
増幅回路２２５からのロウレベルの出力が入力されてい
るため、トランジスタ２２２はオン状態になっている。
すなわち、ＰＭＯＳトランジスタ２２１および２２２が
同時にオン状態にあるため、ノード２２７と電源端子Ｖ
ｄｄとの間に電流経路が形成され、ノード２２７は電源
端子Ｖｄｄに接続される。ノード１２７は電源端子Ｖｄ
ｄ側に電流を引かれるため、ノード２２７のレベルが上
昇し、信号のスルーレートが増大する。
【００７２】一方、ＮＭＯＳトランジスタ１２４は、入
力信号ＩＮがハイレベルからロウレベルに遷移すること
に応じて、オン状態からオフ状態に遷移する。このた
め、ＮＭＯＳトランジスタ１２３がオン状態にあるかオ
フ状態にあるかに関わらず、ＮＭＯＳトランジスタ１２
４によりノード２２７は電源端子Ｖｓｓと切り放され
る。
力信号ＩＮがハイレベルからロウレベルに遷移すること
に応じて、オン状態からオフ状態に遷移する。このた
め、ＮＭＯＳトランジスタ１２３がオン状態にあるかオ
フ状態にあるかに関わらず、ＮＭＯＳトランジスタ１２
４によりノード２２７は電源端子Ｖｓｓと切り放され
る。
【００７３】このように、入力信号ＩＮがハイレベルか
らロウレベルに遷移し始めてからノード２２７の電位が
ＮＭＯＳトランジスタ１３０の閾値の電位Ｖｔと同一ま
たは類似のレベルに到達するまでの場合、波形成形回路
２２０は、スルーレート制御回路１１０から出力されス
ルーレートが調整された信号のスルーレートを増大させ
て出力する。
らロウレベルに遷移し始めてからノード２２７の電位が
ＮＭＯＳトランジスタ１３０の閾値の電位Ｖｔと同一ま
たは類似のレベルに到達するまでの場合、波形成形回路
２２０は、スルーレート制御回路１１０から出力されス
ルーレートが調整された信号のスルーレートを増大させ
て出力する。
【００７４】さらに、入力信号ＩＮがハイレベルからロ
ウレベルに遷移し始めてからノード２２７の電位がＮＭ
ＯＳトランジスタ１３０の閾値の電位と同一または類似
のレベルに到達したのちの場合について説明する。
ウレベルに遷移し始めてからノード２２７の電位がＮＭ
ＯＳトランジスタ１３０の閾値の電位と同一または類似
のレベルに到達したのちの場合について説明する。
【００７５】ＰＭＯＳトランジスタ２２１は、入力信号
ＩＮがロウレベルであるため、オン状態を維持する。ノ
ード２２７の電位は制御信号２２８の電位よりも大きく
なるため、差動増幅回路２２５はハイレベルの信号を出
力する。ＰＭＯＳトランジスタ２２２のゲート端子２２
２１には差動増幅回路２２５からのハイレベルの出力が
入力されるため、ＰＭＯＳトランジスタ２２２はオフ状
態になる。ＰＭＯＳトランジスタ２２２がオフ状態とな
るため、ノード２２７と電源端子Ｖｄｄとの間に電流経
路は形成されず、ノード２２７は電源端子Ｖｄｄと切り
放される。
ＩＮがロウレベルであるため、オン状態を維持する。ノ
ード２２７の電位は制御信号２２８の電位よりも大きく
なるため、差動増幅回路２２５はハイレベルの信号を出
力する。ＰＭＯＳトランジスタ２２２のゲート端子２２
２１には差動増幅回路２２５からのハイレベルの出力が
入力されるため、ＰＭＯＳトランジスタ２２２はオフ状
態になる。ＰＭＯＳトランジスタ２２２がオフ状態とな
るため、ノード２２７と電源端子Ｖｄｄとの間に電流経
路は形成されず、ノード２２７は電源端子Ｖｄｄと切り
放される。
【００７６】ＰＭＯＳトランジスタ２２４はオフ状態で
あるため、ノード２２７と電源端子Ｖｓｓとの間に電流
経路は形成されず、ノード２２７は電源端子Ｖｓｓと切
り放されている。
あるため、ノード２２７と電源端子Ｖｓｓとの間に電流
経路は形成されず、ノード２２７は電源端子Ｖｓｓと切
り放されている。
【００７７】このように、入力信号ＩＮがハイレベルか
らロウレベルに遷移し始めてからノード２２７の電位が
ＮＭＯＳトランジスタ１３０の閾値の電位Ｖｔと同一ま
たは類似のレベルに到達したのちはノード２２７は電源
端子ＶｄｄまたはＶｓｓのいずれとも切り放されるた
め、ノード２２７にはスルーレート制御回路１１０の出
力がそのまま現れる。すなわち、波形成形回路２２０は
スルーレート制御回路１１０からの出力信号をそのまま
出力する。
らロウレベルに遷移し始めてからノード２２７の電位が
ＮＭＯＳトランジスタ１３０の閾値の電位Ｖｔと同一ま
たは類似のレベルに到達したのちはノード２２７は電源
端子ＶｄｄまたはＶｓｓのいずれとも切り放されるた
め、ノード２２７にはスルーレート制御回路１１０の出
力がそのまま現れる。すなわち、波形成形回路２２０は
スルーレート制御回路１１０からの出力信号をそのまま
出力する。
【００７８】次に入力信号ＩＮが定常的にロウレベルに
ある場合について説明する。
ある場合について説明する。
【００７９】入力信号ＩＮがロウレベルで安定している
場合、スルーレート制御回路１１０は入力信号ＩＮを反
転させ、ノード２２７にハイレベルの信号を出力してい
る。ＰＭＯＳトランジスタ２２１のゲート端子２２１１
にはロウレベルの入力信号ＩＮが入力されているため、
トランジスタ２２１はオン状態である。ノード２２７の
電位は制御信号２２８の電位よりも大きいため、差動増
幅回路２２５はハイレベルの信号を出力する。ＰＭＯＳ
トランジスタ２２２のゲート端子２２２１には差動増幅
回路２２５からのハイレベルの出力が入力されており、
トランジスタ２２２はオフ状態になる。このため、ノー
ド２２７は電源端子Ｖｄｄと切り離されている。
場合、スルーレート制御回路１１０は入力信号ＩＮを反
転させ、ノード２２７にハイレベルの信号を出力してい
る。ＰＭＯＳトランジスタ２２１のゲート端子２２１１
にはロウレベルの入力信号ＩＮが入力されているため、
トランジスタ２２１はオン状態である。ノード２２７の
電位は制御信号２２８の電位よりも大きいため、差動増
幅回路２２５はハイレベルの信号を出力する。ＰＭＯＳ
トランジスタ２２２のゲート端子２２２１には差動増幅
回路２２５からのハイレベルの出力が入力されており、
トランジスタ２２２はオフ状態になる。このため、ノー
ド２２７は電源端子Ｖｄｄと切り離されている。
【００８０】ノード２２７の電位は制御信号２２９の電
位よりも大きいため、差動増幅回路２２６はハイレベル
の信号を出力している。ＮＭＯＳトランジスタ２２３の
ゲート端子２２３１にはハイレベルの信号が入力される
ため、ＮＭＯＳトランジスタ２２３はオン状態にある。
ＮＭＯＳトランジスタ２２４のゲート端子２２４１には
ロウレベルの入力信号ＩＮが入力されているため、ＮＭ
ＯＳトランジスタ２２４はオフ状態にある。このため、
ノード２２７は電源端子Ｖｓｓと切り離されている。
位よりも大きいため、差動増幅回路２２６はハイレベル
の信号を出力している。ＮＭＯＳトランジスタ２２３の
ゲート端子２２３１にはハイレベルの信号が入力される
ため、ＮＭＯＳトランジスタ２２３はオン状態にある。
ＮＭＯＳトランジスタ２２４のゲート端子２２４１には
ロウレベルの入力信号ＩＮが入力されているため、ＮＭ
ＯＳトランジスタ２２４はオフ状態にある。このため、
ノード２２７は電源端子Ｖｓｓと切り離されている。
【００８１】このように、入力信号ＩＮが定常的にロウ
レベルである場合は、ノード２２７は電源端子Ｖｄｄま
たはＶｓｓのいずれとも切り離されているため、ノード
２２７にはスルーレート制御回路１１０の出力がそのま
ま出力される。
レベルである場合は、ノード２２７は電源端子Ｖｄｄま
たはＶｓｓのいずれとも切り離されているため、ノード
２２７にはスルーレート制御回路１１０の出力がそのま
ま出力される。
【００８２】次に、入力信号ＩＮがロウレベルからハイ
レベルに遷移し始めてからノード２２７の電位が出力端
子１３１に出力される信号のハイレベルの電位と同一ま
たは類似のレベルに到達するまでの場合について説明す
る。
レベルに遷移し始めてからノード２２７の電位が出力端
子１３１に出力される信号のハイレベルの電位と同一ま
たは類似のレベルに到達するまでの場合について説明す
る。
【００８３】スルーレート制御回路１１０は入力信号Ｉ
Ｎを反転させるとともにスルーレートを調整して出力す
る。すなわち、ノード２２７に現れる信号はハイレベル
からロウレベルに遷移する。
Ｎを反転させるとともにスルーレートを調整して出力す
る。すなわち、ノード２２７に現れる信号はハイレベル
からロウレベルに遷移する。
【００８４】ＰＭＯＳトランジスタ２２１は、入力信号
ＩＮがロウレベルからハイレベルに遷移することに応じ
て、オン状態からオフ状態に遷移する。このため、ＰＭ
ＯＳトランジスタ２２２がオン状態にあるかオフ状態に
あるかに関わらず、ノード２２７と電源端子Ｖｄｄとの
間に電流経路は形成されないため、ノード２２７は電源
端子Ｖｄｄと切り離されている。
ＩＮがロウレベルからハイレベルに遷移することに応じ
て、オン状態からオフ状態に遷移する。このため、ＰＭ
ＯＳトランジスタ２２２がオン状態にあるかオフ状態に
あるかに関わらず、ノード２２７と電源端子Ｖｄｄとの
間に電流経路は形成されないため、ノード２２７は電源
端子Ｖｄｄと切り離されている。
【００８５】一方、ＮＭＯＳトランジスタ２２４は、入
力信号ＩＮがロウレベルからハイレベルに遷移すること
に応じて、オフ状態からオン状態に遷移する。ノード２
２７の電位は制御信号２２９の電位よりも大きいため、
差動増幅回路２２６はハイレベルの信号を出力してい
る。ＮＭＯＳトランジスタ２２３のゲート端子２２３１
にはハイレベルの信号が入力されるため、ＮＭＯＳトラ
ンジスタ２２３はオン状態にある。ＮＭＯＳトランジス
タ２２３および２２４が同時にオン状態にあるため、ノ
ード２２７と電源端子Ｖｓｓとの間に電流経路が形成さ
れ、ノード２２７は電源端子Ｖｓｓと接続される。ノー
ド２２７は電源端子Ｖｓｓ側に電流を引かれるため、ノ
ード２２７のレベルが降下し、ノード２２７に出力され
る立ち下がり信号のスルーレートが増大する。
力信号ＩＮがロウレベルからハイレベルに遷移すること
に応じて、オフ状態からオン状態に遷移する。ノード２
２７の電位は制御信号２２９の電位よりも大きいため、
差動増幅回路２２６はハイレベルの信号を出力してい
る。ＮＭＯＳトランジスタ２２３のゲート端子２２３１
にはハイレベルの信号が入力されるため、ＮＭＯＳトラ
ンジスタ２２３はオン状態にある。ＮＭＯＳトランジス
タ２２３および２２４が同時にオン状態にあるため、ノ
ード２２７と電源端子Ｖｓｓとの間に電流経路が形成さ
れ、ノード２２７は電源端子Ｖｓｓと接続される。ノー
ド２２７は電源端子Ｖｓｓ側に電流を引かれるため、ノ
ード２２７のレベルが降下し、ノード２２７に出力され
る立ち下がり信号のスルーレートが増大する。
【００８６】このように、入力信号ＩＮがロウレベルか
らハイレベルに遷移し始めてからノード２２７の電位が
出力端子１３１に出力される信号のハイレベルの電位と
同一または類似のレベルに到達するまでの場合は、波形
成形回路２２０は、スルーレート制御回路１１０から出
力されスルーレートが調整された信号をスルーレートを
増大させて出力する。
らハイレベルに遷移し始めてからノード２２７の電位が
出力端子１３１に出力される信号のハイレベルの電位と
同一または類似のレベルに到達するまでの場合は、波形
成形回路２２０は、スルーレート制御回路１１０から出
力されスルーレートが調整された信号をスルーレートを
増大させて出力する。
【００８７】さらに、入力信号ＩＮがロウレベルからハ
イレベルに遷移し始めてからノード２２７の電位が出力
端子１３１に出力される信号のハイレベルの電位と同一
または類似のレベルに到達したのちの場合について説明
する。
イレベルに遷移し始めてからノード２２７の電位が出力
端子１３１に出力される信号のハイレベルの電位と同一
または類似のレベルに到達したのちの場合について説明
する。
【００８８】ＰＭＯＳトランジスタ２２１のゲート端子
２２１１にはハイレベルの信号が入力され続けるため、
ＰＭＯＳトランジスタ２２１はオフ状態を維持する。こ
のため、ノード２２７と電源端子Ｖｄｄとの間に電流経
路は形成されず、ノード２２７は電源端子Ｖｄｄと切り
離されている。
２２１１にはハイレベルの信号が入力され続けるため、
ＰＭＯＳトランジスタ２２１はオフ状態を維持する。こ
のため、ノード２２７と電源端子Ｖｄｄとの間に電流経
路は形成されず、ノード２２７は電源端子Ｖｄｄと切り
離されている。
【００８９】ＮＭＯＳトランジスタ２２４のゲート端子
２２４１にはハイレベルの入力信号ＩＮが入力され続け
ているため、ＮＭＯＳトランジスタ１２４はオン状態を
維持する。ノード２２７の電位は制御信号２２９の電位
よりも小さくなるため、差動増幅回路２２６の出力はロ
ウレベルになる。ＮＭＯＳトランジスタ２２３のゲート
端子２２３１にはロウレベルの信号が入力されるため、
ＮＭＯＳトランジスタ２２３はオフ状態になる。このた
め、ノード２２７と電源端子Ｖｓｓとの間に電流経路が
形成されず、ノード２２７は電源端子Ｖｓｓと切り離さ
れる。
２２４１にはハイレベルの入力信号ＩＮが入力され続け
ているため、ＮＭＯＳトランジスタ１２４はオン状態を
維持する。ノード２２７の電位は制御信号２２９の電位
よりも小さくなるため、差動増幅回路２２６の出力はロ
ウレベルになる。ＮＭＯＳトランジスタ２２３のゲート
端子２２３１にはロウレベルの信号が入力されるため、
ＮＭＯＳトランジスタ２２３はオフ状態になる。このた
め、ノード２２７と電源端子Ｖｓｓとの間に電流経路が
形成されず、ノード２２７は電源端子Ｖｓｓと切り離さ
れる。
【００９０】このように、入力信号ＩＮがハイレベルか
らロウレベルに遷移し始めてからノード２２７の電位が
出力端子１３１に出力される信号のハイレベルの電位と
同一または類似のレベルに到達したのちの場合、ノード
１２７は電源端子ＶｄｄまたはＶｓｓのいずれとも切り
放されるため、ノード１２７にはスルーレート制御回路
１１０の出力がそのまま出力される。すなわち、波形成
形回路１２０はスルーレート制御回路１１０からの出力
信号をそのまま出力する。
らロウレベルに遷移し始めてからノード２２７の電位が
出力端子１３１に出力される信号のハイレベルの電位と
同一または類似のレベルに到達したのちの場合、ノード
１２７は電源端子ＶｄｄまたはＶｓｓのいずれとも切り
放されるため、ノード１２７にはスルーレート制御回路
１１０の出力がそのまま出力される。すなわち、波形成
形回路１２０はスルーレート制御回路１１０からの出力
信号をそのまま出力する。
【００９１】以上のように、本実施の形態では、ノード
２２７の信号の電位が制御信号２２８の電位よりも大き
くなったときにハイレベルを出力する差動増幅回路２２
５およびノード２２７の電位が制御信号２２９の電位よ
りも小さくなったときにロウレベルを出力する差動増幅
回路２２６を設けたため、制御信号２２８および２２９
を調整することにより、スルーレート制御回路１１０が
出力する信号の立ち上がり開始または立ち下がり開始か
らスルーレートを増大させる期間を容易に変更できる。
２２７の信号の電位が制御信号２２８の電位よりも大き
くなったときにハイレベルを出力する差動増幅回路２２
５およびノード２２７の電位が制御信号２２９の電位よ
りも小さくなったときにロウレベルを出力する差動増幅
回路２２６を設けたため、制御信号２２８および２２９
を調整することにより、スルーレート制御回路１１０が
出力する信号の立ち上がり開始または立ち下がり開始か
らスルーレートを増大させる期間を容易に変更できる。
【００９２】本実施の形態では、伝送路に接続されるト
ランジスタとしてＮＭＯＳトランジスタを用いたが、こ
れに限定されず、本発明は、ＰＭＯＳトランジスタ、Ｎ
ＰＮトランジスタおよびＰＮＰトランジスタのいずれで
あっても適用できる。
ランジスタとしてＮＭＯＳトランジスタを用いたが、こ
れに限定されず、本発明は、ＰＭＯＳトランジスタ、Ｎ
ＰＮトランジスタおよびＰＮＰトランジスタのいずれで
あっても適用できる。
【００９３】
【発明の効果】以上の説明で明らかなように、本発明で
は、スルーレート調整回路が出力する信号を入力し、該
信号の状態が切り替わったときから所定期間が経過する
まで前記信号のスルーレートを増大させて出力する波形
成形回路を設けたため、出力トランジスタの出力信号が
たち下がる場合には、スルーレート制御回路が調整した
スルーレートの大きさに関係なく出力トランジスタの動
作開始時点を均一にすることができる効果がある。ま
た、出力バッファ回路の出力信号がたち下がる場合に
は、出力トランジスタのゲート端子に入力される信号の
立ち下がりを急峻にできるため、出力バッファ回路の出
力信号が立ち上がり始める時点を早くすることができる
という効果も本発明にはある。
は、スルーレート調整回路が出力する信号を入力し、該
信号の状態が切り替わったときから所定期間が経過する
まで前記信号のスルーレートを増大させて出力する波形
成形回路を設けたため、出力トランジスタの出力信号が
たち下がる場合には、スルーレート制御回路が調整した
スルーレートの大きさに関係なく出力トランジスタの動
作開始時点を均一にすることができる効果がある。ま
た、出力バッファ回路の出力信号がたち下がる場合に
は、出力トランジスタのゲート端子に入力される信号の
立ち下がりを急峻にできるため、出力バッファ回路の出
力信号が立ち上がり始める時点を早くすることができる
という効果も本発明にはある。
【図１】本発明の第１の実施の形態の回路図である。
【図２】本発明の第１の実施の形態の波形図である。
【図３】本発明の第２の実施の形態の回路図である。
【図４】従来の出力バッファ回路を示す図である。
【図５】従来の出力バッファ回路の波形図である。
１１０ スルーレート制御回路 １２０ 波形成形回路 １２１、１２２、２２１、２２２ ＰＭＯＳトランジス
タ １２３、１２４、２２３、２２４ ＮＭＯＳトランジス
タ １３０ ＮＭＯＳトランジスタ １４０ 伝送路
タ １２３、１２４、２２３、２２４ ＮＭＯＳトランジス
タ １３０ ＮＭＯＳトランジスタ １４０ 伝送路
Claims (12)
- 【請求項１】 入力信号のスルーレートを調整して出力
するスルーレート調整回路と、 このスルーレート調整回路が出力する信号を入力し、該
信号の状態が切り替わったときから所定期間が経過する
まで前記信号のスルーレートを増大させて出力する波形
成形回路と、 この波形成形回路の出力が入力される制御端子と伝送路
に接続された端子とを有する出力トランジスタとを含む
ことを特徴とする出力バッファ回路。 - 【請求項２】 前記波形成形回路は電源電位に接続され
た端子を含み、前記所定期間だけ前記スルーレート調整
回路の出力端子と電源電位に接続された端子とを接続す
ることを特徴とする請求項１記載の出力バッファ回路。 - 【請求項３】 前記波形成形回路は、前記スルーレート
調整回路の出力信号が立ち上がるときに、立ち上がりの
開始時点から前記所定期間の間前記出力信号よりもスル
ーレートが大きい信号を出力し該所定期間経過後は前記
スルーレート調整手段からの出力信号を出力することを
特徴とする請求項１記載の出力バッファ回路。 - 【請求項４】 前記波形成形回路は、前記スルーレート
調整回路の出力信号が立ち上がるときの電位よりも大き
い電位に接続された第１の端子と、前記所定期間だけ前
記第１の端子と前記スルーレート調整回路の出力端子と
の間に電流経路を形成する電流経路形成回路とを含むこ
とを特徴とする請求項３記載の出力バッファ回路。 - 【請求項５】 前記所定期間は、前記波形成形回路の出
力が少なくとも前記出力トランジスタの閾値を超えるま
での時間に設定されていることを特徴とする請求項１記
載の出力バッファ回路。 - 【請求項６】 前記波形成形回路は、前記スルーレート
調整手段の出力信号が立ち下がるときに、立ち下がりの
開始時点から前記所定期間だけ前記出力信号よりもスル
ーレートが大きい信号を出力し該所定期間経過後は前記
出力信号を出力することを特徴とする請求項１記載の出
力バッファ回路。 - 【請求項７】 前記波形成形回路は、前記スルーレート
調整回路の出力信号が立ち下がるときの電位よりも小さ
い電位に接続された第２の端子と、前記所定期間だけ前
記第２の端子と前記スルーレート調整回路の出力端子と
の間に電流経路を形成する電流経路形成回路とを含むこ
とを特徴とする請求項６記載の出力バッファ回路。 - 【請求項８】 前記所定期間は、前記波形成形回路の出
力が少なくとも前記出力トランジスタが前記伝送路に出
力する信号の電位の最大値と同一かまたは類似の電位に
なるまでの時間に設定されていることを特徴とする請求
項１記載の出力バッファ回路。 - 【請求項９】 前記波形成形回路は、 前記入力信号が入力される制御端子と前記第１の電源端
子と接続された第１の端子と第２の端子とを有する第１
のトランジスタと、 前記入力信号が入力される入力端子とこの入力端子に入
力された信号を遅延させて出力する出力端子とを有する
第１の遅延素子と、 この第１の遅延素子の出力が入力される制御端子と前記
第１のトランジスタの前記第２の端子に接続された第１
の端子と前記スルーレート調整回路の出力端子と接続さ
れた第２の端子とを有する第２のトランジスタと、 前記入力信号が入力される制御端子と前記第２の電源端
子と接続された第１の端子と第２の端子とを有する第３
のトランジスタと、 前記入力信号が入力される入力端子とこの入力端子に入
力された信号を遅延させて出力する出力端子とを有する
第２の遅延素子と、 この第２の遅延素子の出力が入力される制御端子と前記
第３のトランジスタの前記第２の端子に接続された第１
の端子と前記スルーレート調整回路の出力端子と接続さ
れた第２の端子とを有する第４のトランジスタとを含む
ことを特徴とする請求項１記載の出力バッファ回路。 - 【請求項１０】 前記波形成形回路は、 前記入力信号が入力される制御端子と前記第１の電源端
子と接続された第１の端子と第２の端子とを有する第１
のトランジスタと、 前記スルーレート調整回路の出力と第１の電位とを比較
する第１の比較回路と、 この第１の比較回路の出力が入力される制御端子と前記
第１のトランジスタの前記第２の端子に接続された第１
の端子と前記スルーレート調整回路の出力端子と接続さ
れた第２の端子とを有する第２のトランジスタと、 前記入力信号が入力される制御端子と前記第２の電源端
子と接続された第１の端子と第２の端子とを有する第３
のトランジスタと、 前記スルーレート調整回路の出力と第２の電位とを比較
する第２の比較回路と、 この第２の比較回路の出力が入力される制御端子と前記
第３のトランジスタの前記第２の端子に接続された第１
の端子と前記スルーレート調整回路の出力端子と接続さ
れた第２の端子とを有する第４のトランジスタとを含む
ことを特徴とする請求項１記載の出力バッファ回路。 - 【請求項１１】 前記第１の電位は前記出力トランジス
タの閾値電位と同一または類似の電位に設定されること
を特徴とする請求項１０記載の出力バッファ回路。 - 【請求項１２】 前記第２の電位は前記出力トランジス
タが前記伝送路に出力する出力信号のハイレベルと同一
または類似の電位に設定されることを特徴とする請求項
１０記載の出力バッファ回路。
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Cited By (1)
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