JPH0494213A - 出力回路 - Google Patents
出力回路Info
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- JPH0494213A JPH0494213A JP2211213A JP21121390A JPH0494213A JP H0494213 A JPH0494213 A JP H0494213A JP 2211213 A JP2211213 A JP 2211213A JP 21121390 A JP21121390 A JP 21121390A JP H0494213 A JPH0494213 A JP H0494213A
- Authority
- JP
- Japan
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- output
- input
- low level
- level
- control signal
- Prior art date
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- Pending
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 11
- 239000002131 composite material Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、出力回路に関し、特にＭＯＳＦＥＴで構成さ
れる出力回路に関する。
れる出力回路に関する。
従来この種の回路は、第４図に示すように、Ｐチャネル
ＭＯ８ＦＥＴ３２とＮチャネルＭＯ３ＦＥＴ３１により
構成されるＣＭＯＳインバータが一般に用いられている
。ここで高速にスイッチングさせることを考える。ＭＯ
ＳＦＥＴの特性を抵抗Ｒに置き換え、負荷容量をＣとお
く。例えば出力をロウレベル（ＧＮＤ）からハイレベル
（ＶＤＤ）に変化させる時の、出力電圧■。ＵＴは、Ｖ
ＯＬＩＴ ＝Ｖｏｏ（１＝Ｅ−”ＣＲ）Ｔ：時刻、Ｅ・
自然対数の底 となる。この式により明らかなように、高速に出力容量
を駆動するためには、Ｒを小さくすればよいことになる
。即ち、ＭＯ３ＦＥＴ３１．３２のゲート幅Ｗを大きく
する必要があった。
ＭＯ８ＦＥＴ３２とＮチャネルＭＯ３ＦＥＴ３１により
構成されるＣＭＯＳインバータが一般に用いられている
。ここで高速にスイッチングさせることを考える。ＭＯ
ＳＦＥＴの特性を抵抗Ｒに置き換え、負荷容量をＣとお
く。例えば出力をロウレベル（ＧＮＤ）からハイレベル
（ＶＤＤ）に変化させる時の、出力電圧■。ＵＴは、Ｖ
ＯＬＩＴ ＝Ｖｏｏ（１＝Ｅ−”ＣＲ）Ｔ：時刻、Ｅ・
自然対数の底 となる。この式により明らかなように、高速に出力容量
を駆動するためには、Ｒを小さくすればよいことになる
。即ち、ＭＯ３ＦＥＴ３１．３２のゲート幅Ｗを大きく
する必要があった。
また抵抗Ｒに流れる電流■８は、
Ｉ Ｒ＝ Ｖ ＤＤ−Ｅ−”０Ｒ／ Ｒとなり、Ｔ−０
０時ＩＲは最大になり、Ｉ ＲＭＡＸ＝Ｖ ＤＤ／ Ｒ
となる。このＩＲがＬＳＩパックーシのリード等に流れ
てノイズになる。この式から明らかなように、ノイズを
減らすためには、Ｒを大きくすればよいことになる。即
ちＭＯ３ＦＥＴ３１．３２のゲート幅Ｗを小さくする必
要があった。
０時ＩＲは最大になり、Ｉ ＲＭＡＸ＝Ｖ ＤＤ／ Ｒ
となる。このＩＲがＬＳＩパックーシのリード等に流れ
てノイズになる。この式から明らかなように、ノイズを
減らすためには、Ｒを大きくすればよいことになる。即
ちＭＯ３ＦＥＴ３１．３２のゲート幅Ｗを小さくする必
要があった。
この回路の動作は、入力信号Ａがハイレベルの時、Ｎチ
ャネルＭＯＳＦＥＴ３１のゲート、ＰチャネルＭＯＳＦ
ＥＴ３２のゲートが共にハイレベルになり、Ｎチャネル
ＭＯ３ＦＥＴ３１は導通し、ＰチャネルＭＯＳＦＥＴ３
２は非導通状態となるため、出力Ｂは接地電位まで引き
下げられる。
ャネルＭＯＳＦＥＴ３１のゲート、ＰチャネルＭＯＳＦ
ＥＴ３２のゲートが共にハイレベルになり、Ｎチャネル
ＭＯ３ＦＥＴ３１は導通し、ＰチャネルＭＯＳＦＥＴ３
２は非導通状態となるため、出力Ｂは接地電位まで引き
下げられる。
一方、入力信号Ａがロウレベルの時、ＮチャネルＭＯ５
ＦＥＴ３１のゲート、ＰチャネルＭＯＳＦＥＴ３２のゲ
ートが共にロウレベルになり、ＰチャネルＭＯＳＦＥＴ
３２は導通し、ＮチャネルＭＯＳＦＥＴ３１は非導通状
態となるなめ、出力Ｂは電源電位まで引き上げられる。
ＦＥＴ３１のゲート、ＰチャネルＭＯＳＦＥＴ３２のゲ
ートが共にロウレベルになり、ＰチャネルＭＯＳＦＥＴ
３２は導通し、ＮチャネルＭＯＳＦＥＴ３１は非導通状
態となるなめ、出力Ｂは電源電位まで引き上げられる。
上述した従来の出力回路では、高速にスイッチングさせ
るためには、ＭＯＳＦＥＴのデイメンジョンを大きくし
ていた。よって入力信号Ａがロウレベルの時、電源電圧
まで引き上げられ、瞬時に入力容量をハイレベルにチャ
ージアップされる。
るためには、ＭＯＳＦＥＴのデイメンジョンを大きくし
ていた。よって入力信号Ａがロウレベルの時、電源電圧
まで引き上げられ、瞬時に入力容量をハイレベルにチャ
ージアップされる。
よって、単位時間当りに流れる出力電流の量は大きくな
り、出力Ｂに接続されたリードフレーム等のインダクタ
ンスにより出力信号にノイズがのりやすいという欠点が
あり、又入力信号Ａがハイレベルの時、接地電位まで引
き下げられ、瞬時に入力容量をロウレベルにディスチャ
ージされる。よって、単位時間当りに流れる出力電流の
量は大きくなり、出力Ｂに接続されたリードフレーム等
のインダクタンスにより出力信号にノイズがのりやすい
という欠点がある。
り、出力Ｂに接続されたリードフレーム等のインダクタ
ンスにより出力信号にノイズがのりやすいという欠点が
あり、又入力信号Ａがハイレベルの時、接地電位まで引
き下げられ、瞬時に入力容量をロウレベルにディスチャ
ージされる。よって、単位時間当りに流れる出力電流の
量は大きくなり、出力Ｂに接続されたリードフレーム等
のインダクタンスにより出力信号にノイズがのりやすい
という欠点がある。
しかし一方、ノイズを減らすためには、前述したように
、ＭＯＳＦＥＴのデイメンジョンを小さ、くすることに
よって、スイッチングスピードを遅くし、単位時間当り
に流れる出力電流を少なくする必要があった。
、ＭＯＳＦＥＴのデイメンジョンを小さ、くすることに
よって、スイッチングスピードを遅くし、単位時間当り
に流れる出力電流を少なくする必要があった。
このように、高速にスイッチングする事と、低ノイズ化
を両立させることは従来のＣＭＯＳトランジスタでは困
難であった。
を両立させることは従来のＣＭＯＳトランジスタでは困
難であった。
本発明の目的は、スイッチング速度を保ちつつ、低ノイ
ズ化が可能な出力回路を提供することにある。
ズ化が可能な出力回路を提供することにある。
本発明の出力回路は、入力信号及び出力信号を入力とし
前記出力信号の電圧値に応じた制御信号を発生する制御
信号生成回路と、ソース・ドレイン路が第１の電源と出
力端間に設けられゲートに前記入力信号が供給される一
導電形トランジスタと、ソース・ドレイ路が第２の電源
と前記出力端間に設けられゲートに前記入力信号が供給
される逆導電形トランジスタと、前記第１の電源又は前
記出力端と前記一導電形トランジスタ間の導通を前記制
御信号に応じて制御する手段と、前記第２の電源又は前
記出力端と前記逆導電形トランジスタ間の導通を前記制
御信号に応じて制御する手段と、入力端と前記出力端間
に設けられた反転回路とを有することを特徴とする。
前記出力信号の電圧値に応じた制御信号を発生する制御
信号生成回路と、ソース・ドレイン路が第１の電源と出
力端間に設けられゲートに前記入力信号が供給される一
導電形トランジスタと、ソース・ドレイ路が第２の電源
と前記出力端間に設けられゲートに前記入力信号が供給
される逆導電形トランジスタと、前記第１の電源又は前
記出力端と前記一導電形トランジスタ間の導通を前記制
御信号に応じて制御する手段と、前記第２の電源又は前
記出力端と前記逆導電形トランジスタ間の導通を前記制
御信号に応じて制御する手段と、入力端と前記出力端間
に設けられた反転回路とを有することを特徴とする。
〔実施例〕
本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。本出力
回路の出力は、インバータ１６及びＭ０３ＦＥＴ１２乃
至１４の出力で決定される。インバータ１６のデイメン
ジョンはＭＯ３ＦＥＴ１１乃至１４に比べて小さく設定
されているため、ドライブ能力はＭＯ３ＦＥＴＩ １乃
至１４に比べて小さくできている。
回路の出力は、インバータ１６及びＭ０３ＦＥＴ１２乃
至１４の出力で決定される。インバータ１６のデイメン
ジョンはＭＯ３ＦＥＴ１１乃至１４に比べて小さく設定
されているため、ドライブ能力はＭＯ３ＦＥＴＩ １乃
至１４に比べて小さくできている。
第１図に示す出力制御信号生成回路は、入力１、入力２
にそれぞれハイレベルを入力した時、もしくは、それぞ
れロウレベルを入力した時、出力制御信号生成回路の出
力２１はロウレベルとなる。また人力１にハイレベル、
入力２にロウレベルを入力した時、もしくは、入力１に
ロウレベル、入力２にハイレベルを入力した時、出力制
御信号生成回路の出力２１はハイレベルとなる。
にそれぞれハイレベルを入力した時、もしくは、それぞ
れロウレベルを入力した時、出力制御信号生成回路の出
力２１はロウレベルとなる。また人力１にハイレベル、
入力２にロウレベルを入力した時、もしくは、入力１に
ロウレベル、入力２にハイレベルを入力した時、出力制
御信号生成回路の出力２１はハイレベルとなる。
この動作に基づいて、入力信号Ａがハイレベルからロウ
レベルに変化した時を考えると、ＰチャネルＭＯＳＦＥ
ＴＩ２．１４のゲートは共にロウレベルであるため、そ
れぞれ導通する。一方、ＮチャネルＭＯＳＦＥＴＩ３は
ゲートがロウレベルなので非導通状態である。又インバ
ータ１６の入力はロウレベルなのでこの出力もハイレベ
ルに引き上がる。従って、出力ＯＵＴのレベルは第２図
に示すように立上りのスピードは速くハイレベルに引き
上がることになる。
レベルに変化した時を考えると、ＰチャネルＭＯＳＦＥ
ＴＩ２．１４のゲートは共にロウレベルであるため、そ
れぞれ導通する。一方、ＮチャネルＭＯＳＦＥＴＩ３は
ゲートがロウレベルなので非導通状態である。又インバ
ータ１６の入力はロウレベルなのでこの出力もハイレベ
ルに引き上がる。従って、出力ＯＵＴのレベルは第２図
に示すように立上りのスピードは速くハイレベルに引き
上がることになる。
ここで出力制御信号生成回路を構成するゲートの入力２
の論理しきい値を■、とすると、第２図に示す様に、出
力電圧がこの■１を越えたとき、出力制御信号生成回路
の入力１はロウレベル、入力２はハイレベルとみなされ
、出力制御信号はハイレベルとなり、ＰチャネルＭＯＳ
ＦＥＴＩ４のゲートがハイレベル、ＮチャネルＭＯＳＦ
ＥＴＩ３のゲートがロウレベルとなり、ともに非導通状
態となる。従って、出力のレベルはインバータ１６によ
ってのみ引き上げられるため、出力電圧は７丁から電源
電圧まで徐々に引き上げられることになる。
の論理しきい値を■、とすると、第２図に示す様に、出
力電圧がこの■１を越えたとき、出力制御信号生成回路
の入力１はロウレベル、入力２はハイレベルとみなされ
、出力制御信号はハイレベルとなり、ＰチャネルＭＯＳ
ＦＥＴＩ４のゲートがハイレベル、ＮチャネルＭＯＳＦ
ＥＴＩ３のゲートがロウレベルとなり、ともに非導通状
態となる。従って、出力のレベルはインバータ１６によ
ってのみ引き上げられるため、出力電圧は７丁から電源
電圧まで徐々に引き上げられることになる。
同様に、入力信号Ａがロウレベルからハイレベルに変化
した時を考えると、ＮチャネルＭＯ８ＦＥＴＩＩ、１３
のゲートは共にハイレベルとなるので、それぞれ導通し
、一方、ＰチャネルＭＯＳＦＥＴＩ１のゲートはハイレ
ベルとなるので非導通状態で、出力信号はロウレベル引
き下がることになる。第２図に示す様に、出力電圧が■
７を下まわった時、出力制御信号生成回路の入力１はハ
イレベル、入力２はロウレベルとみなされ、出力制御信
号はハイレベルとなり、ＰチャネルＭＯＳＦＥＴＩ４の
ゲートがハイレベル、ＮチャネルＭＯＳＦＥＴＩ ３の
ゲートがロウレベルになり、共に非導通状態になる。従
って出力のレベルは、インバータ１６によってのみ引き
下げられるため、出力電圧は７丁から接地電位まで除々
に引き下げられることになる。
した時を考えると、ＮチャネルＭＯ８ＦＥＴＩＩ、１３
のゲートは共にハイレベルとなるので、それぞれ導通し
、一方、ＰチャネルＭＯＳＦＥＴＩ１のゲートはハイレ
ベルとなるので非導通状態で、出力信号はロウレベル引
き下がることになる。第２図に示す様に、出力電圧が■
７を下まわった時、出力制御信号生成回路の入力１はハ
イレベル、入力２はロウレベルとみなされ、出力制御信
号はハイレベルとなり、ＰチャネルＭＯＳＦＥＴＩ４の
ゲートがハイレベル、ＮチャネルＭＯＳＦＥＴＩ ３の
ゲートがロウレベルになり、共に非導通状態になる。従
って出力のレベルは、インバータ１６によってのみ引き
下げられるため、出力電圧は７丁から接地電位まで除々
に引き下げられることになる。
以上説明したように、出力回路が高速にスイッチングす
る時、導通状態になっているＭＯＳＦＥＴに瞬時に流れ
る出力電流を必要最低限に抑えることによって出力Ｂに
接続されたリードフレーム等のインダグタンスによる出
力信号にもたらすノイズを抑えることが出来、高速化と
低ノイズ化を両立出来る。
る時、導通状態になっているＭＯＳＦＥＴに瞬時に流れ
る出力電流を必要最低限に抑えることによって出力Ｂに
接続されたリードフレーム等のインダグタンスによる出
力信号にもたらすノイズを抑えることが出来、高速化と
低ノイズ化を両立出来る。
第３図は本発明の第２の実施例の回路図である。この回
路は、第１図で示した本発明の回路の出力制御信号生成
回路を具体的に論理ゲートで構成した一例である。本実
施例では、第１図の入力１が複合ゲート２ＡＮＤ２ＮＯ
Ｒ２５の入力と２人力Ｎ０Ｒ２６の入力に接続され、入
力２が複合ゲート２ＡＮＤ２ＮＯＲ２５の入力２と２人
力Ｎ０Ｒ２６の入力２に接続され、更に、２人力Ｎ０Ｒ
２６の出力が複合ゲート２ＡＮＤ２ＮＯＲ２５の入力３
に接続され複合ゲート２ＡＮＤ２ＮＯＲ２５の出力が出
力制御信号となる構成になっている。
路は、第１図で示した本発明の回路の出力制御信号生成
回路を具体的に論理ゲートで構成した一例である。本実
施例では、第１図の入力１が複合ゲート２ＡＮＤ２ＮＯ
Ｒ２５の入力と２人力Ｎ０Ｒ２６の入力に接続され、入
力２が複合ゲート２ＡＮＤ２ＮＯＲ２５の入力２と２人
力Ｎ０Ｒ２６の入力２に接続され、更に、２人力Ｎ０Ｒ
２６の出力が複合ゲート２ＡＮＤ２ＮＯＲ２５の入力３
に接続され複合ゲート２ＡＮＤ２ＮＯＲ２５の出力が出
力制御信号となる構成になっている。
ここでは、出力制御信号生成回路となる部分の動作を説
明する。入力信号Ａがロウレベルからハイレベルに変化
した時を考えると、２人力Ｎ０Ｒ２６の入力１はハイレ
ベル、入力２はハイレベルでロウレベルを出力し、複合
ゲート２ＡＮＤ２ＮＯＲ２５の入力１はハイレベル、入
力２はハイレベル、入力３はロウレベルとなるため出力
はロウレベルとなる。
明する。入力信号Ａがロウレベルからハイレベルに変化
した時を考えると、２人力Ｎ０Ｒ２６の入力１はハイレ
ベル、入力２はハイレベルでロウレベルを出力し、複合
ゲート２ＡＮＤ２ＮＯＲ２５の入力１はハイレベル、入
力２はハイレベル、入力３はロウレベルとなるため出力
はロウレベルとなる。
又、入力信号Ａがハイレベルから変化しない時は、２Ｎ
ＯＲ２６の入力１はハイレベル、入力２はロウレベルで
ロウレベルを出力し、複合ゲート２ＡＮＤ２ＮＯＲ２５
の入力１はハイレベル、入力２はロウレベル人力３はロ
イルベルとなるため出力はハイレベルとなる。
ＯＲ２６の入力１はハイレベル、入力２はロウレベルで
ロウレベルを出力し、複合ゲート２ＡＮＤ２ＮＯＲ２５
の入力１はハイレベル、入力２はロウレベル人力３はロ
イルベルとなるため出力はハイレベルとなる。
同様に、入力信号Ａがハイレベルからロウレベルに変化
した時を考えると、２人力Ｎ０Ｒ２６の入力１はロウレ
ベル、入力２はロウレベルでハイレベルを出力し、複合
ゲート２ＡＮＤ２ＮＯＲ２５の出力１はロウレベル、入
力２はロウレベル、入力３はハイレベルとなるため出力
はロウレベルとなる。
した時を考えると、２人力Ｎ０Ｒ２６の入力１はロウレ
ベル、入力２はロウレベルでハイレベルを出力し、複合
ゲート２ＡＮＤ２ＮＯＲ２５の出力１はロウレベル、入
力２はロウレベル、入力３はハイレベルとなるため出力
はロウレベルとなる。
又、入力信号Ａがロウレベルから変化しない時は、２人
力Ｎ０Ｒ２６の出力１はロウレベル、入力２はハイレベ
ルでロウレベルを出力し、複合ゲート２ＡＮＤ２ＮＯＲ
２５の入力１はロウレベル、入力２はハイレベル、入力
３はロウレベルとなるため出力はハイレベルとなる。
力Ｎ０Ｒ２６の出力１はロウレベル、入力２はハイレベ
ルでロウレベルを出力し、複合ゲート２ＡＮＤ２ＮＯＲ
２５の入力１はロウレベル、入力２はハイレベル、入力
３はロウレベルとなるため出力はハイレベルとなる。
従って、この制御信号は第１の実施例と同じになるため
、回路動作も第１の実施例と同じになり、同効果を得る
ことが出来る。
、回路動作も第１の実施例と同じになり、同効果を得る
ことが出来る。
以上説明した実施例では、ＮチャネルＭＯ３ＦＥＴ１３
とＰチャネルＭＯ８ＦＥＴ１４から成るＣＭＯＳインバ
ータの動作を制御するため、ＮチャネルＭＯ３ＦＥ７１
３と接地電位間にＮチャネルＭＯ３ＦＥＴＩ １を設け
、ＰチャネルＭＯ５ＦＥＴ１４とＶＤＤ間にＰチャネル
ＭＯ３ＦＥＴＩ２を設けていたが、ＣＭＯＳインバータ
の動作を制御するためであれば、ＮチャネルＭＯ３ＦＥ
Ｔ１１を出力ＯＵＴとＮチャネルＭＯ５ＦＥＴ１３の間
に設け、ＰチャネルＭＯ３ＦＥＴ１２を出力ＯＵＴとＰ
チャネルＭＯ３ＦＥＴ１４の間に設けても同様の効果が
得られる。
とＰチャネルＭＯ８ＦＥＴ１４から成るＣＭＯＳインバ
ータの動作を制御するため、ＮチャネルＭＯ３ＦＥ７１
３と接地電位間にＮチャネルＭＯ３ＦＥＴＩ １を設け
、ＰチャネルＭＯ５ＦＥＴ１４とＶＤＤ間にＰチャネル
ＭＯ３ＦＥＴＩ２を設けていたが、ＣＭＯＳインバータ
の動作を制御するためであれば、ＮチャネルＭＯ３ＦＥ
Ｔ１１を出力ＯＵＴとＮチャネルＭＯ５ＦＥＴ１３の間
に設け、ＰチャネルＭＯ３ＦＥＴ１２を出力ＯＵＴとＰ
チャネルＭＯ３ＦＥＴ１４の間に設けても同様の効果が
得られる。
又、上述した制御信号により制御されるＭＯＳＦＥＴは
実施例のようにＰチャネルとＮチャネルの組合せとする
必要はなく、例えばＮチャネル間Ｏ３ＦＥＴだけ又はＰ
チャネルＭＯ３ＦＥＴたけて構成することも可能である
。この場合、インバータ１５が不要となる。
実施例のようにＰチャネルとＮチャネルの組合せとする
必要はなく、例えばＮチャネル間Ｏ３ＦＥＴだけ又はＰ
チャネルＭＯ３ＦＥＴたけて構成することも可能である
。この場合、インバータ１５が不要となる。
以上説明したように本発明は、従来の出力回路に於て入
力信号と出力信号から出力制御信号を生成しその信号に
より制御される回路を加えたことにより、スイッチング
スピードを保ちつつ、急峻に変化する出力電圧の遷移時
間を抑えることによって、スイッチング時のノイズ量を
減らすことが出来るという効果がある。
力信号と出力信号から出力制御信号を生成しその信号に
より制御される回路を加えたことにより、スイッチング
スピードを保ちつつ、急峻に変化する出力電圧の遷移時
間を抑えることによって、スイッチング時のノイズ量を
減らすことが出来るという効果がある。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の詳細な説明するための電圧波形図、第３図は本発明
の第２の実施例の回路図、第４図は従来の出力回路の回
路図である。 ＶＤＤ・・・電源、ＧＮＤ・・・接地電位、１１，１３
．３１・・・Ｎチャネル間Ｏ３ＦＥＴ、１２，１４．３
２・・・ＰチャネルＭＯ８ＦＥＴ、２６・・・２人力Ｎ
０Ｒ１１５，１６・・・インバータ、２５・・・複合ゲ
ート２ＡＮＤ２ＮＯＲ０ ｙ １ 図
明の詳細な説明するための電圧波形図、第３図は本発明
の第２の実施例の回路図、第４図は従来の出力回路の回
路図である。 ＶＤＤ・・・電源、ＧＮＤ・・・接地電位、１１，１３
．３１・・・Ｎチャネル間Ｏ３ＦＥＴ、１２，１４．３
２・・・ＰチャネルＭＯ８ＦＥＴ、２６・・・２人力Ｎ
０Ｒ１１５，１６・・・インバータ、２５・・・複合ゲ
ート２ＡＮＤ２ＮＯＲ０ ｙ １ 図
Claims (1)
- 【特許請求の範囲】 １、入力信号及び出力信号を入力とし前記出力信号の電
圧値に応じた制御信号を発生する制御信号生成回路と、
ソース・ドレイン路が第１の電源と出力端間に設けられ
ゲートに前記入力信号が供給される一導電形トランジス
タと、ソース・ドレイ路が第２の電源と前記出力端間に
設けられゲートに前記入力信号が供給される逆導電形ト
ランジスタと、前記第１の電源と前記一導電形トランジ
スタ間の導通を前記制御信号に応じて制御する手段と、
前記第２の電源と前記逆導電形トランジスタ間の導通を
前記制御信号に応じて制御する手段と、入力端と前記出
力端間に設けられた反転回路とを有することを特徴とす
る出力回路。 ２、入力信号及び出力信号を入力とし前記出力信号の電
圧値に応じた制御信号を発生する制御信号生成回路と、
ソース・ドレイン路が第１の電源と出力端間に設けられ
ゲートに前記入力信号が供給される一導電形トランジス
タと、ソース・ドレイ路が第２の電源と前記出力端間に
設けられゲートに前記入力信号が供給される逆導電形ト
ランジスタと、前記出力端と前記一導電形トランジスタ
間の導通を前記制御信号に応じて制御する手段と、前記
出力端と前記逆導電形トランジスタ間の導通を前記制御
信号に応じて制御する手段と、入力端と前記出力端間に
設けられた反転回路とを有することを特徴とする出力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211213A JPH0494213A (ja) | 1990-08-09 | 1990-08-09 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211213A JPH0494213A (ja) | 1990-08-09 | 1990-08-09 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0494213A true JPH0494213A (ja) | 1992-03-26 |
Family
ID=16602185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2211213A Pending JPH0494213A (ja) | 1990-08-09 | 1990-08-09 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0494213A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6181176B1 (en) * | 1998-03-20 | 2001-01-30 | Nec Corporation | Output buffer circuit |
-
1990
- 1990-08-09 JP JP2211213A patent/JPH0494213A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6181176B1 (en) * | 1998-03-20 | 2001-01-30 | Nec Corporation | Output buffer circuit |
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