JP3123534B2 - 論理回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は論理回路に係り、特
にＭＩＳ・ＦＥＴ（金属絶縁半導体型電界効果トランジ
スタ）により構成される論理回路に関する。

【０００２】

【従来の技術】近年、ＭＩＳ集積回路の設計において
は、消費電力削減技術が注目されている。これは主に、
近年におけるデバイスの高速化により発熱の問題が顕著
となってきたこと、及び携帯機器の発達とが関連してい
る。

【０００３】すなわち、デバイスの高速化により動作周
波数が高くなれば、スイッチング回数もこれに伴って増
加し、その結果消費電力が増加して発熱量も大きくなっ
てしまう。このような発熱量の大きいデバイスに対して
は放熱及び冷却の技術が必要となり、これらがデバイス
の製造コストを高くする要因となる。したがって、コス
ト削減のためには、放熱装置または冷却装置を不要とす
ればよく、そのためにはＭＩＳ集積回路の消費電力を削
減する必要がある。

【０００４】一方、携帯機器の発達については、近年様
々な携帯機器が普及しているが、小型軽量化が厳しく要
求されるため、通常ＭＩＳ集積回路により携帯機器に必
要な回路が構成されており、また、これら携帯機器の電
源は電池である。したがって、携帯機器に搭載されるＭ
ＩＳ集積回路の消費電力の増大は、そのまま電池の駆動
時間の短縮につながってしまう。

【０００５】したがって、電池の駆動時間を延ばすため
には、やはりＭＩＳ集積回路の消費電力を削減する必要
がある。また、電池の駆動時間を延ばす必要がない場合
は、電池の容量を小さくできるので、携帯機器のサイズ
も小さくできる。

【０００６】以上の様な事情により、ＭＩＳ集積回路の
設計においては、消費電力を削減する技術は近年特に重
要性を増してきている。

【０００７】集積回路の消費電力を削減する技術として
従来から様々な方法が提案されているが、その中でも電
源電圧を下げ、低電圧で動作させる方法は最も効果的な
方法の一つである。しかしながら、電源電圧を下げると
ＭＩＳ集積回路を構成するＭＩＳ・ＦＥＴのスイッチン
グ速度が低下するという新たな問題が発生してしまう。
このため、ＭＩＳ・ＦＥＴのスイッチング速度を低下さ
せることなく電源電圧を下げる方法として、ＭＩＳ・Ｆ
ＥＴのしきい値Ｖｔの絶対値を下げる方法が提案されて
いる。例えば、電源電圧が５Ｖのデバイスであれば、し
きい値Ｖｔの絶対値は０．７Ｖ程度であるが、電源電圧
が１．８Ｖ〜２．０Ｖ程度まで下げられている場合に
は、ＭＩＳ・ＦＥＴのスイッチング速度の低下を防止す
べくしきい値Ｖｔの絶対値も０．３Ｖ〜０．４Ｖ程度に
まで下げられる。

【０００８】

【発明が解決しようとする課題】ところが、しきい値Ｖ
ｔの絶対値を下げると、ＭＩＳ・ＦＥＴがオフしている
時のリーク電流が増大して、ＭＩＳ・ＦＥＴにより構成
されている論理回路の消費電流が逆に増大するという問
題が生じてしまう。この場合、デバイスの製造プロセス
依存もあるが、一般的にはリーク電流はＭＩＳ・ＦＥＴ
のしきい値Ｖｔの絶対値が１４０ｍＶ変化すると、約１
００倍変化する。したがって、しきい値Ｖｔの絶対値が
０．７Ｖのものを０．４Ｖに下げると、１万倍リーク電
流が増大することになる。このように、電源電圧を下げ
ることにより折角消費電力の低減を図っても、その効果
が十分に発揮されないという問題がある。

【０００９】この問題を解決すべく、ＭＩＳ・ＦＥＴに
より構成される論理回路の動作時と待機時とで、ＭＩＳ
・ＦＥＴの基板電位とソース電位との差電位を制御し
て、ＭＩＳ・ＦＥＴのオフ時のリーク電流を低減させる
技術が特開平６−２１４４３号公報、並びに特開平９−
５５４７０号公報に記載されている。

【００１０】しかし、これら公報に記載された技術によ
れば、論理回路が非活性状態にあるとき、すなわち待機
時のリーク電流は削減されるものの、論理回路が活性状
態にあるとき、すなわち動作時においてはリーク電流が
依然流れ続けるため、動作時における消費電力の削減効
果が全くない。そのため、全体として消費電力の削減効
果が低く、特に非活性状態が少ない論理回路（動作率の
高い論理回路）では、消費電力の削減効果は期待できな
い。

【００１１】本発明は以上の点に鑑みなされたもので、
論理回路の活性状態・非活性状態にかかわらず、常時リ
ーク電流の小さいＭＩＳ・ＦＥＴを用いた論理回路を提
供することを目的とする。

【００１２】また、本発明の他の目的は、ＭＩＳ・ＦＥ
Ｔのオフの時とオンの時とでしきい値Ｖｔの絶対値を可
変制御することにより、論理回路の動作が論理出力の変
化遷移時とその前後の僅かな時間を除き、不要なリーク
電流の発生を抑圧し得る論理回路を提供することにあ
る。

【００１３】

【課題を解決するための手段】本発明は上記の目的を達
成するため、論理回路の安定状態に応じて、論理回路を
構成する各トランジスタの基板電位を変化させるもので
ある。すなわち、本発明による論理回路は、第１の電源
端子と出力端子との間にに接続された一導電型の第１の
トランジスタと、第２の電源端子と出力端子との間に接
続された逆導電型の第２のトランジスタと、第１及び第
２のトランジスタの制御端子に入力信号を供給する手段
と、入力信号及び出力端子に現れる信号に応答して第１
のトランジスタの基板電位を制御する第１の基板電位制
御手段と、入力信号及び出力端子に現れる信号に応答し
て第２のトランジスタの基板電位を制御する第２の基板
電位制御手段とを備えている。

【００１４】また、本発明による論理回路は、第１の電
源端子と出力端子との間に接続された一導電型の第１の
トランジスタと、第２の電源端子と出力端子との間に接
続された逆導電型の第２のトランジスタと、第１及び第
２のトランジスタの制卸端子に入力信号を供給する手段
と、入力信号に応答して第１のトランジスタが導通状態
となり第２のトランジスタが非導通状態となっている場
合には第２のトランジスタの基板に第２のトランジスタ
のソース電位とは異なる電位を供給する第１の基板電位
制御手段と、入力信号に応答して第１のトランジスタが
非導通状態となり第２のトランジスタが導通状態となっ
ている場合には第１のトランジスタの基板に第１のトラ
ンジスタのソース電位とは異なる電位を供給する第２の
基板電位制御手段とを備えている。

【００１５】さらに、本発明による論理回路は、第１の
電源端子と出力端子との間に接続された一導電型の第１
のトランジスタと、第２の電源端子と出力端子との間に
接続された逆導電型の第２のトランジスタと、出力端子
の電位が第１の電源端子の電位となっている場合には第
２のトランジスタの基板に第２の電源端子の電位とは異
なる電位を供給する第１の基板電位制御手段と、出力端
子の電位が第２の電源端子の電位となっている場合には
第１のトランジスタの基板に第１の電源端子の電位とは
異なる電位を供給する第２の基板電位制御手段とを備え
ている。

【００１６】また、本発明は、上記の目的を達成するた
め、第１の電源端子と出力端子との間に接続された一導
電型の第１のトランジスタと、第１の電源端子と第１の
トランジスタの基板との間に接続された第１の導電型の
第２のトランジスタと、第１及び第２のトランジスタの
ゲートに入力信号をそれぞれ供給する手段と、第１のト
ランジスタの基板と第２の電源端子との間に接続され、
ゲートが出力端子に接続された、一導電型の第３のトラ
ンジスタと、第１のトランジスタ及び出力端子との接続
点と第３の電源端子との間に接続されたインピーダンス
素子とを有することを特徴とする。

【００１７】また、本発明は、上記の目的を達成するた
め、第１の電源端子と出力端子との間に直列に接続され
た、一導電型のＮ個（ただし、Ｎは２以上の整数）の第
１のトランジスタと、第１の電源端子とＮ個の第１のト
ランジスタの各基板との間に直列に接続された一導電型
のＮ個の第２のトランジスタと、Ｎ個の第１及び第２の
トランジスタの各１個ずつを一組としたとき、同じ組の
第１及び第２のトランジスタのゲートには同一の入力信
号を供給し、異なる組の第１及び第２のトランジスタの
ゲートには異なる入力信号を供給する入力手段と、Ｎ個
の第１のトランジスタの各基板と第２の電源端子との間
に接続され、ゲートが出力端子に接続された、一導電型
の単一の第３のトランジスタと、第１のトランジスタ及
び出力端子との接続点と第３の電源端子との間に接続さ
れたインピーダンス素子とを有する構成としたものであ
る。

【００１８】また、本発明は上記の目的を達成するた
め、第１の電源端子と出力端子との間に並列に接続され
た、一導電型のＮ個（ただし、Ｎは２以上の整数）の第
１のトランジスタと、第１の電源端子とＮ個の第１のト
ランジスタの各基板との間に並列に接続された一導電型
のＮ個の第２のトランジスタと、Ｎ個の第１及び第２の
トランジスタの各１個ずつを一組としたとき、同じ組の
第１及び第２のトランジスタのゲートには同一の入力信
号を供給し、異なる組の第１及び第２のトランジスタの
ゲートには異なる入力信号を供給する入力手段と、Ｎ個
の第１のトランジスタの各基板と第２の電源端子との間
に接続され、ゲートが出力端子に接続された、一導電型
の単一の第３のトランジスタと、第１のトランジスタ及
び出力端子との接続点と第３の電源端子との間に接続さ
れたインピーダンス素子とを有する構成としたものであ
る。

【００１９】更に、本発明は上記の目的を達成するた
め、第１の電源端子と出力端子との間に、ソース並びに
ドレインがそれぞれ並列又はそれぞれ相互に直列接続さ
れ、又は並列接続と相互に直列接続の混合された構成
の、同一導電型の論理をとる複数のトランジスタと、第
２の電源端子と出力端子との間に接続されており、論理
をとる複数のトランジスタのゲートへの入力信号によ
り、出力端子と第１の電源端子との間に論理をとる複数
のトランジスタを通して電流パスが形成されるときは、
論理をとる複数のトランジスタの各基板電位を、そのし
きい値電圧の絶対値がソース電位とほぼ等しくなるよう
に制御し、出力端子と第１の電源端子との間に電流パス
が形成されていないときは、論理をとる複数のトランジ
スタの各基板電位を、そのしきい値電圧の絶対値がソー
ス電位と基板電位が等しいときよりも大きくなるように
制御するスイッチ回路と、論理をとる複数のトランジス
タ及び出力端子との接続点と第３の電源端子との間に接
続されたインピーダンス素子とを有することを特徴とす
る。

【００２０】以上の本発明では、電源端子と出力端子間
で論理をとるトランジスタを通して電流パスが形成され
ているときの、論理をとるトランジスタのしきい値電圧
の絶対値は、通常値の絶対値にほぼ等しくし、上記の電
流パスが形成されていないときの論理をとるトランジス
タのしきい値電圧の絶対値は通常値よりも大きくするこ
とができるように、論理をとるトランジスタの基板電位
を制御することができる。

【００２１】すなわち、本発明による論理回路は、これ
を構成する論理をとるトランジスタ（ＭＩＳ・ＦＥＴ）
への基板電位として与えるべき電位を各々論理入力と出
力のそれぞれのレベルから判定して、論理をとるトラン
ジスタがオフ時にはしきい値Ｖｔの絶対値を大きくして
リーク電流を減少させ、オン時にはしきい値Ｖｔの絶対
値を小さくしてドライブ電流を十分に流すように、しき
い値Ｖｔの絶対値を能動的に制御するのである。

【００２２】

【発明の実施の形態】次に、本発明の各実施の形態につ
いて、図面と共に説明する。図１は本発明になる論理回
路の第１の実施の形態の回路図を示す。この第１の実施
の形態の論理回路１００は、インバータ論理回路を構成
している。

【００２３】説明に先立ち、論理回路１００及び後述す
る各実施の形態の論理回路において用いている各トラン
ジスタはその構造上、異種の基板電位をそれぞれとり得
るものとする。さらに、各トランジスタは全てエンハン
スメント型であるものとする。また、かかる論理回路１
００及び後述する各実施の形態の論理回路は、半導体基
板上に集積されている。また、本発明の実施の形態の論
理回路が適用される半導体装置は特に限定されない。す
なわち、マイクロコンピュータであってもよいし、メモ
リであってもよい。また、ＡＳＩＣ（特定用途ＩＣ）で
あってもよい。

【００２４】図１に示すように、論理回路１００は通常
のインバータ回路と同様、第１の高位側電源ＶＤＤ１１
と第１の低位側電源ＧＮＤ１１との間に接続されたＰチ
ャンネル型ＭＩＳトランジスタＭＰ１１及びＮチャンネ
ル型ＭＩＳトランジスタＭＮ１１を備える他、基板電位
制御回路１０及び２０を有している。基板電位制御回路
１０は、Ｎチャンネル型ＭＩＳトランジスタＭＮ１１の
基板電位を制御する回路であり、基板電位制御回路２０
は、Ｐチャンネル型ＭＩＳトランジスタＭＰ１１の基板
電位を制御する回路である。

【００２５】詳細に説明すると、基板電位制御回路１０
は、第１の低位側電源ＧＮＤ１１とＮチャンネル型ＭＩ
ＳトランジスタＭＮ１１の基板との間に接続されたＮチ
ャンネル型ＭＩＳトランジスタＭＮ１２と、第２の低位
側電源ＧＮＤ１２とＮチャンネル型ＭＩＳトランジスタ
ＭＮ１１の基板との間に接続されたＮチャンネル型ＭＩ
ＳトランジスタＭＮ１３とからなり、Ｎチャンネル型Ｍ
ＩＳトランジスタＭＮ１２のゲートは入力端子ＩＮ１１
に、Ｎチャンネル型ＭＩＳトランジスタＭＮ１３のゲー
トは出力端子ＯＵＴ１１に接続されている。ここで、第
２の低位側電源ＧＮＤ１２は、第１の低位側電源ＧＮＤ
１１よりも低い電位である。

【００２６】一方、基板電位制御回路２０は、第１の高
位側電源ＶＤＤ１１とＰチャンネル型ＭＩＳトランジス
タＭＰ１１の基板との間に接続されたＰチャンネル型Ｍ
ＩＳトランジスタＭＰ１２と、第２の高位側電源ＶＤＤ
１２とＰチャンネル型ＭＩＳトランジスタＭＰ１１の基
板との間に接続されたＰチャンネル型ＭＩＳトランジス
タＭＰ１３とからなり、Ｐチャンネル型ＭＩＳトランジ
スタＭＰ１２のゲートは入力端子ＩＮ１１に、Ｐチャン
ネル型ＭＩＳトランジスタＭＰ１３のゲートは出力端子
ＯＵＴ１１に接続されている。ここで、第２の高位側電
源ＶＤＤ１２は、第１の高位側電源ＶＤＤ１１よりも高
い電位である。

【００２７】第１の低位側電源ＧＮＤ１１や第１の高位
側電源ＶＤＤ１１は、特に限定されないが、半導体装置
の内部で生成される内部電源であり、これらの内部電源
を用いて、第２の低位側電源ＧＮＤ１２は図４に示す回
路により、第２の高位側電源ＶＤＤ１２は図５に示す回
路により生成することができる。図４に示す回路も図５
に示す回路も、論理回路１００が形成されている半導体
基板上に集積されている。

【００２８】図４に示す回路は、入力端子ＩＮ４に負論
理のパルスを供給することにより、第１の低位側電源Ｇ
ＮＤ１１よりもトランジスタのしきい値の絶対値１段分
低い第２の低位側電源ＧＮＤ１２を生成し、図５に示す
回路は、入力端子ＩＮ５に正論理のパルスを供給するこ
とにより、第１の高位側電源ＶＤＤ１１よりもトランジ
スタのしきい値の絶対値１段分高い第２の高位側電源Ｖ
ＤＤ１２を生成する。

【００２９】また、論理回路１００の動作により、第２
の低位側電源ＧＮＤ１２の電位が上昇すれば、入力端子
ＩＮ４に負論理のパルスを供給してこれを再び低下さ
せ、第２の高位側電源ＶＤＤ１２の電位が低下すれば、
入力端子ＩＮ５に正論理のパルスを供給してこれを再び
上昇させればよい。

【００３０】なお、図４に示した回路は、第２の低位側
電源ＧＮＤ１２を生成するための回路の一例であり、同
様に図５に示した回路は、第２の高位側電源ＶＤＤ１２
を生成するための回路の一例であって、本発明において
用いる第２の低位側電源ＧＮＤ１２や第２の高位側電源
ＶＤＤ１２の生成がこれら回路に限定されるものではな
く、他の回路を用いてもよい。また、半導体装置外部か
ら直接これら電源の供給を受けてもよい。

【００３１】次に、論理回路１００の動作について説明
する。まず、入力端子ＩＮ１１のレベルが第１の高位側
電源ＶＤＤ１１とほぼ同じ場合、すなわちハイレベルの
信号が入力されると、トランジスタＭＮ１１並びにＭＮ
１２はオン状態、トランジスタＭＰ１１並びにＭＰ１２
はオフ状態となる。これにより、トランジスタＭＰ１１
のソース電位は、第１の高位側電源ＶＤＤ１とほぼ同じ
電位となる。Ｎチャンネル型ＭＩＳトランジスタＭＮ１
１のオン状態により、そのソース電位及び出力端子ＯＵ
Ｔ１１は第１の低位側電源ＧＮＤ１１とほぼ同じ低レベ
ルの出力となるので、トランジスタＭＰ１３はオン状
態、一方トランジスタＭＮ１３はオフ状態となる。

【００３２】これにより、節点Ｎ１１の電位、すなわち
トランジスタＭＰ１１の基板電位は、第２の高位側電源
ＶＤＤ１２とほぼ同じ電位となる一方、節点Ｎ１２の電
位、すなわちトランジスタＭＮ１１の基板電位は第１の
低位側電源ＧＮＤ１１とほぼ同じ電位となる。

【００３３】したがって、トランジスタＭＰ１１はソー
ス電位より基板電位が高い状態となり、そのＶｔは基板
バイアス効果により通常値（この場合の通常とは、ソー
ス電位と基板電位が同じ場合のＶｔの絶対値を示し、こ
のＶｔの絶対値の通常値を特にＶｔ０とする）より絶対
値が大きくなって、そのリーク電流は小さくなる。

【００３４】一方、論理をとるＮチャンネル型ＭＩＳト
ランジスタＭＮ１１は、基板バイアスにソース電位と同
じ第１の低位側電源ＧＮＤ１１の電圧が与えられるた
め、そのＶｔの値はＶｔ０となっており、そのドレイン
電流を十分に供給可能な状態となっている。この状態で
系は第１の安定状態となる。

【００３５】次に、入力端子ＩＮ１１の電位が降下して
第１の低位側電源ＧＮＤ１１とほぼ同じ電位、すなわち
ローレベルに変化すると、論理回路１００には次の変化
が起こる。まず、トランジスタＭＰ１２のＶｔはＶｔ０
であり、ＭＰ１１より基板バイアス効果によるＶｔの変
化が小さいので、入力端子ＩＮ１１の電位降下に伴って
最初にオフからオンへと状態遷移する。次に、入力端子
ＩＮ１１のさらなる電位降下によりトランジスタＭＰ１
１がオフからオンヘと状態遷移する。ほぼ同時に、トラ
ンジスタＭＮ１１並びにＭＮ１２がオンからオフヘと状
態遷移する。以上により、出力端子ＯＵＴ１１のレベル
は上昇する。出力端子ＯＵＴ１１の出力レベルの上昇
は、トランジスタＭＰ１３をオンからオフヘと状態遷移
させ、トランジスタＭＮ１３をオフからオンヘと状態遷
移させる。

【００３６】総じて、トランジスタＭＰ１１はトランジ
スタＭＰ１２のオン動作により、基板電位が第１の高位
側電源ＶＤＤ１１のレベルとほぼ同じとなり、Ｖｔの絶
対値がほぼＶｔ０と同じ値になる。一方、トランジスタ
ＭＮ１１はトランジスタＭＮ１３のオン動作により基板
電位が第２の低位側電源ＧＮＤ１２のレベルとほぼ同じ
となり、そのＶｔが大きくなり、結果としてリーク電流
は小さくなる。この状態で系は第２の安定状態となる。

【００３７】次に、再び入力端子ＩＮ１１の電位が上昇
して第１の高位側電源ＶＤＤ１１とほぼ同じ電位になる
と、論理回路１００には次の変化が起こる。すなわち、
トランジスタＭＮ１２はＶｔがほぼＶｔ０と同じであ
り、トランジスタＭＮ１１より基板バイアス効果による
Ｖｔの変化が小さいので、入力端子ＩＮ１１の電位上昇
に従い最初にオフからオンへと状態遷移する。次に入力
端子ＩＮ１１のさらなる電位上昇によりトランジスタＭ
Ｎ１１がオフからオンヘと状態遷移する。次にトランジ
スタＭＰ１１並びにＭＰ１２がオンからオフへと状態遷
移する。以上により、出力端子ＯＵＴ１１のレベルは降
下する。この出力端子ＯＵＴ１１の出力レベル降下を受
けて、トランジスタＭＮ１３オンからオフへと遷移し、
トランジスタＭＰ１３はオフからオンへと状態遷移す
る。

【００３８】総じてトランジスタＭＮ１１はトランジス
タＭＮ１２のオン動作により、基板電位が第１の低位側
電源ＧＮＤ１１のレベルとほぼ同じとなり、Ｖｔの絶対
値がＶｔ０の絶対値とほぼ同じ値になる。一方、トラン
ジスタＭＰ１１はトランジスタＭＰ１３のオン動作によ
り、基板電位が第２の高位側電源ＶＤＤ１２のレベルと
ほぼ同じとなり、そのＶｔの絶対値はＶｔ０の絶対値よ
り大きくなり、結果としてリーク電流が小さくなる。こ
れで系は第１の安定状態へと戻る。以下、入力端子ＩＮ
１１の入力レベル変動に対して、本論理回路は以上の２
つの安定状態を交互に繰り返し行う。

【００３９】このように、論理回路１００は、入力信号
及び出力信号のレベルに応じて、インバータ回路を構成
するＮチャンネル型ＭＩＳトランジスタＭＮ１１及びＰ
チャンネル型ＭＩＳトランジスタＭＰ１１の基板電位を
制御し、オンしている側のトランジスタのしきい値Ｖｔ
の絶対値を変えることなく、オフしている側のトランジ
スタのしきい値Ｖｔの絶対値を大きくしているので、電
源電圧を低くしてもリーク電流が増えることがなく、か
つ高速動作が担保される。

【００４０】より具体的には、第１の高位側電源ＶＤＤ
１１を２．０Ｖ、第１の低位側電源ＧＮＤ１１を０Ｖと
すると、第２の高位側電源ＶＤＤ１２を２．３Ｖ〜２．
４Ｖ、第２の低位側電源ＧＮＤ１２を−０．３Ｖ〜−
０．４Ｖに設定することにより、リーク電流の増加を防
止できる。但し、これらの電圧値は、本実施の形態の好
ましい一例であって、本発明はこれに限定されるもので
はない。

【００４１】上述のとおり、第１の高位側電源ＶＤＤ１
１と第２の高位側電源ＶＤＤ１２との電位差、及び第１
の低位側電源ＧＮＤ１１と第２の低位側電源ＧＮＤ１２
との電位差である０．３Ｖ〜０．４Ｖは、トランジスタ
のしきい値電圧Ｖｔの絶対値である。すなわち、本実施
の形態の如く、電源電圧を２．０Ｖまで下げ消費電力を
低減を図る場合、スイッチング速度の低下を防止すべく
トランジスタのしきい値電圧の絶対値が０．３Ｖ〜０．
４Ｖ程度にまで下げられていることを意味する。

【００４２】以上のように、論理回路１００によれば、
従来のようにスイッチング速度の低下を防止すべく、ト
ランジスタのしきい値電圧の絶対値を下げても、これに
伴ってリーク電流が増大することがなく、したがって、
消費電力の低減と高速動作とを両立することが可能とな
る。このため、論理回路１００を動作周波数の高いデバ
イスに使用した場合は、発熱量が低減することから、放
熱装置や冷却装置が不要若しくは簡単となり、全体的な
コストを削減することができる。一方、論理回路１００
を電池駆動による携帯機器に使用した場合は、消費電力
が低減することから、電池の駆動時間を延ばすことがで
きる。

【００４３】なお、本実施の形態の論理回路１００を用
いると、論理動作に必要な２つのトランジスタ、すなわ
ちＰチャンネル型ＭＩＳトランジスタＭＰ１１とＮチャ
ンネル型ＭＩＳトランジスタＭＮ１１の他に、４つのト
ランジスタが必要となり、面積的にやや不利となるが、
本実施の形態による上記効果はこれを補って余りあるも
のである。

【００４４】すなわち、論理動作に必要なトランジスタ
のサイズを、例えばＬ＝０．２５μｍ、Ｗ＝５μｍとす
れば、他の４つのトランジスタＭＰ１２、ＭＰ１３、Ｍ
Ｎ１２、ＭＮ１３のサイズはその１／４から１／５もあ
れば十分である。つまり、これら４つのトランジスタの
サイズは、Ｌ＝０．２５μｍ、Ｗ＝１μｍ程度でよく、
したがって極端に面積が増大することはない。しかも、
電源電圧を下げ、低電圧で動作されることに伴って、ト
ランジスタのしきい値Ｖｔの絶対値を０．４Ｖ程度まで
下げている場合、トランジスタのリーク電流は極めて大
きく、例えば、ここからさらにしきい値の絶対値を０．
１Ｖ下げればリーク電流は約１００倍にも増大してしま
う。したがって、より低電圧での動作が求められ、これ
に伴ってトランジスタのしきい値Ｖｔの絶対値をより下
げる必要があればあるほど、本発明の効果は顕著とな
る。

【００４５】なお、第２の低位側電源ＧＮＤ１２や第２
の高位側電源ＶＤＤ１２を生成する回路の消費電力も極
めて小さく抑えることができる。これは、第２の低位側
電源ＧＮＤ１２や第２の高位側電源ＶＤＤ１２の供給先
が、トランジスタの基板であり、これを駆動するのに大
きな電力は必要ないからである。したがって、第２の低
位側電源ＧＮＤ１２や第２の高位側電源ＶＤＤ１２を生
成する回路として、図４及び図５に示す回路を使用した
場合も、それほど頻繁に入力端子ＩＮ４やＩＮ５にパル
スを供給する必要はない。

【００４６】次に、本発明の第２の実施の形態による論
理回路２００について図２を参照して説明する。本実施
の形態による論理回路２００は、２入力ＮＡＮＤ論理回
路であり、半導体基板上に集積されている。

【００４７】図２に示すように、論理回路２００は通常
の２入力ＮＡＮＤ論理回路と同様、第１の高位側電源Ｖ
ＤＤ２１と出力端子ＯＵＴ２１との間に並列に接続され
たＰチャンネル型ＭＩＳトランジスタＭＰ２２、ＭＰ２
４と、第１の低位側電源ＧＮＤ２１と出力端子ＯＵＴ２
１との間に直列に接続されたＮチャンネル型ＭＩＳトラ
ンジスタＭＮ２１、ＭＮ２２とを備える他、基板電位制
御回路３０及び４０を有している。基板電位制御回路３
０は、Ｎチャンネル型ＭＩＳトランジスタＭＮ２１、Ｍ
Ｎ２２の基板電位を制御する回路であり、基板電位制御
回路４０は、Ｐチャンネル型ＭＩＳトランジスタＭＰ２
２、ＭＰ２４の基板電位を制御する回路である。

【００４８】詳細に説明すると、基板電位制御回路３０
は、第１の低位側電源ＧＮＤ２１とＮチャンネル型ＭＩ
ＳトランジスタＭＮ２１、ＭＮ２２の基板との間に直列
に接続されたＮチャンネル型ＭＩＳトランジスタＭＮ２
３、ＭＮ２４と、第２の低位側電源ＧＮＤ２２とＮチャ
ンネル型ＭＩＳトランジスタＭＮ２１、ＭＮ２２の基板
との間に接続されたＮチャンネル型ＭＩＳトランジスタ
ＭＮ２５とからなる。Ｎチャンネル型ＭＩＳトランジス
タＭＮ２３のゲートは入力端子ＩＮ２１に、Ｎチャンネ
ル型ＭＩＳトランジスタＭＮ２４のゲートは入力端子Ｉ
Ｎ２２に、Ｎチャンネル型ＭＩＳトランジスタＭＮ２５
のゲートは出力端子ＯＵＴ２１に接続されている。ここ
で、第２の低位側電源ＧＮＤ２２は、第１の低位側電源
ＧＮＤ２１よりも低い電位である。

【００４９】一方、基板電位制御回路４０は、第１の高
位側電源ＶＤＤ２１とＰチャンネル型ＭＩＳトランジス
タＭＰ２２、ＭＰ２４の基板との間に並列に接続された
Ｐチャンネル型ＭＩＳトランジスタＭＰ２１、ＭＰ２３
と、第２の高位側電源ＶＤＤ２２とＰチャンネル型ＭＩ
ＳトランジスタＭＰ２２、ＭＰ２４の基板との間に接続
されたＰチャンネル型ＭＩＳトランジスタＭＰ２５とか
らなり、Ｐチャンネル型ＭＩＳトランジスタＭＰ２１の
ゲートは入力端子ＩＮ２１に、Ｐチャンネル型ＭＩＳト
ランジスタＭＰ２３のゲートは入力端子ＩＮ２２に、Ｐ
チャンネル型ＭＩＳトランジスタＭＰ２５のゲートは出
力端子ＯＵＴ２１に接続されている。ここで、第２の高
位側電源ＶＤＤ２２は、第１の高位側電源ＶＤＤ２１よ
りも高い電位である。これら第２の低位側電源ＧＮＤ２
２や第２の高位側電源ＶＤＤ２２も、図４及び図５に示
す回路により生成することかできる。

【００５０】このように、第２の実施の形態の論理回路
２００は、入力端子ＩＮ２１、ＩＮ２２からの２つの入
力に対応して、Ｐチャンネル型ＭＩＳトランジスタが並
列に、Ｎチャンネル型ＭＩＳトランジスタが直列に接続
されている。これに伴い、論理をとるトランジスタの基
板電位を制御するトランジスタの接続も、論理をとるト
ランジスタの接続に合わせて、これが並列接続されてい
る側にあっては並列接続され、直列接続されている側に
あっては直列接続されている。

【００５１】次に、本実施の形態による論理回路２００
の動作について説明する。まず、入力端子ＩＮ２１、Ｉ
Ｎ２２に第１の高位側電源ＶＤＤ２１とほぼ同じ電位が
供給されている場合を考える。入力端子ＩＮ２１、ＩＮ
２２に供給される入力信号レベルを受けて、論理をとる
Ｐチャンネル型ＭＩＳトランジスタＭＰ２２、並びにＭ
Ｐ２４はそれぞれオフ状態、一方論理をとるＮチャンネ
ル型ＭＩＳトランジスタＭＮ２１並びにＭＮ２２はそれ
ぞれオン状態となる。以上により出力端子ＯＵＴ２１
は、論理をとるＮチャンネル型ＭＩＳトランジスタＭＮ
２１並びにＭＮ２２による導電パスにより負荷電流をシ
ンクして、ほぼ第１の低位側電源ＧＮＤ２１と同じレベ
ルまで電位が低下する。

【００５２】一方、入力端子ＩＮ２１、ＩＮ２２の高レ
ベルにより、論理をとるＰチャンネル型ＭＩＳトランジ
スタＭＰ２２、ＭＰ２４の基板電位を供給するＰチャン
ネル型ＭＩＳトランジスタＭＰ２１、ＭＰ２３は各々オ
フ状態、Ｐチャンネル型ＭＩＳトランジスタＭＰ２５は
出力端子ＯＵＴ２１の低レベル信号をゲートに受けてオ
ン状態となっている。これらにより論理をとるＰチャン
ネル型ＭＩＳトランジスタＭＰ２２、ＭＰ２４のＶｔの
絶対値はＶｔ０の絶対値より大きくなりリーク電流が削
減される。

【００５３】論理をとるＮチャンネル型ＭＩＳトランジ
スタＭＮ２１、ＭＮ２２の基板電位に着目すると、入力
端子ＩＮ２１、ＩＮ２２の高レベル入力を受けてＮチャ
ンネル型ＭＩＳトランジスタＭＮ２３、ＭＮ２４はいず
れもオン状態、出力端子ＯＵＴ２１の低レベルを受けて
Ｎチャンネル型ＭＩＳトランジスタＭＮ２５はオフ状態
となっている。これらにより、論理をとるＮチャンネル
型ＭＩＳトランジスタＭＮ２１、ＭＮ２２のＶｔの絶対
値は各々の基板電位が第１の低位側電源ＧＮＤ２１の電
位と同じとなり、低くなる。したがって、論理をとるＮ
チャンネル型ＭＩＳトランジスタＭＮ２１、ＭＮ２２は
十分に負荷電流をシンクすることができる。この状態で
系は第１の安定状態となっている。

【００５４】次に、入力端子ＩＮ２１の入力電位が第１
の低位側電源ＧＮＤ２１のレベルに近くなるように降下
すると、Ｐチャンネル型ＭＩＳトランジスタＭＰ２１が
オフからオンヘと状態遷移する。これを受けてＰチャン
ネル型ＭＩＳトランジスタＭＰ２２、ＭＰ２４の基板電
位は、第２の高位側電源ＶＤＤ２２と第１の高位側電源
ＶＤＤ２１の中間電位となる。さらに、論理をとるＰチ
ャンネル型ＭＩＳトランジスタＭＰ２２はオフからオン
へと状態遷移する。一方論理をとるＮチャンネル型ＭＩ
ＳトランジスタＭＮ２１はオンからオフへと状態遷移す
るので、論理をとるＮチャンネル型ＭＩＳトランジスタ
ＭＮ２１、ＭＮ２２の導通パスはなくなる。なお、論理
をとるＰチャンネル型ＭＩＳトランジスタＭＰ２４はオ
フの状態のままである。

【００５５】以上により、出力端子ＯＵＴ２１には論理
をとるＰチャンネル型ＭＩＳトランジスタＭＰ２２より
第１の高位側電源ＶＤＤ２１からのソース電流が供給さ
れる。これにより出力端子ＯＵＴ２１のレベルが上昇す
ると、Ｐチャンネル型ＭＩＳトランジスタＭＰ２５はオ
ンからオフへと状態遷移する。総じて論理をとるＰチャ
ンネル型ＭＩＳトランジスタＭＰ２２、ＭＰ２４の基板
電位には第１の高位側電源ＶＤＤ２１の電位がトランジ
スタＭＰ２１を通して供給され、論理をとるＰチャンネ
ル型ＭＩＳトランジスタのＶｔの絶対値はほぽＶｔ０に
等しくなる。

【００５６】一方、Ｎチャンネル型ＭＩＳトランジスタ
ＭＮ２３はオフ状態、ＭＮ２４はオン状態、ＭＮ２５は
オン状態となる。これらにより論理をとるＮチャンネル
型ＭＩＳトランジスタＭＮ２１、ＭＮ２２の基板電位は
第２の低位側電源ＧＮＤ２２のレベルがトランジスタＭ
Ｎ２５を通して供給され、トランジスタＭＮ２１、ＭＮ
２２のしきい値Ｖｔの絶対値が、それぞれＶｔ０の絶対
値より大きくなる。このため論理をとるＮチャンネル型
ＭＩＳトランジスタＭＮ２１、ＭＮ２２のリーク電流が
低減される。この状態で系は第２の安定状態となる。

【００５７】さらに、入力端子ＩＮ２２の入力電位が第
１の低位側電源ＧＮＤ２１のレベルに近くなるように降
下すると、Ｐチャンネル型ＭＩＳトランジスタＭＰ２４
がオフからオン状態へと状態遷移する。すでにオン状態
にある、論理をとるＰチャンネル型ＭＩＳトランジスタ
ＭＰ２２と共に、出力端子ＯＵＴ２１へ負荷電流を供給
する。

【００５８】一方、論理をとるＮチャンネル型ＭＩＳト
ランジスタＭＮ２２は入力端子ＩＮ２２の信号変化をゲ
ートに受けて、オンからオフへと状態遷移する。すでに
オフ状態にある、論理をとるＮチャンネル型ＭＩＳトラ
ンジスタＭＮ２１と併せて、さらにリーク電流が削減さ
れることとなる。論理をとる各ＭＩＳトランジスタのＶ
ｔは先の状態のままを維持しており、Ｐチャンネル型Ｍ
ＩＳトランジスタＭＰ２２、ＭＰ２４のＶｔの絶対値は
Ｖｔ０の値に等しく、Ｎチャンネル型ＭＩＳトランジス
タＭＮ２１、ＭＮ２２の絶対値の値はＶｔ０より大きい
ままである。この状態で論理回路２００は第３の安定状
態となる。

【００５９】次に、入力端子ＩＮ２１のレベルが上昇し
て第１の高位側電源ＶＤＤ２１のレベルへと上昇する
と、まずＮチャンネル型ＭＩＳトランジスタＭＮ２３が
オフからオンヘと状態遷移する。しかしながら、論理を
とるＮチャンネル型ＭＩＳトランジスタＭＮ２１、ＭＮ
２２の基板電位は、第２の低位側電源ＧＮＤ２２のレベ
ルのままであり、それらのＶｔの絶対値はＶｔ０の絶対
値より大きいままである。入力端子ＩＮ２１のレベル上
昇を受けて、論理をとるＮチャンネル型ＭＩＳトランジ
スタＭＮ２１はオフからオンへと状態遷移する。

【００６０】同時に、論理をとるＰチャンネル型ＭＩＳ
トランジスタＭＰ２２とＰチャンネル型ＭＩＳトランジ
スタＭＰ２１は、それぞれオンからオフへと状態遷移す
る。これら以外の各々のトランジスタは先の状態のまま
であり、論理をとるＰチャンネル型ＭＩＳトランジスタ
ＭＰ２４並びにＰチャンネル型ＭＩＳトランジスタＭＰ
２３は共にオン状態、論理をとるＮチャンネル型ＭＩＳ
トランジスタＭＮ２２並びに、Ｎチャンネル型ＭＩＳト
ランジスタＭＮ２４は共にオフ状態、出力端子ＯＵＴ２
１は第１の高位側電源ＶＤＤ２１のレベルとほぼ同じ高
レベルを出力している。これを受けて、Ｐチャンネル型
ＭＩＳトランジスタＭＰ２５はオフ状態、Ｎチャンネル
型ＭＩＳトランジスタＭＮ２５はオンの状態にある。

【００６１】したがって、論理をとるＰチャンネル型Ｍ
ＩＳトランジスタＭＰ２２、ＭＰ２４のＶｔの絶対値
は、共にＶｔ０の絶対値に等しく、論理をとるＮチャン
ネル型ＭＩＳトランジスタＭＮ２１、ＭＮ２２のＶｔの
絶対値は、それぞれＶｔ０の絶対値より大きい。このた
め論理をとるＮチャンネル型ＭＩＳトランジスタＭＮ２
１、ＭＮ２２のリーク電流は小さく抑えられている。こ
の状態で系は第４の安定状態となっている。

【００６２】次に入力端子ＩＮ２２のレべルが上昇して
第１の高位側電源ＶＤＤ２１の電位まで上昇すると、論
理をとるＮチャンネル型ＭＩＳトランジスタＭＮ２２は
オフからオン状態へと遷移する。同時に論理をとるＰチ
ャンネル型ＭＩＳトランジスタＭＰ２４はオンからオフ
ヘと状態が遷移する。Ｐチャンネル型ＭＩＳトランジス
タＭＰ２３はオンからオフ状態へと遷移する。Ｎチャン
ネル型ＭＩＳトランジスタＭＮ２４はオフからオンヘと
状態遷移する。その他のトランジスタは各々先の状態を
維持しており、論理をとるＰチャンネル型ＭＩＳトラン
ジスタＭＰ２２並びに、Ｐチャンネル型ＭＩＳトランジ
スタＭＰ２１は各々オフ状態であり、論理をとるＮチャ
ンネル型ＭＩＳトランジスタＭＮ２１並びにＮチャンネ
ル型ＭＩＳトランジスタＭＮ２３は各々オンの状態であ
る。

【００６３】以上を受けて、出力端子ＯＵＴ２１は論理
をとるＮチャンネル型ＭＩＳトランジスタＭＮ２１、Ｍ
Ｎ２２がオン状態にあり、論理をとるＰチャンネル型Ｍ
ＩＳトランジスタＭＰ２２並びにＭＰ２４がオフ状態で
あることから、出力端子ＯＵＴ２１から負荷電流をシン
クして出力レベルか第１の低位側電源ＧＮＤ２１のレベ
ルまで低下する。この出力端子ＯＵＴ２１の出力レベル
低下を受けてＰチャンネル型ＭＩＳトランジスタＭＰ２
５はオフからオンへと状態遷移し、Ｎチャンネル型ＭＩ
ＳトランジスタＭＮ２５はオンからオフへと状態遷移す
る。このため、論理をとるＰチャンネル型ＭＩＳトラン
ジスタＭＰ２２、ＭＰ２４の基板電位は第２の高位側電
源ＶＤＤ２２のレベルとなり、それぞれＶｔの絶対値は
Ｖｔ０の絶対値より大きくなり、リーク電流が減少す
る。

【００６４】一方、論理をとるＮチャンネル型ＭＩＳト
ランジスタＭＮ２１、ＭＮ２２の基板には第１の低位側
電源ＧＮＤ２１のレベルが、トランジスタＭＮ２４を通
して供給されて、そのＶｔの絶対値はＶｔ０の絶対値と
ほぼ同じとなり、十分に負荷電流をシンクすることがで
きる。この状態で、系は当初の状態に戻り第１の安定状
態となる。

【００６５】このように、第２の実施の形態の論理回路
２００によっても、前述の論理回路１００と同様、論理
回路の動作速度を損なうことなく、リーク電流を削減で
きることが分かる。

【００６６】次に、本発明の第３の実施の形態について
説明する。図３は本発明になる論理回路の第３の実施の
形態の回路図を示す。この第３の実施の形態の論理回路
３００は、２入力ＮＯＲ論理回路を構成しており、第１
の入力端子ＩＮ３１は論理をとる第１のＮチャンネル型
ＭＩＳトランジスタＭＮ３１のゲートと、論理をとる第
２のＰチャンネル型ＭＩＳトランジスタＭＰ３２のゲー
トと、基板電位制御回路６０にそれぞれ接続され、第２
の入力端子ＩＮ３２は論理をとる第２のＮチャンネル型
ＭＩＳトランジスタＭＮ３２のゲートと、論理をとる第
１のＰチャンネル型ＭＩＳトランジスタＭＰ３１のゲー
トと、基板電位制御回路５０にそれぞれ接続されてい
る。

【００６７】この実施の形態の動作の説明は、前記図１
及び図２の実施の形態の説明から容易に類推できるので
詳細は省略するが、この実施の形態では、入力端子ＩＮ
３１及びＩＮ３２が、第１の低位側電源ＧＮＤ３１とほ
ぼ同じ電位、すなわちローレベルであるときは、トラン
ジスタＭＰ３１、ＭＰ３２がそれぞれオン状態、トラン
ジスタＭＮ３１及びＭＮ３２がそれぞれオフ状態とさ
れ、出力端子ＯＵＴ３１には第１の高位側電源ＶＤＤ３
１とほぼ同じ電位、すなわちハイレベルが出力される。
これにより、基板電位制御回路５０によりオフ状態のト
ランジスタＭＮ３１及びＭＮ３２の基板電位が第２の低
位側電源ＧＮＤ３２にほぼ等しい値とされるため、トラ
ンジスタＭＮ３１及びＭＮ３２のしきい値Ｖｔの絶対値
がＶｔ０の絶対値よりも大きくされ、リーク電流が抑制
される。

【００６８】また、このとき、基板電位制御回路６０に
よりオン状態のトランジスタＭＰ３１及びＭＰ３２の基
板電位が、それらのソース電位である第１の高位側電源
ＶＤＤ３１にほぼ等しい値とされるため、それらのしき
い値Ｖｔの絶対値がＶｔ０の絶対値と等しくされる。

【００６９】また、入力端子ＩＮ３１及びＩＮ３２のい
ずれか一方、又は両方の電位が、第１の高位側電源ＶＤ
Ｄ３１とほぼ同じ電位、すなわちハイレベルであるとき
は、トランジスタＭＰ３１及びＭＰ３２の一方又は両方
がオフ状態、トランジスタＭＮ３１及びＭＮ３２の一方
又は両方がオン状態とされ、出力端子ＯＵＴ３１には第
１の低位側電源ＧＮＤ３１とほぼ同じ電位、すなわちロ
ーレベルが出力される。このとき、オンしているトラン
ジスタのしきい値Ｖｔの絶対値はＶｔ０の絶対値に制御
され、かつ、オフしているトランジスタのしきい値Ｖｔ
の絶対値が大きくなるように、基板電位制御回路５０及
び６０により、論理をとる各トランジスタの基板電位が
制御されるので、電源電圧を低くしてもリーク電流が増
えることがなく、かつ、高速動作が担保される。

【００７０】次に、本発明の第４の実施の形態について
説明する。図６は本発明になる論理回路の第４の実施の
形態の回路図を示す。同図において、この実施の形態の
論理回路４００はインバータ回路を構成しており、第１
のＮチャンネル型ＭＩＳトランジスタＭＮ４１は、ゲー
トが入力端子ＩＮ４１に接続され、ソースが第１の低位
側電源ＧＮＤ４１に接続され、ドレインが出力端子ＯＵ
Ｔ４１に接続されると共に抵抗Ｒ１を介して高位側電源
ＶＤＤ４１に接続され、基板が節点Ｎ４１に接続されて
いる。第２のＮチャンネル型ＭＩＳトランジスタＭＮ４
２は、ゲートが入力端子ＩＮ４１に接続され、ソースと
基板が第１の低位側電源ＧＮＤ４１に接続され、ドレイ
ンが節点Ｎ４１に接続されている。更に、第３のＮチャ
ンネル型ＭＩＳトランジスタＭＮ４３は、ゲートが出力
端子ＯＵＴ４１に接続され、ソースと基板が第２の低位
側電源ＧＮＤ４２に接続され、ドレインが節点Ｎ４１に
接続されている。

【００７１】次に、本実施の形態の論理回路４００の回
路動作を説明する。ここでは、第２の低位側電源ＧＮＤ
４２の電位が、第１の低位側電源ＧＮＤ４１のそれより
低い電位である場合について説明する。

【００７２】まず、入力端子ＩＮ４１のレベルが高位側
電源ＶＤＤ４１の電位とほぼ同じ場合（ハイレベルの信
号入力時）は、トランジスタＭＮ４１並びにＭＮ４２は
オン状態となり、また、このとき出力端子ＯＵＴ４１
は、オン状態にあるトランジスタＭＮ４１により、ＧＮ
Ｄ４１に短絡された状態となり、その電位は第１の低位
側電源ＧＮＤ４１とほぼ同じレベル、すなわちローレベ
ルを示す。これにより、トランジスタＭＮ４３はオフ状
態となる。

【００７３】また、トランジスタＭＮ４２がオンである
ことから、節点Ｎ４１の電位、すなわち論理をとるＮチ
ャンネル型ＭＩＳトランジスタＭＮ４１の基板電位は、
トランジスタＭＮ４１のソース電位と等しい状態とな
り、トランジスタＭＮ４１のしきい値Ｖｔの絶対値は、
基板バイアス効果により通常値である前記のＶｔ０の絶
対値となり、そのドレイン電流を十分に供給可能な状態
となる。この状態で系は第一の安定状態となる。

【００７４】次に、入力端子ＩＮ４１の電位が降下して
第１の低位側電源ＧＮＤ４１とほぼ同じ電位になると回
路に以下の変化が起こる。入力端子ＩＮ４１の電位降下
に従い、トランジスタＭＮ４１並びにＭＮ４２がオンか
らオフへと状態遷移する。出力端子ＯＵＴ４１は抵抗Ｒ
１によるプルアップを受けて、レベルが高位側電源ＶＤ
Ｄ４１方向へ上昇する。この出力端子ＯＵＴ４１の出力
レベル上昇を受けて、トランジスタＭＮ４３はオフから
オンへと状態遷移する。この結果、トランジスタＭＮ４
１はトランジスタＭＮ４３のオン動作により、基板電位
が第２の低位側電源ＧＮＤ４２のレベルとほぼ同じとな
り、そのしきい値Ｖｔの絶対値がＶｔ０の絶対値より大
きくなり、結果としてリーク電流は小さくなる。この状
態で系は第二の安定状態となる。

【００７５】次に、再び入力端子ＩＮ４１の電位が上昇
して第１の高位側電源ＶＤＤ４１とほぼ同じ電位にまで
上昇すると、回路に以下の変化が起こる。トランジスタ
ＭＮ４２はＶｔがほぼＶｔ０と同じであり、トランジス
タＭＮ４１より基板バイアス効果によるＶｔの変化が小
さいので、入力端子ＩＮ４１の電位上昇に従い、トラン
ジスタＭＮ４２が最初にオフからオンへと状態遷移す
る。入力端子ＩＮ４１のさらなる電位上昇により、続い
てトランジスタＭＮ４１がオフからオンへと状態遷移す
る。

【００７６】これにより、出力端子ＯＵＴ４１のレベル
は第１の低電位側電源ＧＮＤ４１のレベルに向かって降
下する。この出力端子ＯＵＴ４１の出力レベル降下を受
けて、トランジスタＭＮ４３がオンからオフへと状態遷
移する。その結果、トランジスタＭＮ４１は、トランジ
スタＭＮ４２を通して第１の低位側電源ＧＮＤ４１の電
位がその基板に印加され、トランジスタＭＮ４１のしき
い値Ｖｔの絶対値がＶｔ０の絶対値とほぼ同じ値にな
る。こうして、系は第一の安定状態へと戻る。以下、入
力端子ＩＮ４１の入力レベル変動に対して、本論理回路
は以上の２つの安定状態を交互に繰り返し行う。

【００７７】このように、この実施の形態では、論理を
とるトランジスタがＣＭＩＳ回路を構成していない単一
のトランジスタＭＮ４１である場合であっても、トラン
ジスタＭＮ４１がオン状態のときはそのしきい値Ｖｔの
絶対値がＶｔ０の絶対値とほぼ同じ値に制御して高速な
動作を行わせ、また、トランジスタＭＮ４１がオフ状態
のときはそのしきい値Ｖｔの絶対値をＶｔ０の絶対値よ
り大きくなるように制御することで、結果としてリーク
電流は小さくでき、消費電力を低減できる。

【００７８】次に、本発明の第５の実施の形態について
説明する。図７は本発明になる論理回路の第５の実施の
形態の回路図を示す。同図において、この論理回路５０
０は２入力ＮＡＮＤ論理回路を構成しており、その第１
のＮチャンネル型ＭＩＳトランジスタＭＮ５１は、ソー
スが第１の低位側電源ＧＮＤ５１に、ゲートが入力端子
ＩＮ５１に、ドレインが節点Ｎ５２に、基板が節点Ｎ５
１に接続されている。第２のＮチャンネル型ＭＩＳトラ
ンジスタＭＮ５２は、ソースが節点Ｎ５２に、ゲートが
入力端子ＩＮ５２に接続され、またドレインが出力端子
ＯＵＴ５１に接続される一方、抵抗Ｒ２を介して高電位
側電源ＶＤＤ５１に接続され、更に基板が節点Ｎ５１に
接続されている。

【００７９】また、第３のＮチャンネル型ＭＩＳトラン
ジスタＭＮ５３は、ソース並びに基板が第１の低位側電
源ＧＮＤ５１に、ゲートが入力端子ＩＮ５１に、ドレイ
ンが節点Ｎ５３に接続されている。第４のＮチャンネル
型ＭＩＳトランジスタＭＮ５４は、ソースが節点Ｎ５３
に、ゲートが入力端子ＩＮ５２に、ドレインが節点Ｎ５
１に、基板が第１の低位側電源ＧＮＤ５１に接続されて
いる。第５のＮチャンネル型ＭＩＳトランジスタＭＮ５
５は、ソース並びに基板が第２の低位側電源ＧＮＤ５２
に、ゲートが出力端子ＯＵＴ５１に、ドレインが節点Ｎ
５１に接続されている。第２の低位側電源ＧＮＤ５２の
レベルは、第１の低位側電源ＧＮＤ５１のレベルよりも
低レベルに設定されている。

【００８０】この論理回路５００は、前記インバータ回
路である論理回路４００において、論理をとるトランジ
スタが２入力に対応してＮチャンネル型トランジスタを
直列に変更したものである。それに従い、入力信号を検
出して各々の論理をとるトランジスタＭＮ５１、ＭＮ５
２の基板電位を選択的に与えるスイッチ・トランジスタ
の接続も論理をとるトランジスタが直列接続の場合に
は、スイッチ・トランジスタもＭＮ５３、ＭＮ５４で示
すように直列接続となる。

【００８１】次に、本実施の形態の論理回路５００の回
路動作について説明する。まず、入力端子ＩＮ５１、Ｉ
Ｎ５２が共に高位側電源ＶＤＤ５１の電源電位とほぼ同
じ電位、すなわちハイレベルである場合について説明す
る。このときは入力端子ＩＮ５１、ＩＮ５２の入力信号
レベルを受けて論理をとるＮチャンネル型ＭＩＳトラン
ジスタＭＮ５１並びにＭＮ５２はそれぞれオン状態とな
り、出力端子ＯＵＴ５１を第１の低位側電源ＧＮＤ５１
に短絡する。これにより、出力端子ＯＵＴ５１の電位
は、第１の低位側電源ＧＮＤ５１の電源電位とほぼ同じ
レベルまで低下する。

【００８２】論理をとるＮチャンネル型ＭＩＳトランジ
スタＭＮ５１並びにＭＮ５２の基板電位に着目すると、
入力端子ＩＮ５１、ＩＮ５２のハイレベル入力をゲート
にそれぞれ受けるＮチャンネル型ＭＩＳトランジスタＭ
Ｎ５３並びにＭＮ５４はオン状態、出力端子ＯＵＴ５１
のローレベルをゲートに受けるＮチャンネル型ＭＩＳト
ランジスタＭＮ５５はオフ状態となる。

【００８３】これらにより、論理をとるＮチャンネル型
トランジスタＭＮ５１並びにＭＮ５２のＶｔの絶対値
は、各々の基板電位が第１の低位側電源ＧＮＤ５１の電
位とほぼ同じとなり、ほぼＶｔ０の絶対値に等しくな
る。これにより、論理をとるＮチャンネル型ＭＩＳトラ
ンジスタＭＮ５１、並びにＭＮ５２は十分に負荷電流を
シンクする事ができる。この状態で系は第一の安定状態
となっている。

【００８４】次に、上記の状態において、入力端子ＩＮ
５１及び５２のうち、入力端子ＩＮ５１の入力電位のみ
が第１の低位側電源ＧＮＤ５１のレベルの近くまで降下
したものとすると、Ｎチャンネル型ＭＩＳトランジスタ
ＭＮ５１はオンからオフへ状態遷移する。Ｎチャンネル
型ＭＩＳトランジスタＭＮ５２は、依然オン状態にある
が、Ｎチャンネル型ＭＩＳトランジスタＭＮ５１がオフ
状態にあるため、電流経路が無くなる。これにより、出
力端子ＯＵＴ５１は第１の低位側電源ＧＮＤ５１への短
絡が無くなり、プルアップ抵抗Ｒ５１によりその出力レ
ベルが高位側電源ＶＤＤ５１の電源電位に持ち上げられ
る。

【００８５】この時Ｎチャンネル型ＭＩＳトランジスタ
ＭＮ５３はオフ状態、Ｎチャンネル型ＭＩＳトランジス
タＭＮ５４はオン状態にあるため、節点Ｎ５１は第１の
低位側電源ＧＮＤ５１へは短絡されない。出力端子ＯＵ
Ｔ５１の出力レベル上昇を受けて、Ｎチャンネル型ＭＩ
ＳトランジスタＭＮ５５はオフ状態からオン状態へと遷
移する。

【００８６】以上により、節点Ｎ５１の電位はＮチャン
ネル型ＭＩＳトランジスタＭＮ５５を通して第２の低位
側電源ＧＮＤ５２に短絡されて、そのレベルが第２の低
位側電源ＧＮＤ５２の電源電位とほぼ等しくなる。節点
Ｎ５１のレベルは、即ちＮチャンネル型ＭＩＳトランジ
スタＭＮ５１並びにＭＮ５２の基板電位であるから、そ
のレベル低下を受けてＮチャンネル型ＭＩＳトランジス
タＭＮ５１並びにＭＮ５２のしきい値Ｖｔの絶対値がＶ
ｔ０の絶対値より大きくなり、結果としてリーク電流を
削減する。これで系は第二の安定状態となる。

【００８７】次に、上記の状態から入力端子ＩＮ５２の
入力レベルも降下して第１の低位側電源ＧＮＤ５１の電
源電位に等しくなるように遷移すると、Ｎチャンネル型
ＭＩＳトランジス夕ＭＮ５２はオン状態からオフ状態へ
と遷移する。このとき既にＮチャンネル型ＭＩＳトラン
ジスタＭＮ５１がオフ状態にあるので、出力端子ＯＵＴ
５１は第１の低位側電源ＧＮＤ５１と短絡される事はな
く、プルアップ抵抗Ｒ５１により、高位側電源ＶＤＤ５
１の電源電位レベルに上昇したままである。

【００８８】このときＮチャンネル型ＭＩＳトランジス
タＭＮ５４もオン状態からオフ状態へと状態遷移する
が、既にＮチャンネル型ＭＩＳトランジスタＭＮ５３が
オフ状態にあるので、節点Ｎ５１は第１の低位側電源Ｇ
ＮＤ５１とは短絡状態にない。出力端子ＯＵＴ５１は依
然第二の安定状態と同じ高位側電源ＶＤＤ５１のレベル
と同じであるから、Ｎチャンネル型ＭＩＳトランジスタ
ＭＮ５５は引き続きオン状態にあり、結果として節点Ｎ
５１の電位は第２の低位側電源ＧＮＤ５２の電源電位と
ほぼ同じレベルとなる。従って、Ｎチャンネル型ＭＩＳ
トランジスタＭＮ５１並びにＭＮ５２のしきい値の絶対
値は、節点Ｎ５１の電位が第１の低位側電源ＧＮＤ５１
の電位より低いレベルにあるから、その基板バイアス効
果によりＶｔ０の絶対値より大きく、リーク電流は小さ
く抑えられる。この状態で系は第３の安定状態となって
いる。

【００８９】次に、入力端子５１及び５２のうち入力端
子ＩＮ５１の入力レベルのみが上昇して高位側電源ＶＤ
Ｄ５１のレベルまで上昇したものとすると、Ｎチャンネ
ル型ＭＩＳトランジスタＭＮ５１はオフ状態からオン状
態へと遷移し、同様にＮチャンネル型ＭＩＳトランジス
タＭＮ５３もオフ状態よりオン状態へと状態遷移する。
しかしながら、Ｎチャンネル型ＭＩＳトランジスタＭＮ
５２並びにＭＮ５４はオフ状態のままであり、出力端子
ＯＵＴ５１は第１の低位側電源ＧＮＤ５１と短絡される
事はなく、プルアップ抵抗Ｒ５１により、高位側電源Ｖ
ＤＤ５１のレベルに引き上げられたままである。

【００９０】従って、Ｎチャンネル型ＭＩＳトランジス
タＭＮ５５はオン状態にあり、節点Ｎ５１の電位は第２
の低位側電源ＧＮＤ５２の電源電位にほぼ等しいレベル
となっている。すなわち、Ｎチャンネル型ＭＩＳトラン
ジスタＭＮ５１並びにＭＮ５２のしきい値の絶対値はＶ
ｔ０の絶対値より大きく、リーク電流は小さく保たれて
いる。この状態で系は第四の安定状態となっている。

【００９１】次に、上記の状態から入力端子ＩＮ５２の
入力信号レベルも高位側電源ＶＤＤ５１のレベルまで上
昇したものとすると、系は前記第一の安定状態に戻る。
以降、入力信号の変化に応じて、系は以上の４つの安定
状態のいずれかの状態に遷移することとなる。

【００９２】このように、この実施の形態では、論理を
とるトランジスタがＣＭＩＳ回路を構成していないトラ
ンジスタＭＮ５１及びＭＮ５２である場合であっても、
トランジスタＭＮ５１及びＭＮ５２が共にオン状態のと
きはそのしきい値Ｖｔの絶対値がＶｔ０の絶対値とほぼ
同じ値に制御して高速な動作を行わせ、また、トランジ
スタＭＮ５１及びＭＮ５２のいずれか一方又は両方がオ
フ状態のときはそのしきい値Ｖｔの絶対値をＶｔ０の絶
対値より大きくなるように制御することで、結果として
リーク電流を小さくでき、消費電力を低減できる。

【００９３】次に、本発明の第６の実施の形態について
説明する。図８は本発明になる論理回路の第６の実施の
形態の回路図を示す。同図において、この実施の形態の
論理回路６００は２入力ＮＯＲ論理回路を構成してお
り、その第１のＮチャンネル型ＭＩＳトランジスタＭＮ
６１は、ソースが第１の低位側電源ＧＮＤ６１に、ゲー
トが入力端子ＩＮ６１に、ドレインが出力端子ＯＵＴ６
１に、基板が節点Ｎ６１に接続されている。第２のＮチ
ャンネル型ＭＩＳトランジスタＭＮ６２は、ソースが第
１の低位側電源ＧＮＤ６１に、ゲートが入力端子ＩＮ６
２に接続され、またドレインが出力端子ＯＵＴ６１に接
続される一方、抵抗Ｒ３を介して高電位側電源ＶＤＤ６
１に接続され、更に基板が節点Ｎ６１に接続されてい
る。

【００９４】また、第３のＮチャンネル型ＭＩＳトラン
ジスタＭＮ６３は、ソース並びに基板が第１の低位側電
源ＧＮＤ６１に、ゲートが入力端子ＩＮ６１に、ドレイ
ンが節点Ｎ６１に接続されている。第４のＮチャンネル
型ＭＩＳトランジスタＭＮ６４は、ソース並びに基板が
第１の低位側電源ＧＮＤ６１に、ゲートが入力端子ＩＮ
６２に、ドレインが節点Ｎ６１に接続されている。第５
のＮチャンネル型ＭＩＳトランジスタＭＮ６５は、ソー
ス並びに基板が第２の低位側電源ＧＮＤ６２に、ゲート
が出力端子ＯＵＴ６１に、ドレインが節点Ｎ６１に接続
されている。第２の低位側電源ＧＮＤ６２のレベルは、
第１の低位側電源ＧＮＤ６１のレベルよりも低レベルに
設定されている。

【００９５】この第６の実施の形態の論理回路６００
は、第４の実施の形態の論理回路４００と比較して、入
力端子が２つであるため、Ｎチャンネル型ＭＩＳトラン
ジスタＭＮ６１とＭＮ６３のペアとＭＮ６２とＭＮ６４
の各々のペアが並列に接続されたものである。

【００９６】次に、本実施の形態の論理回路６００の回
路動作について説明する。まず、入力端子ＩＮ６１、Ｉ
Ｎ６２が共に低位側電源ＧＮＤ６１の電源電位とほぼ同
じ電位、すなわちローレベルである場合について説明す
る。このときは入力端子ＩＮ６１、ＩＮ６２の入力信号
レベルをゲートに受けて論理をとるＮチャンネル型ＭＩ
ＳトランジスタＭＮ６１並びにＭＮ６２はそれぞれオフ
状態となり、出力端子ＯＵＴ６１を抵抗Ｒ３を介して高
電位側電源ＶＤＤ６１に接続する。これにより、出力端
子ＯＵＴ５１の電位は、高位側電源ＶＤＤ６１の電源電
位と同じレベルまで上昇する（すなわち、出力レベルは
ハイレベルとなる）。

【００９７】上記の出力レベルがハイレベルとなること
から、トランジスタＭＮ６５がオン状態になる。また、
このときは入力端子ＩＮ６１、ＩＮ６２の入力信号レベ
ルをゲートに受けるＮチャンネル型ＭＩＳトランジスタ
ＭＮ６３並びにＭＮ６４がそれぞれオフ状態となる。従
って、節点Ｎ６１の電位、すなわち、トランジスタＭＮ
６１並びにＭＮ６２の各基板電位は、第２の低位側電源
ＧＮＤ６２の電位レベルとほぼ等しくなる。これによ
り、ソース電位が第１の低位側電源ＧＮＤ６１の電位レ
ベルであるトランジスタＭＮ６１及びＭＮ６２のしきい
値Ｖｔの絶対値はＶｔ０の絶対値よりも大きくなり、結
果としてリーク電流が抑圧される。この状態で系は安定
する（第一の安定状態）。

【００９８】また、入力端子ＩＮ６１及びＩＮ６２のう
ちの両方又はいずれか一方に、高電位側電源ＶＤＤ６１
の電源電位レベルにほぼ等しいハイレベルの信号が入力
された場合は、トランジスタＭＮ６１〜ＭＮ６４のう
ち、そのハイレベルの入力信号がゲートに印加されるト
ランジスタがオン状態となる。

【００９９】この場合は、論理をとるトランジスタＭＮ
６１及びＭＮ６２のうち、両方又はいずれか一方のトラ
ンジスタがオン状態にあるので、出力端子ＯＵＴ６１の
電位は第１の低位側電源ＧＮＤ６１の電源電位にほぼ等
しいローレベルとなり、その結果、出力レベルを検出し
て第２の低位側電源ＧＮＤ６２の電源電位レベルを、論
理をとるトランジスタＭＮ６１並びにＭＮ６２の各基板
にそれぞれ供給するスイッチトランジスタＭＮ６５はオ
フ状態となる。その結果、論理をとるトランジスタＭＮ
６１並びにＭＮ６２の基板バイアス効果によるＶｔの絶
対値はＶｔ０の絶対値にほぼ等しくなり、負荷電流を十
分に供給できる。この状態で系は安定する。

【０１００】以上説明したように、本発明の論理回路に
おいては、ＭＩＳ・ＦＥＴを用いたスタティックな論理
回路の殆どの論理回路を構成できる。

【０１０１】なお、本発明はこれら論理回路１００、２
００、３００、４００、５００及び６００に限定され
ず、各種論理回路に応用することができることはいうま
でもない。例えば、図６〜図８ではプルアップ抵抗Ｒ１
〜Ｒ３を使用しているが、インピーダンス素子であれば
よく、抵抗に限らない。また、論理回路５００及び６０
０はいずれも２入力１出力の論理回路であるが、３入力
以上の複数入力１出力の構成の論理回路とすることもで
きる。この場合は、出力端子ＯＵＴ５１、ＯＵＴ６１に
ゲートが接続されるトランジスタＭＮ５５、ＭＮ６５以
外のトランジスタは、入力端子数に対応して増加させれ
ばよい。更に、トランジスタの導電型は実施の形態のも
のに限定されるものではない。また、更に、論理をとる
トランジスタは、並列接続と相互に直列接続の混合され
た構成であってもよい。

【０１０２】

【発明の効果】以上説明したように、本発明によれば、
電源端子と出力端子間で論理をとるトランジスタを通し
て電流パスが形成されているときの、論理をとるトラン
ジスタのしきい値電圧の絶対値は、通常値の絶対値にほ
ぼ等しくし、上記の電流パスが形成されていないときの
論理をとるトランジスタのしきい値電圧の絶対値は通常
値よりも大きくすることができるように、論理をとるト
ランジスタの基板電位を制御するようにしたため、従来
のようにスイッチング速度の低下を防止すべくトランジ
スタのしきい値電圧の絶対値を下げても、論理回路の動
作中の不要なリーク電流が増大することがなく、したが
って、消費電力の低減と高速動作とを両立することがで
きる。

【０１０３】このため、本発明を動作周波数の高いデバ
イスに適用したときは、発熱量が低減することから、放
熱装置や冷却装置が不要若しくは簡単となり、全体的な
コストを削減することができる。一方、本発明を電池駆
動による携帯機器に適用したときは、消費電力が低減す
ることから、電池の駆動時間を延ばすことができ、電池
の寿命が従来と同程度でよい場合は、従来よりも電池の
容量を小さくできるので、携帯機器をより小型化でき
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の回路図である。

【図２】本発明の第２の実施の形態の回路図である。

【図３】本発明の第３の実施の形態の回路図である。

【図４】第２の低位側電源を生成する回路の一例を示す
回路図である。

【図５】第２の高位側電源を生成する回路の一例を示す
回路図である。

【図６】本発明の第４の実施の形態の回路図である。

【図７】本発明の第５の実施の形態の回路図である。

【図８】本発明の第６の実施の形態の回路図である。

【符号の説明】

ＩＮ１１、ＩＮ２１、ＩＮ２２、ＩＮ３１、ＩＮ３２、
ＩＮ４１、ＩＮ５１、ＩＮ５２、ＩＮ６１、ＩＮ６２
入力端子 ＯＵＴ１１、ＯＵＴ２１、ＯＵＴ３１、ＯＵＴ４１、Ｏ
ＵＴ５１、ＯＵＴ６１出力端子 ＶＤＤ１１、ＶＤＤ２１、ＶＤＤ３１、ＶＤＤ４１、Ｖ
ＤＤ５１、ＶＤＤ６１第１の高位側電源 ＶＤＤ１２、ＶＤＤ２２、ＶＤＤ３２ 第２の高位側電
源 ＧＮＤ１１、ＧＮＤ２１、ＧＮＤ３１、ＧＮＤ４１、Ｇ
ＮＤ５１、ＧＮＤ６１第１の低位側電源 ＧＮＤ１２．ＧＮＤ２２、ＧＮＤ３２、ＧＮＤ４２、Ｇ
ＮＤ５２、ＧＮＤ６２第２の低位側電源 ＭＮ１１〜ＭＮ２５、ＭＮ４１〜ＭＮ４３、ＭＮ５１〜
ＭＮ５５、ＭＮ６１〜ＭＮ６５ Ｎチャンネル型ＭＩＳ
トランジスタ ＭＰ１１〜ＭＰ２５ Ｐチャンネル型ＭＩＳトランジス
タ １０〜６０ 基板電位制御回路 １００、２００、３００、４００、５００、６００ 論
理回路

Claims (16)

(57)【特許請求の範囲】
1. 【請求項１】 第１の電源端子と出力端子との間に接続
   された一導電型の第１のトランジスタと、 第２の電源端子と前記出力端子との間に接続された逆導
   電型の第２のトランジスタと、 前記第１及び第２のトランジスタの制御端子に入力信号
   を供給する手段と、 前記入力信号及び前記出力端子に現れる信号に応答して
   前記第１のトランジスタの基板電位を制御する第１の基
   板電位制御手段と、 前記入力信号及び前記出力端子に現れる前記信号に応答
   して前記第２のトランジスタの基板電位を制御する第２
   の基板電位制御手段とを有することを特徴とする論理回
   路。
2. 【請求項２】 第１の電源端子と出力端子との間に接続
   された一導電型の第１のトランジスタと、 第２の電源端子と前記出力端子との間に接続された逆導
   電型の第２のトランジスタと、 前記第１及び第２のトランジスタの制御端子に入力信号
   を供給する手段と、 前記入力信号に応答して前記第１のトランジスタが導通
   状態となり前記第２のトランジスタが非導通状態となっ
   ている場合には前記第２のトランジスタの基板に前記第
   ２のトランジスタのソース電位とは異なる電位を供給す
   る第１の基板電位制御手段と、 前記入力信号に応答して前記第１のトランジスタが非導
   通状態となり前記第２のトランジスタが導通状態となっ
   ている場合には前記第１のトランジスタの基板に前記第
   １のトランジスタのソース電位とは異なる電位を供給す
   る第２の基板電位制御手段とを有することを特徴とする
   論理回路。
3. 【請求項３】 前記第１の基板電位制御手段は、前記入
   力信号に応答して前記第１のトランジスタが非導通状態
   となり前記第２のトランジスタが導通状態となっている
   場合には前記第２のトランジスタの基板に前記第２のト
   ランジスタのソース電位と同じ電位を供給し、前記第２
   の基板電位制御手段は、前記入力信号に応答して前記第
   １のトランジスタが導通状態となり前記第２のトランジ
   スタが非導通状態となっている場合には前記第１のトラ
   ンジスタの基板に前記第１のトランジスタのソース電位
   と同じ電位を供給することを特徴とする請求項２記載の
   論理回路。
4. 【請求項４】 第１の電源端子と出力端子との間に接続
   された一導電型の第１のトランジスタと、 第２の電源端子と前記出力端子との間に接続された逆導
   電型の第２のトランジスタと、 前記出力端子の電位が前記第１の電源端子の電位となっ
   ている場合には前記第２のトランジスタの基板に前記第
   ２の電源端子の電位とは異なる電位を供給する第１の基
   板電位制御手段と、 前記出力端子の電位が前記第２の電源端子の電位となっ
   ている場合には前記第１のトランジスタの基板に前記第
   １の電源端子の電位とは異なる電位を供給する第２の基
   板電位制御手段とを有することを特徴とする論理回路。
5. 【請求項５】 前記第１の電源端子の電位とは異なる電
   位とは、前記第１の電源端子の電位よりもしきい値電圧
   分高い電位であり、前記第２の電源端子の電位とは異な
   る電位とは、前記第２の電源端子の電位よりもしきい値
   電圧分低い電位であることを特徴とする請求項４記載の
   論理回路。
6. 【請求項６】 第１の電源端子と出力端子との間に接続
   された一導電型の第１のトランジスタと、 第２の電源端子と前記出力端子との間に接続された逆導
   電型の第２のトランジスタと、 前記第１の電源端子と前記第１のトランジスタの基板と
   の間に接続された前記一導電型の第３のトランジスタ
   と、 前記第２の電源端子と前記第２のトランジスタの基板と
   の間に接続された前記逆導電型の第４のトランジスタ
   と、 前記第１、第２、第３及び第４のトランジスタのゲート
   電極に入力信号を供給する手段と、 第３の電源端子と前記第１のトランジスタの前記基板と
   の間に接続されゲート電極が前記出力端子に接続された
   前記一導電型の第５のトランジスタと、 第４の電源端子と前記第２のトランジスタの前記基板と
   の間に接続されゲート電極が前記出力端子に接続された
   前記逆導電型の第６のトランジスタとを有することを特
   徴とする論理回路。
7. 【請求項７】 前記第３の電源端子の電位は前記第１、
   第２及び第４のいずれの電源端子の電位よりも高く、前
   記第４の電源端子の電位は前記第１、第２及び第３のい
   ずれの電源端子の電位よりも低いことを特徴とする請求
   項６記載の論理回路。
8. 【請求項８】 第１の電源端子と出力端子との間に並列
   に接続された一導電型の第１及び第２のトランジスタ
   と、 第２の電源端子と前記出力端子との間に直列に接続され
   た逆導電型の第３及び第４のトランジスタと、 前記第１の電源端子と前記第１のトランジスタの基板及
   び前記第２のトランジスタの基板の少なくとも一方との
   間に並列に接続された前記一導電型の第５及び第６のト
   ランジスタと、 前記第２の電源端子と前記第３のトランジスタの基板及
   び前記第４のトランジスタの基板の少なくとも一方との
   間に直列に接続された前記逆導電型の第７及び第８のト
   ランジスタと、 前記第１、第３、第５及び第７のトランジスタのゲート
   電極に第１の入力信号を供給する手段と、 前記第２、第４、第６及び第８のトランジスタのゲート
   電極に第２の入力信号を供給する手段と、 第３の電源端子と前記第１のトランジスタの前記基板及
   び前記第２のトランジスタの前記基板の少なくとも一方
   との間に接続されゲート電極が前記出力端子に接続され
   た前記一導電型の第９のトランジスタと、 第４の電源端子と前記第３のトランジスタの前記基板お
   よび前記第４のトランジスタの前記基板の少なくとも一
   方との間に接続されゲート電極が前記出力端子に接続さ
   れた前記逆導電型の第１０のトランジスタとを有するこ
   とを特徴とする論理回路。
9. 【請求項９】 第１の電源端子と出力端子との間に接続
   された一導電型の第１のトランジスタと、 前記第１の電源端子と前記第１のトランジスタの基板と
   の間に接続された前記第１の導電型の第２のトランジス
   タと、 前記第１及び第２のトランジスタのゲートに入力信号を
   それぞれ供給する手段と、 前記第１のトランジスタの基板と第２の電源端子との間
   に接続され、ゲートが前記出力端子に接続された、前記
   一導電型の第３のトランジスタと、 前記第１のトランジスタ及び前記出力端子との接続点と
   第３の電源端子との間に接続されたインピーダンス素子
   とを有することを特徴とする論理回路。
10. 【請求項１０】 前記第１の電源端子の電位は、前記第
    ２の電源端子の電位よりも高く、かつ、前記第３の電源
    端子の電位よりも低いことを特徴とする請求項９記載の
    論理回路。
11. 【請求項１１】 前記第１及び第２のトランジスタのゲ
    ートに入力信号を供給する手段は、前記第１の電源端子
    の電位にほぼ等しい第１の電位と、前記第３の電源端子
    の電位にほぼ等しい第２の電位のいずれか一方の電位の
    入力信号を供給することを特徴とする請求項９又は１０
    記載の論理回路。
12. 【請求項１２】 第１の電源端子と出力端子との間に直
    列に接続された、一導電型のＮ個（ただし、Ｎは２以上
    の整数）の第１のトランジスタと、 前記第１の電源端子とＮ個の前記第１のトランジスタの
    各基板との間に直列に接続された前記一導電型のＮ個の
    第２のトランジスタと、 前記Ｎ個の第１及び第２のトランジスタの各１個ずつを
    一組としたとき、同じ組の該第１及び第２のトランジス
    タのゲートには同一の入力信号を供給し、異なる組の該
    第１及び第２のトランジスタのゲートには異なる入力信
    号を供給する入力手段と、 前記Ｎ個の第１のトランジスタの各基板と第２の電源端
    子との間に接続され、ゲートが前記出力端子に接続され
    た、前記一導電型の単一の第３のトランジスタと、 前記第１のトランジスタ及び前記出力端子との接続点と
    第３の電源端子との間に接続されたインピーダンス素子
    とを有することを特徴とする論理回路。
13. 【請求項１３】 第１の電源端子と出力端子との間に並
    列に接続された、一導電型のＮ個（ただし、Ｎは２以上
    の整数）の第１のトランジスタと、 前記第１の電源端子とＮ個の前記第１のトランジスタの
    各基板との間に並列に接続された前記一導電型のＮ個の
    第２のトランジスタと、 前記Ｎ個の第１及び第２のトランジスタの各１個ずつを
    一組としたとき、同じ組の該第１及び第２のトランジス
    タのゲートには同一の入力信号を供給し、異なる組の該
    第１及び第２のトランジスタのゲートには異なる入力信
    号を供給する入力手段と、 前記Ｎ個の第１のトランジスタの各基板と第２の電源端
    子との間に接続され、ゲートが前記出力端子に接続され
    た、前記一導電型の単一の第３のトランジスタと、 前記第１のトランジスタ及び前記出力端子との接続点と
    第３の電源端子との間に接続されたインピーダンス素子
    とを有することを特徴とする論理回路。
14. 【請求項１４】 前記第１の電源端子の電位は、前記第
    ２の電源端子の電位よりも高く、かつ、前記第３の電源
    端子の電位よりも低いことを特徴とする請求項１２又は
    １３記載の論理回路。
15. 【請求項１５】 前記第１及び第２のトランジスタのゲ
    ートに入力信号を供給する入力手段は、前記第１の電源
    端子の電位にほぼ等しい第１の電位と、前記第３の電源
    端子の電位にほぼ等しい第２の電位のいずれか一方の電
    位の入力信号を、Ｎ個の入力端子を介して並列に供給す
    ることを特徴とする請求項１２又は１３記載の論理回
    路。
16. 【請求項１６】 第１の電源端子と出力端子との間に、
    ソース並びにドレインがそれぞれ並列又はそれぞれ相互
    に直列接続され、又は並列接続と相互に直列接続の混合
    された構成の、同一導電型の論理をとる複数のトランジ
    スタと、 第２の電源端子と前記出力端子との間に接続されてお
    り、前記論理をとる複数のトランジスタのゲートへの入
    力信号により、前記出力端子と前記第１の電源端子との
    間に前記論理をとる複数のトランジスタを通して電流パ
    スが形成されるときは、該論理をとる複数のトランジス
    タの各基板電位を、そのしきい値電圧の絶対値がソース
    電位とほぼ等しくなるように制御し、該前記出力端子と
    前記第１の電源端子との間に電流パスが形成されていな
    いときは、該論理をとる複数のトランジスタの各基板電
    位を、そのしきい値電圧の絶対値がソース電位と基板電
    位が等しいときよりも大きくなるように制御するスイッ
    チ回路と、 前記論理をとる複数のトランジスタ及び前記出力端子と
    の接続点と第３の電源端子との間に接続されたインピー
    ダンス素子とを有することを特徴とする論理回路。