JP2551845B2 - 排他的論理和回路 - Google Patents
排他的論理和回路Info
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- JP2551845B2 JP2551845B2 JP1127247A JP12724789A JP2551845B2 JP 2551845 B2 JP2551845 B2 JP 2551845B2 JP 1127247 A JP1127247 A JP 1127247A JP 12724789 A JP12724789 A JP 12724789A JP 2551845 B2 JP2551845 B2 JP 2551845B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、排他的論理和回路に関する。
（従来の技術） 最近の半導体集積回路装置は、高集積回路化において
目覚ましい発展を見せているが、その発展は構成する基
本回路の高集積化、高密度化に負うところが極めて大き
い。
目覚ましい発展を見せているが、その発展は構成する基
本回路の高集積化、高密度化に負うところが極めて大き
い。
従来の論理回路は、論理和の否定回路と論理積の出力
を入力とする論理和の否定回路との組み合わせを用いる
のが一般的である。
を入力とする論理和の否定回路との組み合わせを用いる
のが一般的である。
第６図は、従来の論理回路の一つの排他的論理和回路
（以下、EXOR回路と略す）を示し、CMOSトランジスタに
より各基本回路を組み合わせて構成されている。第６図
において、A,Bはそれぞれ入力信号、Ｃは出力信号であ
り、Qp01ないしQp05はＰチャンネル型MOSトランジスタ
（以下、PMOSTと略す）である。Qn01ないしQn05はＮチ
ャンネル型MOSトランジスタ（以下、NMOSTと略す）であ
る。これらの回路を論理式で示すと、それぞれ次のよう
になる。
（以下、EXOR回路と略す）を示し、CMOSトランジスタに
より各基本回路を組み合わせて構成されている。第６図
において、A,Bはそれぞれ入力信号、Ｃは出力信号であ
り、Qp01ないしQp05はＰチャンネル型MOSトランジスタ
（以下、PMOSTと略す）である。Qn01ないしQn05はＮチ
ャンネル型MOSトランジスタ（以下、NMOSTと略す）であ
る。これらの回路を論理式で示すと、それぞれ次のよう
になる。
A.EXOR.B＝（A.NOR.B）.NOR.（A.AND.B） と示すことができる。
（発明が解決しようとする課題） 前記従来のように、NOR基本回路、ANDとNORの２つの
基本回路を組み合わせてEXOR回路を構成しているため、
NOR基本回路がPMOST,NMOSTをそれぞれ２個ずつ、ANDとN
ORの組み合わせ基本回路がPMOST,NMOSTをそれぞれ３個
ずつ必要で、EXOR回路を構成するためにPMOST,NMOSTを
それぞれ５個ずつ計10個必要とするので、そのためチッ
プ面積もそれだけ広く必要となって、半導体集積回路装
置の高密度化にとって不利な構成であった。
基本回路を組み合わせてEXOR回路を構成しているため、
NOR基本回路がPMOST,NMOSTをそれぞれ２個ずつ、ANDとN
ORの組み合わせ基本回路がPMOST,NMOSTをそれぞれ３個
ずつ必要で、EXOR回路を構成するためにPMOST,NMOSTを
それぞれ５個ずつ計10個必要とするので、そのためチッ
プ面積もそれだけ広く必要となって、半導体集積回路装
置の高密度化にとって不利な構成であった。
本発明は、上記の従来の課題を解決するものであり、
PMOST,NMOST数を減らした、EXOR回路を提供することを
目的とするものである。
PMOST,NMOST数を減らした、EXOR回路を提供することを
目的とするものである。
（課題を解決するための手段） 本発明は上記目的を達成するために、第１のＰチャン
ネル型MOSトランジスタ（以下、第１のPMOSTのように略
記する、以下同様）のドレインと第１のＮチャンネル型
MOSトランジスタ（以下、第１のNMOSTのように略記す
る、以下同様）のドレインとが接続され、第２のPMOST
のドレインと第３のPMOSTのドレインと第２のNMOSTのド
レインと第４のNMOSTのソースが接続され、第２のNMOST
のソースと第３のNMOSTのドレインが接続され、第１のN
MOSTのドレインと第４のNMOSTのゲートが接続され、第
１の入力信号が、第１のPMOSTのゲートと第１のNMOSTの
ゲートと第２のPMOSTのゲートと第２のNMOSTをゲートと
第３のPMOSTのソースと第４のNMOSTのドレインに印加さ
れ、第２の入力信号が第３のPMOSTのゲートと第３のNMO
STのゲートと第２のPMOSTのソースに印加され、第２のN
MOSTのドレイン側から出力信号を取り出す。
ネル型MOSトランジスタ（以下、第１のPMOSTのように略
記する、以下同様）のドレインと第１のＮチャンネル型
MOSトランジスタ（以下、第１のNMOSTのように略記す
る、以下同様）のドレインとが接続され、第２のPMOST
のドレインと第３のPMOSTのドレインと第２のNMOSTのド
レインと第４のNMOSTのソースが接続され、第２のNMOST
のソースと第３のNMOSTのドレインが接続され、第１のN
MOSTのドレインと第４のNMOSTのゲートが接続され、第
１の入力信号が、第１のPMOSTのゲートと第１のNMOSTの
ゲートと第２のPMOSTのゲートと第２のNMOSTをゲートと
第３のPMOSTのソースと第４のNMOSTのドレインに印加さ
れ、第２の入力信号が第３のPMOSTのゲートと第３のNMO
STのゲートと第２のPMOSTのソースに印加され、第２のN
MOSTのドレイン側から出力信号を取り出す。
（作 用） 本発明によれば、上記（１）の場合はPMOSTが３個,NM
OSTが４個の合計７個のトランジスタでEXOR回路を構成
することができる。
OSTが４個の合計７個のトランジスタでEXOR回路を構成
することができる。
（実施例） 第１図は本発明の一実施例におけるEXOR回路を示すも
のである。図においてA,Bは入力信号、ＣはEXOR回路の
出力信号、Qp21〜Qp23はPMOST,Qn21〜Qn24はNMOSTであ
る。
のである。図においてA,Bは入力信号、ＣはEXOR回路の
出力信号、Qp21〜Qp23はPMOST,Qn21〜Qn24はNMOSTであ
る。
次に動作について説明する。第１図において、入力信
号A,BがともにＬレベルの時、NMOSTQn21がオフ、PMOSTQ
p21がオン、NMOSTQn24がオン、NMOSTQn22,Qn23がオフ、
PMOSTQp22,Qp23がオンとなり、出力信号ＣはＬレベルに
なる。また、入力信号ＡがＬレベル、入力信号ＢがＨレ
ベルの時、NMOSTQn21がオフ、PMOSTQp21がオン、NMOSTQ
n24がオン、NMOSTQn22がオフ、NMOSTQn23がオン、PMOST
Qp22がオン、PMOSTQp23がオフとなり、出力信号ＣはＨ
レベルになる。また、入力信号ＡがＨレベル、入力信号
ＢがＬレベルの時、NMOSTQn21がオン、PMOSTQp21がオ
フ、NMOSTQn24がオフ、NMOSTQn22がオン、NMOSTQn23が
オフ、PMOSTQp22がオフ、PMOSTQp23がオンとなり、出力
信号ＣはＨレベルとなる。また、入力信号A,Bがともに
Ｈレベルの時、NMOSTQn21がオフ、PMOSTQp21がオン、NM
OSTQn24がオン、NMOSTQn22,Qn23がオン、PMOSTQp22,Qp2
3がオフとなり、出力信号ＣはＬレベルになる。
号A,BがともにＬレベルの時、NMOSTQn21がオフ、PMOSTQ
p21がオン、NMOSTQn24がオン、NMOSTQn22,Qn23がオフ、
PMOSTQp22,Qp23がオンとなり、出力信号ＣはＬレベルに
なる。また、入力信号ＡがＬレベル、入力信号ＢがＨレ
ベルの時、NMOSTQn21がオフ、PMOSTQp21がオン、NMOSTQ
n24がオン、NMOSTQn22がオフ、NMOSTQn23がオン、PMOST
Qp22がオン、PMOSTQp23がオフとなり、出力信号ＣはＨ
レベルになる。また、入力信号ＡがＨレベル、入力信号
ＢがＬレベルの時、NMOSTQn21がオン、PMOSTQp21がオ
フ、NMOSTQn24がオフ、NMOSTQn22がオン、NMOSTQn23が
オフ、PMOSTQp22がオフ、PMOSTQp23がオンとなり、出力
信号ＣはＨレベルとなる。また、入力信号A,Bがともに
Ｈレベルの時、NMOSTQn21がオフ、PMOSTQp21がオン、NM
OSTQn24がオン、NMOSTQn22,Qn23がオン、PMOSTQp22,Qp2
3がオフとなり、出力信号ＣはＬレベルになる。
本実施例の特徴はインバータを構成するPMOSTQp21とN
MOSTQn21およびインバータの出力からの信号をゲートに
受け入れるNMOSTQn24を設けたところにある。なお、イ
ンバータを構成するPMOSTQp21,NMOSTQn21と、NMOSTQn24
が存在しない回路構成としてはたとえば特開昭49−1895
7号公報の第２図〜第４図に示唆されておりその基本回
路構成を第５図に示す。
MOSTQn21およびインバータの出力からの信号をゲートに
受け入れるNMOSTQn24を設けたところにある。なお、イ
ンバータを構成するPMOSTQp21,NMOSTQn21と、NMOSTQn24
が存在しない回路構成としてはたとえば特開昭49−1895
7号公報の第２図〜第４図に示唆されておりその基本回
路構成を第５図に示す。
第２図〜第４図はそれぞれ第５図に示した回路を基本
として排他的論理和回路を構成した実施例を示す。
として排他的論理和回路を構成した実施例を示す。
まず第２図において、入力信号A,BがともにＬレベル
の時、NMOSTQn32,Qn31がオフ、PMOSTQp32,Qp31がオン、
NMOSTQn33がオン、PMOSTQp33がオフとなり、出力信号Ｃ
はＬレベルになる。また、入力信号ＡがＬレベル、入力
信号ＢがＨレベル時、NMOSTQn32がオン、NMOSTQn31がオ
フ、PMOSTQp32がオフ、PMOSTQp31がオン、NMOSTQn33が
オフ、PMOSTQp33がオンとなり、出力信号ＣはＨレベル
になる。また、入力信号ＡがＨレベル、入力信号ＢがＬ
レベルの時、NMOSTQn32がオフ、NMOSTQn31がオン、PMOS
TQp32がオン、PMOSTQp31がオフ、NMOSQn33がオフ、PMOS
TQp33がオンとなり、出力信号ＣはＨレベルとなる。ま
た、入力信号A,BがともにＨレベルの時、NMOSTQn32,31
がオン、PMOSTQp32,Qp31がオフ、NMOSTQn33がオン、PMO
STQp33がオフとなり、出力信号ＣはＬレベルになる。
の時、NMOSTQn32,Qn31がオフ、PMOSTQp32,Qp31がオン、
NMOSTQn33がオン、PMOSTQp33がオフとなり、出力信号Ｃ
はＬレベルになる。また、入力信号ＡがＬレベル、入力
信号ＢがＨレベル時、NMOSTQn32がオン、NMOSTQn31がオ
フ、PMOSTQp32がオフ、PMOSTQp31がオン、NMOSTQn33が
オフ、PMOSTQp33がオンとなり、出力信号ＣはＨレベル
になる。また、入力信号ＡがＨレベル、入力信号ＢがＬ
レベルの時、NMOSTQn32がオフ、NMOSTQn31がオン、PMOS
TQp32がオン、PMOSTQp31がオフ、NMOSQn33がオフ、PMOS
TQp33がオンとなり、出力信号ＣはＨレベルとなる。ま
た、入力信号A,BがともにＨレベルの時、NMOSTQn32,31
がオン、PMOSTQp32,Qp31がオフ、NMOSTQn33がオン、PMO
STQp33がオフとなり、出力信号ＣはＬレベルになる。
この構成においては、PMOSTQp33とNMOSTQn33から構成
されたインバータを設けたので、ＡおよびＢの両方の入
力がＨレベル時、出力信号Ｃを0Vに近いＬレベルまで引
き込むことができる。
されたインバータを設けたので、ＡおよびＢの両方の入
力がＨレベル時、出力信号Ｃを0Vに近いＬレベルまで引
き込むことができる。
次に第３図において、入力信号A,BがともにＬレベル
時、NMOSTQn41がオフ、PMOSTQp41がオン、NMOSTQn43が
オン、NMOSTQn42がオフ、PMOSTQp43がオフ、PMOSTQp42
がオンとなり、出力信号ＣはＬレベルになる。また、入
力信号ＡがＬレベル、入力信号ＢがＨレベルの時、NMOS
TQn41がオン、PMOSTQp41がオン、NMOSTQn42,Qn43がオ
ン、PMOSTQp42,Qp43がオフとなり、出力信号ＣはＨレベ
ルになる。また、入力信号ＡがＨレベル、入力信号Ｂが
Ｌレベルの時、NMOSTQn41がオン、PMOSTQp41がオフ、NM
OSTQn42,Qp43がオフ、PMOSTQp42,Qp43がオンとなり、出
力信号ＣはＨレベルとなる。入力信号A,BがともにＨレ
ベルの時、NMOSTQn41がオン、PMOSTQp41がオフ、NMOSTQ
n42がオン、NMOSTQn43がオフ、PMOSTQp43がオン、PMOST
Qp42がオフとなり、出力信号ＣはＬレベルになる。
時、NMOSTQn41がオフ、PMOSTQp41がオン、NMOSTQn43が
オン、NMOSTQn42がオフ、PMOSTQp43がオフ、PMOSTQp42
がオンとなり、出力信号ＣはＬレベルになる。また、入
力信号ＡがＬレベル、入力信号ＢがＨレベルの時、NMOS
TQn41がオン、PMOSTQp41がオン、NMOSTQn42,Qn43がオ
ン、PMOSTQp42,Qp43がオフとなり、出力信号ＣはＨレベ
ルになる。また、入力信号ＡがＨレベル、入力信号Ｂが
Ｌレベルの時、NMOSTQn41がオン、PMOSTQp41がオフ、NM
OSTQn42,Qp43がオフ、PMOSTQp42,Qp43がオンとなり、出
力信号ＣはＨレベルとなる。入力信号A,BがともにＨレ
ベルの時、NMOSTQn41がオン、PMOSTQp41がオフ、NMOSTQ
n42がオン、NMOSTQn43がオフ、PMOSTQp43がオン、PMOST
Qp42がオフとなり、出力信号ＣはＬレベルになる。
本実施例では、入力信号ＡがＬレベル、入力信号Ｂが
Ｈレベルの時、出力信号ＣのＨレベルがPMOSTQp42また
はQp43のゲート電圧からしきい値電圧（約0.7V）だけ低
くなるという不都合が存在するが、その他の組み合わせ
においては特に問題にはならない。
Ｈレベルの時、出力信号ＣのＨレベルがPMOSTQp42また
はQp43のゲート電圧からしきい値電圧（約0.7V）だけ低
くなるという不都合が存在するが、その他の組み合わせ
においては特に問題にはならない。
次に第４図において、入力信号A,BがともにＬレベル
の時、NMOSTQn51がオフ、PMOSTQp51がオン、NMOSTQn52
がオン、NMOSTQn53がオフ、PMOSTQp52がオフ、PMOSTQp5
3がオン、NMOSTQn54がオン、PMOSTQp54がオフとなり、
出力信号ＣはＬレベルになる。また、入力信号ＡがＬレ
ベル、入力信号ＢがＨレベルの時、NMOSTQn51がオフ、P
MOSTQp51がオン、NMOSTQn52,Qn53がオン、PMOSTQp52,Qp
53がオフ、NMOSTQn54がオン、PMOSTQp54がオフとなり、
出力信号ＣはＨレベルになる。また、入力信号ＡがＨレ
ベル、入力信号ＢがＬレベルの時、NMOSTQn51がオン、P
MOSTQp51がオフ、NMOSTQn52,Qn53がオフ、PMOSTQp52,Qp
53がオン、NMOSTQn54がオン、PMOSTQp54がオフとなり、
出力信号ＣはＨレベルとなる。また、入力信号A,Bがと
もにＨレベルの時、NMOSTQn51がオン、PMOSTQp51がオ
フ、NMOSTQn52がオン、NMOSTQn53がオン、PMOSTQp52が
オン、PMOSTQp53がオフ、NMOSTQn54がオン、PMOSTQp54
がオフとなり、出力信号ＣはＬレベルになる。
の時、NMOSTQn51がオフ、PMOSTQp51がオン、NMOSTQn52
がオン、NMOSTQn53がオフ、PMOSTQp52がオフ、PMOSTQp5
3がオン、NMOSTQn54がオン、PMOSTQp54がオフとなり、
出力信号ＣはＬレベルになる。また、入力信号ＡがＬレ
ベル、入力信号ＢがＨレベルの時、NMOSTQn51がオフ、P
MOSTQp51がオン、NMOSTQn52,Qn53がオン、PMOSTQp52,Qp
53がオフ、NMOSTQn54がオン、PMOSTQp54がオフとなり、
出力信号ＣはＨレベルになる。また、入力信号ＡがＨレ
ベル、入力信号ＢがＬレベルの時、NMOSTQn51がオン、P
MOSTQp51がオフ、NMOSTQn52,Qn53がオフ、PMOSTQp52,Qp
53がオン、NMOSTQn54がオン、PMOSTQp54がオフとなり、
出力信号ＣはＨレベルとなる。また、入力信号A,Bがと
もにＨレベルの時、NMOSTQn51がオン、PMOSTQp51がオ
フ、NMOSTQn52がオン、NMOSTQn53がオン、PMOSTQp52が
オン、PMOSTQp53がオフ、NMOSTQn54がオン、PMOSTQp54
がオフとなり、出力信号ＣはＬレベルになる。
本実施例は、第５図に示したEXOR回路の改良をはかっ
たものである。すなわち、第５図において、入力信号Ａ
およびＢがともにＬレベルの時、出力信号ＣはQp11また
はQp12のゲート電圧よりもしきい値電圧分（約0.7V）だ
け高くなるので、十分に低いＬレベル（0V）にならない
という不都合が生じる。そこで、本発明では、Qp54およ
びQn54からなるインバータ回路を介在させて波形整形を
行い、そのレベルがほぼ0Vになるようにしている。
たものである。すなわち、第５図において、入力信号Ａ
およびＢがともにＬレベルの時、出力信号ＣはQp11また
はQp12のゲート電圧よりもしきい値電圧分（約0.7V）だ
け高くなるので、十分に低いＬレベル（0V）にならない
という不都合が生じる。そこで、本発明では、Qp54およ
びQn54からなるインバータ回路を介在させて波形整形を
行い、そのレベルがほぼ0Vになるようにしている。
（発明の効果） 本発明の上記各実施例から明らかなように、EXOR回路
は少ないMOSトランジスタ数で構成できるので高集積
化、高密度化が可能であるとともに、十分に高いＨレベ
ルまたは十分に低いＬレベルに設定するとができるので
動作の安定性が図れる。
は少ないMOSトランジスタ数で構成できるので高集積
化、高密度化が可能であるとともに、十分に高いＨレベ
ルまたは十分に低いＬレベルに設定するとができるので
動作の安定性が図れる。
第１図は、本発明の実施例における排他的論理和回路を
示す回路図、第２図〜第４図は排他的論理和回路の例を
示す図、第５図および第６図は従来の排他的論理和回路
を示す図である。 Ａ……第１の入力信号、Ｂ……第２の入力信号、Ｃ……
（論理）出力信号、 Qp01〜Qp54……Ｐチャンネル型MOSトランジスタ（PMOS
T）、 Qp01〜Qn54……Ｎチャンネル型MOSトランジスタ（NMOS
T）。
示す回路図、第２図〜第４図は排他的論理和回路の例を
示す図、第５図および第６図は従来の排他的論理和回路
を示す図である。 Ａ……第１の入力信号、Ｂ……第２の入力信号、Ｃ……
（論理）出力信号、 Qp01〜Qp54……Ｐチャンネル型MOSトランジスタ（PMOS
T）、 Qp01〜Qn54……Ｎチャンネル型MOSトランジスタ（NMOS
T）。
Claims (1)
- 【請求項１】第１のＰチャンネル型MOSトランジスタ
（以下、第１のPMOSTのように略記する、以下同様）の
ドレインと第１のＮチャンネル型MOSトランジスタ（以
下、第１のNMOSTのように略記する、以下同様）のドレ
インが接続され、第２のPMOSTのドレインと第３のPMOST
のドレインと第２のNMOSTのドレインと第４のNMOSTのソ
ースが接続され、第２のNMOSTのソースと第３のNMOSTの
ドレインが接続され、第１のNMOSTのドレインと第４のN
MOSTのゲートが接続され、第１の入力信号が、第１のPM
OSTのゲートと第１のNMOSTのゲートと第２のPMOSTのゲ
ートと第２のNMOSTのゲートと第３のPMOSTのソースと第
４のNMOSTのドレインに印加され、第２の入力信号が第
３のPMOSTのゲートと第３のNMOSTのゲートと第２のPMOS
Tのソースに印加され、第２のNMOSTのドレイン側から出
力信号を取り出すことを特徴とする排他的論理和回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127247A JP2551845B2 (ja) | 1989-05-20 | 1989-05-20 | 排他的論理和回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127247A JP2551845B2 (ja) | 1989-05-20 | 1989-05-20 | 排他的論理和回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02306718A JPH02306718A (ja) | 1990-12-20 |
| JP2551845B2 true JP2551845B2 (ja) | 1996-11-06 |
Family
ID=14955337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1127247A Expired - Lifetime JP2551845B2 (ja) | 1989-05-20 | 1989-05-20 | 排他的論理和回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551845B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8653857B2 (en) * | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
-
1989
- 1989-05-20 JP JP1127247A patent/JP2551845B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02306718A (ja) | 1990-12-20 |
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