JP2927016B2 - 入力信号バッファ装置 - Google Patents
入力信号バッファ装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、高速入力信号バッファ
装置に関する。
装置に関する。
【０００２】
【従来の技術】最近、半導体装置の利用が高まり、これ
らの半導体装置の使用にあたり、高速で動作しかつ入力
スイッチングの不感帯の小さな入力信号バッファ回路が
要求されている。図４（Ａ）は、従来の入力信号バッフ
ァ回路の第１の例の回路図、図４（Ｂ）は、従来の入力
信号バッファ回路の第２の例の回路図、図５（Ａ）は、
図４（Ａ）の回路の信号波形図、図５（Ｂ）は、図４
（Ｂ）の回路の信号波形図である。Ｉは入力信号、Ｏは
出力信号、ＶCCは電源電圧、ＶSSは接地電圧、ＩＮＶは
否定回路、Ｑp41ないしＱp45はＰチャネル型ＭＯＳトラ
ンジスタ、Ｑn41ないしＱn45はＮチャネル型ＭＯＳトラ
ンジスタ、Ｎ41ないしＮ42はノード名である。まず、第
１の例について図４（Ａ）の回路図，図５（Ａ）の信号
波形図を参照しながら説明する。この回路は否定回路を
２段接続したもので、入力信号Ｉが、論理電圧“Ｈ”か
ら論理電圧“Ｌ”となると、ノードＮ41は論理電圧
“Ｌ”から論理電圧“Ｈ”となり、出力信号Ｏは論理電
圧“Ｈ”から論理電圧“Ｌ”となる。逆に、入力信号Ｉ
が、論理電圧“Ｌ”から論理電圧“Ｈ”となると、ノー
ドＮ41は論理電圧“Ｈ”から論理電圧“Ｌ”となり、出
力信号Ｏは論理電圧“Ｌ”から論理電圧“Ｈ”となる。
この回路の入力スイッチング電圧は初段のＰチャネル型
ＭＯＳトランジスタＱp41とＮチャネル型ＭＯＳトラン
ジスタＱn41のトランジスタサイズで決まる。次に、第
２の例について図４（Ｂ）の回路図，図５（Ｂ）の信号
波形図を参照しながら説明する。この回路はヒステリシ
ス特性をもつ回路で入力信号Ｉが、論理電圧“Ｈ”から
論理電圧“Ｌ”となるとき、当初Ｐチャネル型ＭＯＳト
ランジスタのＱp45はオフ、Ｎチャネル型ＭＯＳトラン
ジスタＱn45はオン状態であるためノードＮ42は論理電
圧“Ｌ”から論理電圧“Ｈ”となりにくく、出力信号Ｏ
は論理電圧“Ｈ”から論理電圧“Ｌ”となるのも遅れ
る。逆に、入力信号Ｉが、論理電圧“Ｌ”から論理電圧
“Ｈ”となるとき、Ｐチャネル型ＭＯＳトランジスタＱ
p45はオン、Ｎチャネル型ＭＯＳトランジスタＱn45はオ
フ状態であるためノードＮ42は論理電圧“Ｈ”から論理
電圧“Ｌ”となりにくく、出力信号Ｏは論理電圧“Ｌ”
から論理電圧“Ｈ”となるのも遅れる。この回路の入力
スイッチング電圧はＰチャネル型ＭＯＳトランジスタＱ
p43ないしＱp45とＮチャネル型ＭＯＳトランジスタＱn4
3ないしＱn45のトランジスタサイズで決まる。このよう
に、第１および第２の例の入力信号バッファ回路とも
に、入力スイッチングを速くしようとするとトランジス
タサイズを大きくしなければならず、消費電力も大きく
なる。また、１つの入力スイッチング回路で入力スイッ
チングレベルを決めているため入力スイッチングの不感
帯の大きな入力信号バッファ回路である。特に、第２の
例では、入力信号の反射などに対する耐ノイズ性はある
が入力スイッチングの不感帯はさらに大きい入力信号バ
ッファ回路である。
らの半導体装置の使用にあたり、高速で動作しかつ入力
スイッチングの不感帯の小さな入力信号バッファ回路が
要求されている。図４（Ａ）は、従来の入力信号バッフ
ァ回路の第１の例の回路図、図４（Ｂ）は、従来の入力
信号バッファ回路の第２の例の回路図、図５（Ａ）は、
図４（Ａ）の回路の信号波形図、図５（Ｂ）は、図４
（Ｂ）の回路の信号波形図である。Ｉは入力信号、Ｏは
出力信号、ＶCCは電源電圧、ＶSSは接地電圧、ＩＮＶは
否定回路、Ｑp41ないしＱp45はＰチャネル型ＭＯＳトラ
ンジスタ、Ｑn41ないしＱn45はＮチャネル型ＭＯＳトラ
ンジスタ、Ｎ41ないしＮ42はノード名である。まず、第
１の例について図４（Ａ）の回路図，図５（Ａ）の信号
波形図を参照しながら説明する。この回路は否定回路を
２段接続したもので、入力信号Ｉが、論理電圧“Ｈ”か
ら論理電圧“Ｌ”となると、ノードＮ41は論理電圧
“Ｌ”から論理電圧“Ｈ”となり、出力信号Ｏは論理電
圧“Ｈ”から論理電圧“Ｌ”となる。逆に、入力信号Ｉ
が、論理電圧“Ｌ”から論理電圧“Ｈ”となると、ノー
ドＮ41は論理電圧“Ｈ”から論理電圧“Ｌ”となり、出
力信号Ｏは論理電圧“Ｌ”から論理電圧“Ｈ”となる。
この回路の入力スイッチング電圧は初段のＰチャネル型
ＭＯＳトランジスタＱp41とＮチャネル型ＭＯＳトラン
ジスタＱn41のトランジスタサイズで決まる。次に、第
２の例について図４（Ｂ）の回路図，図５（Ｂ）の信号
波形図を参照しながら説明する。この回路はヒステリシ
ス特性をもつ回路で入力信号Ｉが、論理電圧“Ｈ”から
論理電圧“Ｌ”となるとき、当初Ｐチャネル型ＭＯＳト
ランジスタのＱp45はオフ、Ｎチャネル型ＭＯＳトラン
ジスタＱn45はオン状態であるためノードＮ42は論理電
圧“Ｌ”から論理電圧“Ｈ”となりにくく、出力信号Ｏ
は論理電圧“Ｈ”から論理電圧“Ｌ”となるのも遅れ
る。逆に、入力信号Ｉが、論理電圧“Ｌ”から論理電圧
“Ｈ”となるとき、Ｐチャネル型ＭＯＳトランジスタＱ
p45はオン、Ｎチャネル型ＭＯＳトランジスタＱn45はオ
フ状態であるためノードＮ42は論理電圧“Ｈ”から論理
電圧“Ｌ”となりにくく、出力信号Ｏは論理電圧“Ｌ”
から論理電圧“Ｈ”となるのも遅れる。この回路の入力
スイッチング電圧はＰチャネル型ＭＯＳトランジスタＱ
p43ないしＱp45とＮチャネル型ＭＯＳトランジスタＱn4
3ないしＱn45のトランジスタサイズで決まる。このよう
に、第１および第２の例の入力信号バッファ回路とも
に、入力スイッチングを速くしようとするとトランジス
タサイズを大きくしなければならず、消費電力も大きく
なる。また、１つの入力スイッチング回路で入力スイッ
チングレベルを決めているため入力スイッチングの不感
帯の大きな入力信号バッファ回路である。特に、第２の
例では、入力信号の反射などに対する耐ノイズ性はある
が入力スイッチングの不感帯はさらに大きい入力信号バ
ッファ回路である。
【０００３】
【発明が解決しようとする課題】このような従来の入力
信号バッファ回路では、高速にスイッチングしようとす
ると消費電力が大きく、また、入力スイッチングの不感
帯が大きいという課題があった。
信号バッファ回路では、高速にスイッチングしようとす
ると消費電力が大きく、また、入力スイッチングの不感
帯が大きいという課題があった。
【０００４】本発明は上記課題を解決するもので、高速
で入力スイッチングの不感帯の小さい入力信号バッファ
装置を提供することを目的としている。
で入力スイッチングの不感帯の小さい入力信号バッファ
装置を提供することを目的としている。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成
するために、高い入力スイッチング電圧をもち逆相の第
１の内部信号を出力する第１の入力スイッチング回路
と、低い入力スイッチング電圧をもち逆相の第２の内部
信号を出力する第２の入力スイッチング回路と、前記第
１の内部信号と前記第２の内部信号の逆相信号を内部入
力信号とするラッチ回路と、前記ラッチ回路から出力さ
れるところの第３の内部信号と前記第３の内部信号とは
逆相の第４の内部信号とによって第１の内部信号と前記
第２の内部信号との論理和の否定または論理積の否定を
出力信号として切り換える回路とを備えてなるものであ
る。
するために、高い入力スイッチング電圧をもち逆相の第
１の内部信号を出力する第１の入力スイッチング回路
と、低い入力スイッチング電圧をもち逆相の第２の内部
信号を出力する第２の入力スイッチング回路と、前記第
１の内部信号と前記第２の内部信号の逆相信号を内部入
力信号とするラッチ回路と、前記ラッチ回路から出力さ
れるところの第３の内部信号と前記第３の内部信号とは
逆相の第４の内部信号とによって第１の内部信号と前記
第２の内部信号との論理和の否定または論理積の否定を
出力信号として切り換える回路とを備えてなるものであ
る。
【０００６】
【作用】本発明は上記した構成により、２つの入力スイ
ッチング回路をもちこれらの論理演算回路を配してある
ので、高速で入力スイッチングの不感帯の小さい入力信
号バッファ装置となる。
ッチング回路をもちこれらの論理演算回路を配してある
ので、高速で入力スイッチングの不感帯の小さい入力信
号バッファ装置となる。
【０００７】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【０００８】図１は、本発明の一実施例の入力信号バッ
ファ装置の回路図、図２（Ａ），（Ｂ）は、図１の入力
スイッチング回路Ａおよび入力スイッチング回路Ｂの実
施例、図３は、図１の回路の信号波形図である。Ｉは入
力信号、Ｏは出力信号、１は入力スイッチング回路Ａ、
２は入力スイッチング回路Ｂ、ＶCCは電源電圧、ＶSSは
接地電圧、３は否定回路（ＩＮＶ）、４，５は否定論理
積回路（ＮＡＮＤ）、Ｑp11〜Ｑp16，Ｑp21、ならびに
Ｑp23〜Ｑp25はＰチャネル型ＭＯＳトランジスタ、Ｑn1
1〜Ｑn16，Ｑn21、ならびにＱn23〜Ｑn25はＮチャネル
型ＭＯＳトランジスタ、Ｎ11〜Ｎ15，Ｎ21、そしてＮ22
はノード名、Ｐ1ないしＰ3は期間、ｔ1ないしｔ12は時
刻である。回路動作について、図１，図２（Ａ），
（Ｂ）の回路図、図３の信号波形図を参照しながら説明
する。まず、図１の入力スイッチング回路Ａおよび入力
スイッチング回路Ｂの第１の実施例の図２（Ａ）につい
て説明すると、この回路は単なる否定回路で、入力信号
Ｉが、論理電圧“Ｈ”から論理電圧“Ｌ”となると、ノ
ードＮ21は論理電圧“Ｌ”から論理電圧“Ｈ”となり、
逆に入力信号Ｉが、論理電圧“Ｌ”から論理電圧“Ｈ”
となると、ノードＮ21は論理電圧“Ｈ”から論理電圧
“Ｌ”となる。この回路の入力スイッチング電圧は初段
のＰチャネル型ＭＯＳトランジスタＱp21とＮチャネル
型ＭＯＳトランジスタＱn21のトランジスタサイズで決
まる。次に、図１の入力スイッチング回路Ａおよび入力
スイッチング回路Ｂの第２の実施例の図２（Ｂ）につい
て説明すると、この回路はヒステリシス特性をもつ回路
で入力信号Ｉが、論理電圧“Ｈ”から論理電圧“Ｌ”と
なるとき、Ｐチャネル型ＭＯＳトランジスタＱp25はオ
フ、Ｎチャネル型ＭＯＳトランジスタＱn25はオン状態
であるためノードＮ22は論理電圧“Ｌ”から論理電圧
“Ｈ”となりにくく、逆に、入力信号Ｉが、論理電圧
“Ｌ”から論理電圧“Ｈ”となるとき、Ｐチャネル型Ｍ
ＯＳトランジスタＱp25はオン、Ｎチャネル型ＭＯＳト
ランジスタＱn25はオフ状態であるためノードＮ22は論
理電圧“Ｈ”から論理電圧“Ｌ”となりにくい。この回
路の入力スイッチング電圧はＰチャネル型ＭＯＳトラン
ジスタＱp23ないしＱp25とＮチャネル型ＭＯＳトランジ
スタＱn23ないしＱn25のトランジスタサイズで決まる。
次に、これらの入力スイッチング回路を２個有する図１
の入力信号バッファ回路について、図３の信号波形図を
参照しながら説明する。１の入力スイッチング回路Ａの
入力スイッチング電圧は高く、２の入力スイッチング回
路Ｂの入力スイッチング電圧は低く設定してある。１の
入力スイッチング回路Ａの出力信号ノードＮ11と２の入
力スイッチング回路Ｂの出力信号ノードＮ12の否定信号
Ｎ13とのラッチ回路の出力信号ノードがノードＮ14とノ
ードＮ15である。ノードＮ14はノードＮ11が論理電圧
“Ｈ”のときにノードＮ13が論理電圧“Ｌ”になるとき
に論理電圧“Ｌ”となり、ノードＮ13の論理電圧とは無
関係にノードＮ11が論理電圧“Ｌ”になるときに論理電
圧“Ｈ”となる。ノードＮ15はノードＮ14の逆相信号で
ある。Ｐチャネル型ＭＯＳトランジスタＱp11ないしＱp
16とＮチャネル型ＭＯＳトランジスタＱn11ないしＱn16
で構成された回路の出力信号ＯはノードＮ14が論理電圧
“Ｈ”のときはノードＮ11とノードＮ12との論理和の否
定信号、ノードＮ14が論理電圧“Ｌ”のときはノードＮ
11とノードＮ12との論理積の否定信号を出力する。
ファ装置の回路図、図２（Ａ），（Ｂ）は、図１の入力
スイッチング回路Ａおよび入力スイッチング回路Ｂの実
施例、図３は、図１の回路の信号波形図である。Ｉは入
力信号、Ｏは出力信号、１は入力スイッチング回路Ａ、
２は入力スイッチング回路Ｂ、ＶCCは電源電圧、ＶSSは
接地電圧、３は否定回路（ＩＮＶ）、４，５は否定論理
積回路（ＮＡＮＤ）、Ｑp11〜Ｑp16，Ｑp21、ならびに
Ｑp23〜Ｑp25はＰチャネル型ＭＯＳトランジスタ、Ｑn1
1〜Ｑn16，Ｑn21、ならびにＱn23〜Ｑn25はＮチャネル
型ＭＯＳトランジスタ、Ｎ11〜Ｎ15，Ｎ21、そしてＮ22
はノード名、Ｐ1ないしＰ3は期間、ｔ1ないしｔ12は時
刻である。回路動作について、図１，図２（Ａ），
（Ｂ）の回路図、図３の信号波形図を参照しながら説明
する。まず、図１の入力スイッチング回路Ａおよび入力
スイッチング回路Ｂの第１の実施例の図２（Ａ）につい
て説明すると、この回路は単なる否定回路で、入力信号
Ｉが、論理電圧“Ｈ”から論理電圧“Ｌ”となると、ノ
ードＮ21は論理電圧“Ｌ”から論理電圧“Ｈ”となり、
逆に入力信号Ｉが、論理電圧“Ｌ”から論理電圧“Ｈ”
となると、ノードＮ21は論理電圧“Ｈ”から論理電圧
“Ｌ”となる。この回路の入力スイッチング電圧は初段
のＰチャネル型ＭＯＳトランジスタＱp21とＮチャネル
型ＭＯＳトランジスタＱn21のトランジスタサイズで決
まる。次に、図１の入力スイッチング回路Ａおよび入力
スイッチング回路Ｂの第２の実施例の図２（Ｂ）につい
て説明すると、この回路はヒステリシス特性をもつ回路
で入力信号Ｉが、論理電圧“Ｈ”から論理電圧“Ｌ”と
なるとき、Ｐチャネル型ＭＯＳトランジスタＱp25はオ
フ、Ｎチャネル型ＭＯＳトランジスタＱn25はオン状態
であるためノードＮ22は論理電圧“Ｌ”から論理電圧
“Ｈ”となりにくく、逆に、入力信号Ｉが、論理電圧
“Ｌ”から論理電圧“Ｈ”となるとき、Ｐチャネル型Ｍ
ＯＳトランジスタＱp25はオン、Ｎチャネル型ＭＯＳト
ランジスタＱn25はオフ状態であるためノードＮ22は論
理電圧“Ｈ”から論理電圧“Ｌ”となりにくい。この回
路の入力スイッチング電圧はＰチャネル型ＭＯＳトラン
ジスタＱp23ないしＱp25とＮチャネル型ＭＯＳトランジ
スタＱn23ないしＱn25のトランジスタサイズで決まる。
次に、これらの入力スイッチング回路を２個有する図１
の入力信号バッファ回路について、図３の信号波形図を
参照しながら説明する。１の入力スイッチング回路Ａの
入力スイッチング電圧は高く、２の入力スイッチング回
路Ｂの入力スイッチング電圧は低く設定してある。１の
入力スイッチング回路Ａの出力信号ノードＮ11と２の入
力スイッチング回路Ｂの出力信号ノードＮ12の否定信号
Ｎ13とのラッチ回路の出力信号ノードがノードＮ14とノ
ードＮ15である。ノードＮ14はノードＮ11が論理電圧
“Ｈ”のときにノードＮ13が論理電圧“Ｌ”になるとき
に論理電圧“Ｌ”となり、ノードＮ13の論理電圧とは無
関係にノードＮ11が論理電圧“Ｌ”になるときに論理電
圧“Ｈ”となる。ノードＮ15はノードＮ14の逆相信号で
ある。Ｐチャネル型ＭＯＳトランジスタＱp11ないしＱp
16とＮチャネル型ＭＯＳトランジスタＱn11ないしＱn16
で構成された回路の出力信号ＯはノードＮ14が論理電圧
“Ｈ”のときはノードＮ11とノードＮ12との論理和の否
定信号、ノードＮ14が論理電圧“Ｌ”のときはノードＮ
11とノードＮ12との論理積の否定信号を出力する。
【０００９】まず、図３の期間Ｐ1は入力信号Ｉの振幅
が大きいときである。時刻ｔ1で入力信号Ｉが論理電圧
“Ｈ”から論理電圧“Ｌ”になるとき、まず、入力スイ
ッチング電圧が高い入力スイッチング回路Ａの出力信号
ノードＮ11が論理電圧“Ｌ”から論理電圧“Ｈ”にな
り、このとき入力スイッチング電圧が低い入力スイッチ
ング回路Ｂの出力信号ノードＮ12は論理電圧“Ｌ”、ノ
ードＮ13は論理電圧“Ｈ”、ノードＮ14は論理電圧
“Ｈ”の状態保持であり、出力信号ＯはノードＮ11とノ
ードＮ12との論理和の否定信号で論理電圧“Ｈ”から論
理電圧“Ｌ”になる。次に時刻ｔ2で、入力スイッチン
グ電圧が低い入力スイッチング回路Ｂの出力信号ノード
Ｎ12が論理電圧“Ｌ”から論理電圧“Ｈ”、ノードＮ13
が論理電圧“Ｈ”から論理電圧“Ｌ”、ノードＮ14が論
理電圧“Ｈ”から論理電圧“Ｌ”、ノードＮ15が論理電
圧“Ｌ”から論理電圧“Ｈ”になり、出力信号Ｏはノー
ドＮ11とノードＮ12との論理積の否定信号で論理電圧
“Ｌ”の状態保持である。次に時刻ｔ3で入力信号Ｉが
論理電圧“Ｌ”から論理電圧“Ｈ”になるとき、まず、
入力スイッチング電圧が低い入力スイッチング回路Ｂの
出力信号ノードＮ12が論理電圧“Ｈ”から論理電圧
“Ｌ”、ノードＮ13が論理電圧“Ｌ”から論理電圧
“Ｈ”となり、ノードＮ14は論理電圧“Ｌ”、ノードＮ
15は論理電圧“Ｈ”の状態保持で、出力信号Ｏはノード
11とノードＮ12との論理積の否定信号で論理電圧“Ｌ”
から論理電圧“Ｈ”になる。次に時刻ｔ4で、入力スイ
ッチング電圧が高い入力スイッチング回路Ａの出力信号
ノードＮ11が論理電圧“Ｈ”から論理電圧“Ｌ”、ノー
ドＮ14が論理電圧“Ｌ”から論理電圧“Ｈ”、ノードＮ
15が論理電圧“Ｈ”から論理電圧“Ｌ”になり、出力信
号ＯはノードＮ11とノードＮ12と論理和の否定信号で論
理電圧“Ｈ”の状態保持である。
が大きいときである。時刻ｔ1で入力信号Ｉが論理電圧
“Ｈ”から論理電圧“Ｌ”になるとき、まず、入力スイ
ッチング電圧が高い入力スイッチング回路Ａの出力信号
ノードＮ11が論理電圧“Ｌ”から論理電圧“Ｈ”にな
り、このとき入力スイッチング電圧が低い入力スイッチ
ング回路Ｂの出力信号ノードＮ12は論理電圧“Ｌ”、ノ
ードＮ13は論理電圧“Ｈ”、ノードＮ14は論理電圧
“Ｈ”の状態保持であり、出力信号ＯはノードＮ11とノ
ードＮ12との論理和の否定信号で論理電圧“Ｈ”から論
理電圧“Ｌ”になる。次に時刻ｔ2で、入力スイッチン
グ電圧が低い入力スイッチング回路Ｂの出力信号ノード
Ｎ12が論理電圧“Ｌ”から論理電圧“Ｈ”、ノードＮ13
が論理電圧“Ｈ”から論理電圧“Ｌ”、ノードＮ14が論
理電圧“Ｈ”から論理電圧“Ｌ”、ノードＮ15が論理電
圧“Ｌ”から論理電圧“Ｈ”になり、出力信号Ｏはノー
ドＮ11とノードＮ12との論理積の否定信号で論理電圧
“Ｌ”の状態保持である。次に時刻ｔ3で入力信号Ｉが
論理電圧“Ｌ”から論理電圧“Ｈ”になるとき、まず、
入力スイッチング電圧が低い入力スイッチング回路Ｂの
出力信号ノードＮ12が論理電圧“Ｈ”から論理電圧
“Ｌ”、ノードＮ13が論理電圧“Ｌ”から論理電圧
“Ｈ”となり、ノードＮ14は論理電圧“Ｌ”、ノードＮ
15は論理電圧“Ｈ”の状態保持で、出力信号Ｏはノード
11とノードＮ12との論理積の否定信号で論理電圧“Ｌ”
から論理電圧“Ｈ”になる。次に時刻ｔ4で、入力スイ
ッチング電圧が高い入力スイッチング回路Ａの出力信号
ノードＮ11が論理電圧“Ｈ”から論理電圧“Ｌ”、ノー
ドＮ14が論理電圧“Ｌ”から論理電圧“Ｈ”、ノードＮ
15が論理電圧“Ｈ”から論理電圧“Ｌ”になり、出力信
号ＯはノードＮ11とノードＮ12と論理和の否定信号で論
理電圧“Ｈ”の状態保持である。
【００１０】つぎに期間Ｐ2の入力信号Ｉの振幅が小さ
く電圧レベルが高いときである。時刻ｔ5で入力信号Ｉ
が論理電圧“Ｈ”から論理電圧“Ｌ”になるときは、前
述の時刻ｔ1と同様であり、まず、入力スイッチング電
圧が高い入力スイッチング回路Ａの出力信号ノードＮ11
が論理電圧“Ｌ”から論理電圧“Ｈ”になり、このとき
入力スイッチング電圧が低い入力スイッチング回路Ｂの
出力信号ノードＮ12は論理電圧“Ｌ”、ノードＮ13は論
理電圧“Ｈ”、ノードＮ14は論理電圧“Ｈ”の状態保持
であり、出力信号ＯはノードＮ11とノードＮ12との論理
和の否定信号で論理電圧“Ｈ”から論理電圧“Ｌ”にな
る。次に、入力信号Ｉの論理電圧“Ｌ”の電圧レベルが
高いため、入力スイッチング電圧が低い入力スイッチン
グ回路Ｂは状態保持のまま次の時刻ｔ6で、入力信号Ｉ
が論理電圧“Ｌ”から論理電圧“Ｈ”になり、入力スイ
ッチング電圧が高い入力スイッチング回路Ａの出力信号
ノードＮ11が論理電圧“Ｈ”から論理電圧“Ｌ”、ノー
ドＮ12が論理電圧“Ｌ”、ノードＮ13が論理電圧
“Ｈ”、ノードＮ14が論理電圧“Ｈ”の状態保持であ
り、出力信号ＯはノードＮ11とノードＮ12との論理和の
否定信号で論理電圧“Ｌ”から論理電圧“Ｈ”になる。
く電圧レベルが高いときである。時刻ｔ5で入力信号Ｉ
が論理電圧“Ｈ”から論理電圧“Ｌ”になるときは、前
述の時刻ｔ1と同様であり、まず、入力スイッチング電
圧が高い入力スイッチング回路Ａの出力信号ノードＮ11
が論理電圧“Ｌ”から論理電圧“Ｈ”になり、このとき
入力スイッチング電圧が低い入力スイッチング回路Ｂの
出力信号ノードＮ12は論理電圧“Ｌ”、ノードＮ13は論
理電圧“Ｈ”、ノードＮ14は論理電圧“Ｈ”の状態保持
であり、出力信号ＯはノードＮ11とノードＮ12との論理
和の否定信号で論理電圧“Ｈ”から論理電圧“Ｌ”にな
る。次に、入力信号Ｉの論理電圧“Ｌ”の電圧レベルが
高いため、入力スイッチング電圧が低い入力スイッチン
グ回路Ｂは状態保持のまま次の時刻ｔ6で、入力信号Ｉ
が論理電圧“Ｌ”から論理電圧“Ｈ”になり、入力スイ
ッチング電圧が高い入力スイッチング回路Ａの出力信号
ノードＮ11が論理電圧“Ｈ”から論理電圧“Ｌ”、ノー
ドＮ12が論理電圧“Ｌ”、ノードＮ13が論理電圧
“Ｈ”、ノードＮ14が論理電圧“Ｈ”の状態保持であ
り、出力信号ＯはノードＮ11とノードＮ12との論理和の
否定信号で論理電圧“Ｌ”から論理電圧“Ｈ”になる。
【００１１】次に期間Ｐ3の入力信号Ｉの振幅が小さく
電圧レベルが低いときである。時刻ｔ7と時刻ｔ8はそれ
ぞれ期間Ｐ1の入力信号Ｉの振幅が大きい時刻ｔ1と時刻
ｔ2と同様であり、時刻ｔ7で出力信号Ｏは論理電圧
“Ｈ”から論理電圧“Ｌ”になり、時刻ｔ8で出力信号
Ｏは論理電圧“Ｌ”の状態保持である。次に時刻ｔ9で
入力信号Ｉが論理電圧“Ｌ”から論理電圧“Ｈ”になる
ときは、入力スイッチング電圧が低い入力スイッチング
回路Ｂの出力信号ノードＮ12が論理電圧“Ｈ”から論理
電圧“Ｌ”になり、ノードＮ13が論理電圧“Ｌ”から論
理電圧“Ｈ”になり、このとき入力スイッチング電圧が
高い入力スイッチング回路Ａの出力信号ノードＮ11は論
理電圧“Ｈ”、ノードＮ14は論理電圧“Ｌ”の状態保持
であり、出力信号ＯはノードＮ11とノードＮ12の論理積
の否定信号で論理電圧“Ｌ”から論理電圧“Ｈ”にな
る。このあと、入力信号Ｉの論理電圧“Ｈ”の電圧レベ
ルが低いため、入力スイッチング電圧が高い入力スイッ
チング回路Ａは状態保持のまま次の時刻ｔ10で、入力信
号Ｉが論理電圧“Ｈ”から論理電圧“Ｌ”になり、入力
スイッチング電圧が低い入力スイッチング回路Ｂの出力
信号ノードＮ12は論理電圧“Ｌ”から論理電圧“Ｈ”、
ノードＮ13は論理電圧“Ｈ”から論理電圧“Ｌ”にな
り、入力スイッチング電圧が高い入力スイッチング回路
Ａの出力信号ノードＮ11は論理電圧“Ｈ”、ノードＮ14
は論理電圧“Ｌ”の状態保持であり、出力信号Ｏはノー
ドＮ11とノードＮ12との論理積の否定信号で論理電圧
“Ｈ”から論理電圧“Ｌ”になる。時刻ｔ11と時刻ｔ12
はそれぞれ期間Ｐ1の入力信号Ｉの振幅が大きい時刻ｔ3
と時刻ｔ4と同様であり、時刻ｔ11で出力信号Ｏは論理
電圧“Ｌ”から論理電圧“Ｈ”になり、時刻ｔ12で出力
信号Ｏは論理電圧“Ｈ”の状態保持である。
電圧レベルが低いときである。時刻ｔ7と時刻ｔ8はそれ
ぞれ期間Ｐ1の入力信号Ｉの振幅が大きい時刻ｔ1と時刻
ｔ2と同様であり、時刻ｔ7で出力信号Ｏは論理電圧
“Ｈ”から論理電圧“Ｌ”になり、時刻ｔ8で出力信号
Ｏは論理電圧“Ｌ”の状態保持である。次に時刻ｔ9で
入力信号Ｉが論理電圧“Ｌ”から論理電圧“Ｈ”になる
ときは、入力スイッチング電圧が低い入力スイッチング
回路Ｂの出力信号ノードＮ12が論理電圧“Ｈ”から論理
電圧“Ｌ”になり、ノードＮ13が論理電圧“Ｌ”から論
理電圧“Ｈ”になり、このとき入力スイッチング電圧が
高い入力スイッチング回路Ａの出力信号ノードＮ11は論
理電圧“Ｈ”、ノードＮ14は論理電圧“Ｌ”の状態保持
であり、出力信号ＯはノードＮ11とノードＮ12の論理積
の否定信号で論理電圧“Ｌ”から論理電圧“Ｈ”にな
る。このあと、入力信号Ｉの論理電圧“Ｈ”の電圧レベ
ルが低いため、入力スイッチング電圧が高い入力スイッ
チング回路Ａは状態保持のまま次の時刻ｔ10で、入力信
号Ｉが論理電圧“Ｈ”から論理電圧“Ｌ”になり、入力
スイッチング電圧が低い入力スイッチング回路Ｂの出力
信号ノードＮ12は論理電圧“Ｌ”から論理電圧“Ｈ”、
ノードＮ13は論理電圧“Ｈ”から論理電圧“Ｌ”にな
り、入力スイッチング電圧が高い入力スイッチング回路
Ａの出力信号ノードＮ11は論理電圧“Ｈ”、ノードＮ14
は論理電圧“Ｌ”の状態保持であり、出力信号Ｏはノー
ドＮ11とノードＮ12との論理積の否定信号で論理電圧
“Ｈ”から論理電圧“Ｌ”になる。時刻ｔ11と時刻ｔ12
はそれぞれ期間Ｐ1の入力信号Ｉの振幅が大きい時刻ｔ3
と時刻ｔ4と同様であり、時刻ｔ11で出力信号Ｏは論理
電圧“Ｌ”から論理電圧“Ｈ”になり、時刻ｔ12で出力
信号Ｏは論理電圧“Ｈ”の状態保持である。
【００１２】このように、本発明の実施例の入力信号バ
ッファ装置によれば、入力信号の振幅が大きいときは２
つの入力スイッチング回路Ａ，Ｂにより高速に動作し、
また、入力信号の振幅が小さいときにも正確に動作する
入力信号バッファ装置を実現している。
ッファ装置によれば、入力信号の振幅が大きいときは２
つの入力スイッチング回路Ａ，Ｂにより高速に動作し、
また、入力信号の振幅が小さいときにも正確に動作する
入力信号バッファ装置を実現している。
【００１３】
【発明の効果】以上の実施例から明らかなように、本発
明によれば、高速でかつ入力スイッチングの不感帯が小
さい入力信号バッファ装置を提供できる。
明によれば、高速でかつ入力スイッチングの不感帯が小
さい入力信号バッファ装置を提供できる。
【図１】本発明の一実施例の入力信号バッファ装置の回
路図
路図
【図２】（Ａ）は同入力スイッチング回路の第１の実施
例を示す回路図 （Ｂ）は同入力スイッチング回路の第２の実施例を示す
回路図
例を示す回路図 （Ｂ）は同入力スイッチング回路の第２の実施例を示す
回路図
【図３】同装置の各ノードにおける信号波形図
【図４】（Ａ）は従来の入力信号バッファ回路の第１の
例を示す回路図 （Ｂ）は従来の入力信号バッファ回路の第２の例を示す
回路図
例を示す回路図 （Ｂ）は従来の入力信号バッファ回路の第２の例を示す
回路図
【図５】（Ａ）は図４（Ａ）の回路の波形図 （Ｂ）は図４（Ｂ）の回路の波形図
１ 入力スイッチング回路Ａ ２ 入力スイッチング回路Ｂ ３ 否定回路（ＩＮＶ） ４，５ 否定論理積回路（ＮＡＮＤ） Ｑp11〜Ｑp16，Ｑp21，Ｑp23〜Ｑp25 Ｐチャネル型Ｍ
ＯＳトランジスタ Ｑn11〜Ｑn16，Ｑn21，Ｑn23〜Ｑn25 Ｎチャネル型Ｍ
ＯＳトランジスタ
ＯＳトランジスタ Ｑn11〜Ｑn16，Ｑn21，Ｑn23〜Ｑn25 Ｎチャネル型Ｍ
ＯＳトランジスタ
Claims (1)
- 【請求項１】高い入力スイッチング電圧をもち逆相の第
１の内部信号を出力する第１の入力スイッチング回路
と、低い入力スイッチング電圧をもち逆相の第２の内部
信号を出力する第２の入力スイッチング回路と、前記第
１の内部信号と前記第２の内部信号の逆相信号を内部入
力信号とするラッチ回路と、前記ラッチ回路から出力さ
れるところの第３の内部信号と前記第３の内部信号とは
逆相の第４の内部信号とによって第１の内部信号と前記
第２の内部信号との論理和の否定または論理積の否定を
出力信号として切り換える回路とを備えた入力信号バッ
ファ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052109A JP2927016B2 (ja) | 1991-03-18 | 1991-03-18 | 入力信号バッファ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052109A JP2927016B2 (ja) | 1991-03-18 | 1991-03-18 | 入力信号バッファ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04287518A JPH04287518A (ja) | 1992-10-13 |
| JP2927016B2 true JP2927016B2 (ja) | 1999-07-28 |
Family
ID=12905699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3052109A Expired - Fee Related JP2927016B2 (ja) | 1991-03-18 | 1991-03-18 | 入力信号バッファ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2927016B2 (ja) |
-
1991
- 1991-03-18 JP JP3052109A patent/JP2927016B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04287518A (ja) | 1992-10-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |