JP3002036B2 - アナログ入力チャンネルの選択回路 - Google Patents
アナログ入力チャンネルの選択回路Info
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- JP3002036B2 JP3002036B2 JP3277514A JP27751491A JP3002036B2 JP 3002036 B2 JP3002036 B2 JP 3002036B2 JP 3277514 A JP3277514 A JP 3277514A JP 27751491 A JP27751491 A JP 27751491A JP 3002036 B2 JP3002036 B2 JP 3002036B2
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Description
【０００１】
【産業上の利用分野】本発明は複数のアナログ入力チャ
ンネルの選択回路に関し、特にＡ／Ｄ（アナログ／デジ
タル）変換器の入力部に使用される。
ンネルの選択回路に関し、特にＡ／Ｄ（アナログ／デジ
タル）変換器の入力部に使用される。
【０００２】
【従来の技術】従来、雑音を確実に遮断することができ
る入力チャンネルについては、特開昭６４−７３８１７
号公報で示されている。この文献で示された入力チャン
ネル（（ＣＨ１，ＣＨ２）の場合で説明する）を図３に
示す。この回路では、ＰＭＯＳ（Ｐ導電型ＭＯＳ）トラ
ンジスタＰ１，Ｐ２とＮＭＯＳトランジスタＮ１，Ｎ２
とをそれぞれ直列２段に接続し、それらを並列に接続し
てかつ各々直列に接続されている中間点３，４とグラン
ド又は電源ＶＣＣとの間に異なる導電型のＭＯＳトラン
ジスタＮ３，Ｐ３を接続する。入力チャンネル回路ＰＨ
１とＰＨ２は互いに同じ構成であり、端子１（ＣＨ２の
端子１は図示せず）をそれぞれ入力端子ＩＮ１，ＩＮ２
に接続し、端子２（ＣＨ２の端子２は図示せず）を共通
ライン１１に接続して入力チャンネルを構成していた。
チャンネルＣＨ２を選択する時はチャンネルＣＨ１を閉
じるようにして、そのＣＨ１の中間点を端子３では接地
ＶＳＳに、端子４ではＶＣＣにしていた。また、チャン
ネルＣＨ１を選択する時はチャンネルＣＨ２を閉じるよ
うにして、そのＣＨ２の同様の中間点（図示せず）をそ
れぞれＶＳＳ及びＶＣＣにして、選択チャンネルからの
アナログ入力を取り込んでいた。この回路構成により、
非選択時の入力チャンネルに電源電圧範囲（ＶＣＣ〜Ｖ
ＳＳ）を超えるような電圧が入力された場合、トランジ
スタＰ１，Ｎ１の寄生のラテラルバイポーラトランジス
タが動作して、中間点の端子３及び４の電位を上昇させ
ようとしてもこの中間点に接続されたＭＯＳトランジス
タ
る入力チャンネルについては、特開昭６４−７３８１７
号公報で示されている。この文献で示された入力チャン
ネル（（ＣＨ１，ＣＨ２）の場合で説明する）を図３に
示す。この回路では、ＰＭＯＳ（Ｐ導電型ＭＯＳ）トラ
ンジスタＰ１，Ｐ２とＮＭＯＳトランジスタＮ１，Ｎ２
とをそれぞれ直列２段に接続し、それらを並列に接続し
てかつ各々直列に接続されている中間点３，４とグラン
ド又は電源ＶＣＣとの間に異なる導電型のＭＯＳトラン
ジスタＮ３，Ｐ３を接続する。入力チャンネル回路ＰＨ
１とＰＨ２は互いに同じ構成であり、端子１（ＣＨ２の
端子１は図示せず）をそれぞれ入力端子ＩＮ１，ＩＮ２
に接続し、端子２（ＣＨ２の端子２は図示せず）を共通
ライン１１に接続して入力チャンネルを構成していた。
チャンネルＣＨ２を選択する時はチャンネルＣＨ１を閉
じるようにして、そのＣＨ１の中間点を端子３では接地
ＶＳＳに、端子４ではＶＣＣにしていた。また、チャン
ネルＣＨ１を選択する時はチャンネルＣＨ２を閉じるよ
うにして、そのＣＨ２の同様の中間点（図示せず）をそ
れぞれＶＳＳ及びＶＣＣにして、選択チャンネルからの
アナログ入力を取り込んでいた。この回路構成により、
非選択時の入力チャンネルに電源電圧範囲（ＶＣＣ〜Ｖ
ＳＳ）を超えるような電圧が入力された場合、トランジ
スタＰ１，Ｎ１の寄生のラテラルバイポーラトランジス
タが動作して、中間点の端子３及び４の電位を上昇させ
ようとしてもこの中間点に接続されたＭＯＳトランジス
タ
【０００３】Ｎ３，Ｐ３をオンさせることにより、ＶＳ
ＳあるいはＶＣＣに吸収させて、共通ライン１１上まで
影響を与えないようにしていた。なお上記寄生のラテラ
ルバイポーラトランジスタは、ＭＯＳトランジスタのソ
ース，ドレイン，チャンネル領域により、必然的に形成
されてしまうものである。
ＳあるいはＶＣＣに吸収させて、共通ライン１１上まで
影響を与えないようにしていた。なお上記寄生のラテラ
ルバイポーラトランジスタは、ＭＯＳトランジスタのソ
ース，ドレイン，チャンネル領域により、必然的に形成
されてしまうものである。
【０００４】また図４においてＰＨＩ１，ＰＨＩ２はチ
ャンネル選択用の制御信号で、この信号によりアナログ
出力ＯＵＴにＣＨ１からの信号またはＣＨ２からの信号
が得られる。／ＰＨＩ１，／ＰＨＩ２はそれぞれＰＨＩ
１，ＰＨＩ２の反転信号であるが、図ではＰＨＩ１，Ｐ
ＨＩ２の上にバーを引いた形で示している。しかしなが
ら、上記図３のものには、次のような問題点があった。
ャンネル選択用の制御信号で、この信号によりアナログ
出力ＯＵＴにＣＨ１からの信号またはＣＨ２からの信号
が得られる。／ＰＨＩ１，／ＰＨＩ２はそれぞれＰＨＩ
１，ＰＨＩ２の反転信号であるが、図ではＰＨＩ１，Ｐ
ＨＩ２の上にバーを引いた形で示している。しかしなが
ら、上記図３のものには、次のような問題点があった。
【０００５】問題点（１） 上記従来技術の問題点を、
図５（Ａ）〜（Ｄ）で示されるように入力端子ＩＮ１に
ＶＳＳより低い電圧（Ｖｉｎ＜０Ｖ）が入力される場合
を例にとって説明する。図５（Ａ）の如く前記入力Ｖｉ
ｎが入ると、これにより電流ｉ１が流れる。即ち非選択
チャンネルの初段ＭＯＳトランジスタＮ１の寄生ラテラ
ルバイポーラトランジスタＮＢ１が動作し中間接続点４
の電位の下降を促す。そのためこれをＭＯＳトランジス
タＰ３をオンされることにより、図５（Ｂ）の如く電流
ｉ２を流し、ＶＣＣの電源に中間点４の電位の影響を吸
収させて防止していた。しかして中間接続点４の電位を
Ｖ４とすると「Ｖ４＝ＲＮＢ１／（ＲＰ３＋ＲＮＢ１）
×（ＶＣＣ−Ｖｉｎ）」で与えられる。ここで図５
（Ｃ）の等価回路で示されるように、ＲＮＢ１はラテラ
ルバイポーラトランジスタＮＢ１のオンで抵抗、ＲＰ３
はＭＯＳトランジスタＰ３のオン抵抗である。上記Ｖ４
の式に示されるようにＭＯＳトランジスタＰ３のインピ
ーダンスを非常に小さくしなければ中間接続点４の電位
Ｖ４は下降をたどり、その結果ＭＯＳトランジスタＮ２
を介して共通ラインＯＵＴに影響を与える。これは図５
（Ｄ）に示されるように、ＭＯＳトランジスタＮ２の寄
生ラテラルバイポーラトランジスタＮＢ２がＶ４＜−Ｖ
Ｆ（ＶＦはＰＮ接合の接触電位差）の条件のもとに動作
し、電流ｉ４を流すためである。
図５（Ａ）〜（Ｄ）で示されるように入力端子ＩＮ１に
ＶＳＳより低い電圧（Ｖｉｎ＜０Ｖ）が入力される場合
を例にとって説明する。図５（Ａ）の如く前記入力Ｖｉ
ｎが入ると、これにより電流ｉ１が流れる。即ち非選択
チャンネルの初段ＭＯＳトランジスタＮ１の寄生ラテラ
ルバイポーラトランジスタＮＢ１が動作し中間接続点４
の電位の下降を促す。そのためこれをＭＯＳトランジス
タＰ３をオンされることにより、図５（Ｂ）の如く電流
ｉ２を流し、ＶＣＣの電源に中間点４の電位の影響を吸
収させて防止していた。しかして中間接続点４の電位を
Ｖ４とすると「Ｖ４＝ＲＮＢ１／（ＲＰ３＋ＲＮＢ１）
×（ＶＣＣ−Ｖｉｎ）」で与えられる。ここで図５
（Ｃ）の等価回路で示されるように、ＲＮＢ１はラテラ
ルバイポーラトランジスタＮＢ１のオンで抵抗、ＲＰ３
はＭＯＳトランジスタＰ３のオン抵抗である。上記Ｖ４
の式に示されるようにＭＯＳトランジスタＰ３のインピ
ーダンスを非常に小さくしなければ中間接続点４の電位
Ｖ４は下降をたどり、その結果ＭＯＳトランジスタＮ２
を介して共通ラインＯＵＴに影響を与える。これは図５
（Ｄ）に示されるように、ＭＯＳトランジスタＮ２の寄
生ラテラルバイポーラトランジスタＮＢ２がＶ４＜−Ｖ
Ｆ（ＶＦはＰＮ接合の接触電位差）の条件のもとに動作
し、電流ｉ４を流すためである。
【０００６】また入力端子ＩＮ１にＶＣＣより高い入力
がなされる場合も、ＭＯＳトランジスタＰ１，Ｐ２，Ｎ
３においても中間接続点３の電位が上昇し、出力側のＭ
ＯＳトランジスタＰ２の寄生ラテラルバイポーラトラン
ジスタの閾値電圧を超えるような場合同様の現象がおこ
る。
がなされる場合も、ＭＯＳトランジスタＰ１，Ｐ２，Ｎ
３においても中間接続点３の電位が上昇し、出力側のＭ
ＯＳトランジスタＰ２の寄生ラテラルバイポーラトラン
ジスタの閾値電圧を超えるような場合同様の現象がおこ
る。
【０００７】問題点（２） 上記従来技術は寄生ラテラ
ルバイポーラトランジスタの動作を問題として議論され
てきたが、ここではＭＯＳトランジスタの動作を考え
る。図６（Ａ）で示されるようにＶｉｎとして「ＶＳＳ
−Ｖｔｈｎ」（ＶｔｈｎはＮ型ＭＯＳトランジスタの閾
値電圧）以下の入力が入る場合、ＶＧＳ＝Ｖｉｎ（ＶＣ
Ｃ＞Ｖｏｕｔ＞ＶＳＳ，Ｖｉｎ＞−Ｖｔｈｎ）となりＭ
ＯＳトランジスタＮ１は動作状態となる。これと同様に
上記問題点（１）で議論した中間接続点４の電位がＭＯ
ＳトランジスタＮ２のゲート電位とソースにあたる中間
接続点４との間に電位差が生じさせるため図６（Ｂ）の
如くＶ４＜−Ｖｔｈｎ（ＶＧＳ＝−Ｖ４）の条件でＭＯ
ＳトランジスタＮ２が動作状態となり電流が流れたため
共通ラインＯＵＴに影響を与える。
ルバイポーラトランジスタの動作を問題として議論され
てきたが、ここではＭＯＳトランジスタの動作を考え
る。図６（Ａ）で示されるようにＶｉｎとして「ＶＳＳ
−Ｖｔｈｎ」（ＶｔｈｎはＮ型ＭＯＳトランジスタの閾
値電圧）以下の入力が入る場合、ＶＧＳ＝Ｖｉｎ（ＶＣ
Ｃ＞Ｖｏｕｔ＞ＶＳＳ，Ｖｉｎ＞−Ｖｔｈｎ）となりＭ
ＯＳトランジスタＮ１は動作状態となる。これと同様に
上記問題点（１）で議論した中間接続点４の電位がＭＯ
ＳトランジスタＮ２のゲート電位とソースにあたる中間
接続点４との間に電位差が生じさせるため図６（Ｂ）の
如くＶ４＜−Ｖｔｈｎ（ＶＧＳ＝−Ｖ４）の条件でＭＯ
ＳトランジスタＮ２が動作状態となり電流が流れたため
共通ラインＯＵＴに影響を与える。
【０００８】上記問題点（１）及び（２）で示されるよ
うに、本従来技術ではＭＯＳトランジスタＰ３のｇｍ
（コンダクタンス）を充分に大きく取らねばならず、し
たがってどうしても集積回路面積が大きくなってしまう
ものであった。
うに、本従来技術ではＭＯＳトランジスタＰ３のｇｍ
（コンダクタンス）を充分に大きく取らねばならず、し
たがってどうしても集積回路面積が大きくなってしまう
ものであった。
【０００９】
【発明が解決しようとする課題】本発明は、非選択チャ
ンネルに入力された雑音電圧（例えば、電源ＶＣＣより
高い電圧とかＶＳＳより低い電圧で、チップ入力ＩＮ１
へのノイズとか、チップ入力ＩＮ１外の回路故障などで
生じるもの）が共通ライン上のアナログ入力に影響を与
える事を防止し、かつ同防止回路の占有面積の最小化を
図ることを目的としている。
ンネルに入力された雑音電圧（例えば、電源ＶＣＣより
高い電圧とかＶＳＳより低い電圧で、チップ入力ＩＮ１
へのノイズとか、チップ入力ＩＮ１外の回路故障などで
生じるもの）が共通ライン上のアナログ入力に影響を与
える事を防止し、かつ同防止回路の占有面積の最小化を
図ることを目的としている。
【００１０】
【課題を解決するための手段と作用】本発明は、前記従
来例の問題点（２）で上げられるＭＯＳトランジスタが
動作状態となることに着目し、その動作を防止する事を
目的に回路を再構成した。構成としては、同一導電型の
ＭＯＳトランジスタを多段直列に接続し、またはそれぞ
れＰＭＯＳトランジスタ、ＮＭＯＳトランジスタで構成
したものを並列に接続し、その接続点の一方を入力端子
とし他方を出力端子として、入力端子側のＭＯＳトラン
ジスタのゲート入力には従来と同様な制御信号（チャン
ネル選択時オン・非選択時オフ）を使用し、共通ライン
と接続された出力端子側のＭＯＳトランジスタのゲート
入力には、チャンネル非選択時に入力端子に与えられる
雑音電圧と同程度の電圧を印加する様に出力端子側のＭ
ＯＳトランジスタと同一導電型のＭＯＳトランジスタ
（選択時オフ・非選択時オン）を入力端子との間に接続
し、出力端子側のＭＯＳトランジスタのゲート，ソース
間電圧（ＶＧＳ）が雑音電圧によって閾値電圧（Ｖｔ
ｈ）を超えないようにして該ＭＯＳトランジスタが動作
しないようにした。またチャンネル選択時には電源また
はグランドとの間に異なる導電型のＭＯＳトランジスタ
（選択時オン，非選択時オフ）を接続することにより、
出力端子側のＭＯＳトランジスタをオンさせるようにし
たアナログ入力チャンネルとしたものである。
来例の問題点（２）で上げられるＭＯＳトランジスタが
動作状態となることに着目し、その動作を防止する事を
目的に回路を再構成した。構成としては、同一導電型の
ＭＯＳトランジスタを多段直列に接続し、またはそれぞ
れＰＭＯＳトランジスタ、ＮＭＯＳトランジスタで構成
したものを並列に接続し、その接続点の一方を入力端子
とし他方を出力端子として、入力端子側のＭＯＳトラン
ジスタのゲート入力には従来と同様な制御信号（チャン
ネル選択時オン・非選択時オフ）を使用し、共通ライン
と接続された出力端子側のＭＯＳトランジスタのゲート
入力には、チャンネル非選択時に入力端子に与えられる
雑音電圧と同程度の電圧を印加する様に出力端子側のＭ
ＯＳトランジスタと同一導電型のＭＯＳトランジスタ
（選択時オフ・非選択時オン）を入力端子との間に接続
し、出力端子側のＭＯＳトランジスタのゲート，ソース
間電圧（ＶＧＳ）が雑音電圧によって閾値電圧（Ｖｔ
ｈ）を超えないようにして該ＭＯＳトランジスタが動作
しないようにした。またチャンネル選択時には電源また
はグランドとの間に異なる導電型のＭＯＳトランジスタ
（選択時オン，非選択時オフ）を接続することにより、
出力端子側のＭＯＳトランジスタをオンさせるようにし
たアナログ入力チャンネルとしたものである。
【００１１】
【実施例】以下図面を参照して本発明の一実施例を説明
する。図１は同実施例の回路図であるが、これは前記従
来例と対応させた場合の例であるから、対応箇所には同
一符号を用いる。図１の回路は、２段直列接続されたＰ
ＭＯＳトランジスタＰ１，Ｐ２及びＮＭＯＳトランジス
タＮ１，Ｎ２を並列接続し、その一方を入力端子１とし
他方を出力端子２とする。この入力端子１は、入力保護
回路２１の入力保護ダイオードＰ１１，Ｎ１１を有した
アナログ入力端子ＩＮ１に入力保護抵抗Ｒを介して接続
され、出力端子側に接続されたＭＯＳトランジスタＰ
２，Ｎ２のゲートと電源間には、それぞれと異なる型の
ＭＯＳトランジスタＮ４１，Ｐ４１を接続し、更に入力
端子１と前記トランジスタＮ４１，Ｐ４１のゲートとの
間にＰＭＯＳトランジスタＰ５１，ＮＭＯＳトランジス
タＮ５１を接続したものを一つの入力チャンネルとして
なるチャンネル回路を複数個有し、その各出力端子２は
共通ラインＯＵＴに接続している。
する。図１は同実施例の回路図であるが、これは前記従
来例と対応させた場合の例であるから、対応箇所には同
一符号を用いる。図１の回路は、２段直列接続されたＰ
ＭＯＳトランジスタＰ１，Ｐ２及びＮＭＯＳトランジス
タＮ１，Ｎ２を並列接続し、その一方を入力端子１とし
他方を出力端子２とする。この入力端子１は、入力保護
回路２１の入力保護ダイオードＰ１１，Ｎ１１を有した
アナログ入力端子ＩＮ１に入力保護抵抗Ｒを介して接続
され、出力端子側に接続されたＭＯＳトランジスタＰ
２，Ｎ２のゲートと電源間には、それぞれと異なる型の
ＭＯＳトランジスタＮ４１，Ｐ４１を接続し、更に入力
端子１と前記トランジスタＮ４１，Ｐ４１のゲートとの
間にＰＭＯＳトランジスタＰ５１，ＮＭＯＳトランジス
タＮ５１を接続したものを一つの入力チャンネルとして
なるチャンネル回路を複数個有し、その各出力端子２は
共通ラインＯＵＴに接続している。
【００１２】上記回路構成で、チャンネル選択時は、制
御信号／ＰＨＩ１，ＰＨＩ１により、トランジスタＰ
１，Ｎ１とＰ４１，Ｎ４１がオンし、またトランジスタ
Ｐ４１，Ｎ４１がオンすることによりトランジスタＰ
２，Ｎ２もオンしてチャンネルを動作状態にし、アナロ
グ入力を取り込むようにしている。この時トランジスタ
Ｐ５１，Ｎ５１はオフしている。チャンネル非選択時
は、トランジスタＰ１，Ｎ１，Ｐ４１，Ｎ４１をオフ状
態としトランジスタＰ５１，Ｎ５１をオン状態とする。
御信号／ＰＨＩ１，ＰＨＩ１により、トランジスタＰ
１，Ｎ１とＰ４１，Ｎ４１がオンし、またトランジスタ
Ｐ４１，Ｎ４１がオンすることによりトランジスタＰ
２，Ｎ２もオンしてチャンネルを動作状態にし、アナロ
グ入力を取り込むようにしている。この時トランジスタ
Ｐ５１，Ｎ５１はオフしている。チャンネル非選択時
は、トランジスタＰ１，Ｎ１，Ｐ４１，Ｎ４１をオフ状
態としトランジスタＰ５１，Ｎ５１をオン状態とする。
【００１３】この図１の回路に於いて、接地電源ＶＳＳ
より低い雑音電圧Ｖｉｎ＜０［Ｖ］が非選択入力チャン
ネルに印加された場合について以下説明する。入力保護
ダイオードＮ１１により入力端１の電位Ｖ１は、−ＶＦ
にクランプされる。その結果、ＭＯＳトランジスタＮ１
の寄生ラテラルバイポーラトランジスタＮＢ１（図示せ
ず）の入力端１に接続されたＰＮ接合が順方向にバイア
スされ、寄生バイポーラトランジスタＮＢ１はオン状態
になり、中間接続点４は−ＶＦの電位となる。ＭＯＳト
ランジスタＮ５１のラテラルバイポーラトランジスタも
同様にオンし、中間接続点６は、−ＶＦの電位となる。
この状態でＭＯＳトランジスタＮ２のゲートバイアス
は、Ｖ６−Ｖ４＝０Ｖ（接続点６，４の電位をＶ６，Ｖ
４とする）で、ＭＯＳトランジスタＮ２はオフ状態にあ
る。このため、共通接続点２への影響はＭＯＳトランジ
スタＮ２の寄生バイポーラ電流のみとなる。従って、前
記雑音による共通接点２への影響をバイポーラ動作によ
るもののみに制限できる。実験によれば、精度劣化のう
ち２５％がＭＯＳトランジスタ、７５％がバイポーラト
ランジスタによるものであり、雑音による影響を軽減す
ることができる。更に、上記雑音印加時に入力保護ダイ
オードＮ１１またはＰ１１への直流電流を除いて、直流
電流経路は存在していないため、前記従来例の如く各素
子間に寸法比を設ける必要がないため素子面積を小さく
することができ、占有面積の縮小に有効である。
より低い雑音電圧Ｖｉｎ＜０［Ｖ］が非選択入力チャン
ネルに印加された場合について以下説明する。入力保護
ダイオードＮ１１により入力端１の電位Ｖ１は、−ＶＦ
にクランプされる。その結果、ＭＯＳトランジスタＮ１
の寄生ラテラルバイポーラトランジスタＮＢ１（図示せ
ず）の入力端１に接続されたＰＮ接合が順方向にバイア
スされ、寄生バイポーラトランジスタＮＢ１はオン状態
になり、中間接続点４は−ＶＦの電位となる。ＭＯＳト
ランジスタＮ５１のラテラルバイポーラトランジスタも
同様にオンし、中間接続点６は、−ＶＦの電位となる。
この状態でＭＯＳトランジスタＮ２のゲートバイアス
は、Ｖ６−Ｖ４＝０Ｖ（接続点６，４の電位をＶ６，Ｖ
４とする）で、ＭＯＳトランジスタＮ２はオフ状態にあ
る。このため、共通接続点２への影響はＭＯＳトランジ
スタＮ２の寄生バイポーラ電流のみとなる。従って、前
記雑音による共通接点２への影響をバイポーラ動作によ
るもののみに制限できる。実験によれば、精度劣化のう
ち２５％がＭＯＳトランジスタ、７５％がバイポーラト
ランジスタによるものであり、雑音による影響を軽減す
ることができる。更に、上記雑音印加時に入力保護ダイ
オードＮ１１またはＰ１１への直流電流を除いて、直流
電流経路は存在していないため、前記従来例の如く各素
子間に寸法比を設ける必要がないため素子面積を小さく
することができ、占有面積の縮小に有効である。
【００１４】図２に第二の実施例を示す。上記第一の実
施例では、入力チャンネルＣＨ１またはＣＨ２が選択か
ら非選択に変化した場合、選択時に入力端子１からの電
圧によりＰＭＯＳ又はＮＭＯＳ直列２段になっている中
間点３，４の例えば寄生容量に電荷が蓄えられたのち、
非選択になった時点で、入力端子１の電圧レベルがトラ
ンジスタＰ５１とかＮ５１を通して伝わることにより、
出力側ＭＯＳトランジスタＰ２とかＮ２が動作状態にな
る場合があり、共通ラインＯＵＴに影響を与える。この
第二の実施例では、新たに出力側に直列に１段ＭＯＳト
ランジスタＰ６１，Ｎ６１を追加してこれをを、制御信
号／ＰＨＩ１，ＰＨＩ１で出力ＯＵＴへの悪影響を軽減
したものである。
施例では、入力チャンネルＣＨ１またはＣＨ２が選択か
ら非選択に変化した場合、選択時に入力端子１からの電
圧によりＰＭＯＳ又はＮＭＯＳ直列２段になっている中
間点３，４の例えば寄生容量に電荷が蓄えられたのち、
非選択になった時点で、入力端子１の電圧レベルがトラ
ンジスタＰ５１とかＮ５１を通して伝わることにより、
出力側ＭＯＳトランジスタＰ２とかＮ２が動作状態にな
る場合があり、共通ラインＯＵＴに影響を与える。この
第二の実施例では、新たに出力側に直列に１段ＭＯＳト
ランジスタＰ６１，Ｎ６１を追加してこれをを、制御信
号／ＰＨＩ１，ＰＨＩ１で出力ＯＵＴへの悪影響を軽減
したものである。
【００１５】なお本発明は実施例のみに限られず種々の
応用が可能である。例えば実施例では、ＰＭＯＳトラン
ジスタＰ１，Ｐ２側の回路とＮＭＯＳトランジスタＮ
１，Ｎ２側の回路の両方でチャンネル選択としたが、い
ずれか一方の回路でチャンネル選択してもよい。また入
力保護回路２１にはダイオードＰ１１，Ｎ１１で入力保
護を行う回路を示したが、これに代えて例えばＭＯＳト
ランジスタで入力保護を行う回路としてもよい。
応用が可能である。例えば実施例では、ＰＭＯＳトラン
ジスタＰ１，Ｐ２側の回路とＮＭＯＳトランジスタＮ
１，Ｎ２側の回路の両方でチャンネル選択としたが、い
ずれか一方の回路でチャンネル選択してもよい。また入
力保護回路２１にはダイオードＰ１１，Ｎ１１で入力保
護を行う回路を示したが、これに代えて例えばＭＯＳト
ランジスタで入力保護を行う回路としてもよい。
【００１６】
【発明の効果】上記説明に示される通り、本発明はＡ／
Ｄ変換器等の入力チャンネルにおいて、非選択入力チャ
ンネルに印加される外部雑音等の電圧が共通出力ライン
上に影響を与えるのを防止し、特に、チャンネル回路内
のＭＯＳトランジスタの動作による影響を完全に抑え、
選択された入力チャンネルのアナログ入力を共通ライン
ＯＵＴに正しく取り込むことを実現させることができ
る。さらに本発明は、従来にくらべトランジスタ数は増
大するが、対策回路のｇｍをさほど大きくしなくても効
果を得られるので占有面積が小さいというメリットがあ
る。
Ｄ変換器等の入力チャンネルにおいて、非選択入力チャ
ンネルに印加される外部雑音等の電圧が共通出力ライン
上に影響を与えるのを防止し、特に、チャンネル回路内
のＭＯＳトランジスタの動作による影響を完全に抑え、
選択された入力チャンネルのアナログ入力を共通ライン
ＯＵＴに正しく取り込むことを実現させることができ
る。さらに本発明は、従来にくらべトランジスタ数は増
大するが、対策回路のｇｍをさほど大きくしなくても効
果を得られるので占有面積が小さいというメリットがあ
る。
【図１】本発明の一実施例の回路図。
【図２】本発明の他の実施例の回路図。
【図３】従来のアナログ入力チャンネル回路図。
【図４】同回路の動作を示す波形図。
【図５】同回路の問題点の説明図。
【図６】同回路の問題点の説明図。
ＣＨ１，ＣＨ２…複数のチャンネル回路、ＩＮ１，ＩＮ
２…入力チャンネル端子、１〜６…接続点、１１…共通
出力ライン、２１…入力保護回路、Ｐ１，Ｐ２，Ｐ４
１，Ｐ５１，Ｐ６１…ＰＭＯＳトランジスタ、Ｎ１，Ｎ
２，Ｎ４１，Ｎ５１，Ｎ６１…ＮＭＯＳトランジスタ、
Ｐ１１，Ｎ１１…入力保護ダイオード、Ｒ…入力保護抵
抗。
２…入力チャンネル端子、１〜６…接続点、１１…共通
出力ライン、２１…入力保護回路、Ｐ１，Ｐ２，Ｐ４
１，Ｐ５１，Ｐ６１…ＰＭＯＳトランジスタ、Ｎ１，Ｎ
２，Ｎ４１，Ｎ５１，Ｎ６１…ＮＭＯＳトランジスタ、
Ｐ１１，Ｎ１１…入力保護ダイオード、Ｒ…入力保護抵
抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 靖浩 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 平４−104608（ＪＰ，Ａ) 特開 平５−95266（ＪＰ，Ａ)
Claims (4)
- 【請求項１】入力保護回路を設けた入力端子と出力端子
との間に、第１導電型のＭＯＳトランジスタの電流通路
をｎ段（ｎ≧２）直列接続し、このｎ段のうち、前記入
力端子から見て１段目の第１のＭＯＳトランジスタを除
く少なくとも一つの第２のＭＯＳトランジスタのゲート
に、第１導電型の第３のＭＯＳトランジスタの電流通路
の一端を接続すると共にこの第３のＭＯＳトランジスタ
の電流通路の他端を前記入力端子に接続し、第２のＭＯ
Ｓトランジスタのゲートに第２導電型の第４のＭＯＳト
ランジスタのドレインを接続し、第４のＭＯＳトランジ
スタのソースを前記ｎ段ＭＯＳトランジスタの基板電位
とは異なる電位の電源に接続し、第１のＭＯＳトランジ
スタのゲートに第１の制御信号を印加し、第３，第４の
ＭＯＳトランジスタのゲートに前記第１の制御信号とは
相補的な第２の制御信号を印加してなるチャンネル回路
を、前記出力端子を互いに共通として複数並設したこと
を特徴とするアナログ入力チャンネルの選択回路。 - 【請求項２】入力保護回路を設けた入力端子と出力端子
との間に、第１導電型のＭＯＳトランジスタの電流通路
をｎ段（ｎ≧２）直列接続し、このｎ段のうち、前記入
力端子から見て１段目の第１のＭＯＳトランジスタを除
く少なくとも一つの第２のＭＯＳトランジスタのゲート
に、第１導電型の第３のＭＯＳトランジスタの電流通路
の一端を接続すると共にこの第３のＭＯＳトランジスタ
の電流通路の他端を前記入力端子に接続し、第２のＭＯ
Ｓトランジスタのゲートに第２導電型の第４のＭＯＳト
ランジスタのドレインを接続し、第４のＭＯＳトランジ
スタのソースを前記ｎ段ＭＯＳトランジスタの基板電位
とは異なる電位の電源に接続し、第１のＭＯＳトランジ
スタのゲートに第１の制御信号を印加し、第３，第４の
ＭＯＳトランジスタのゲートに前記第１の制御信号とは
相補的な第２の制御信号を印加してなる第１の回路と； 入力保護回路を設けた前記入力端子と出力端子との間
に、第２導電型のＭＯＳトランジスタの電流通路をｎ段
（ｎ≧２）直列接続し、このｎ段のうち、前記入力端子
から見て１段目の第５のＭＯＳトランジスタを除く少な
くとも一つの第６のＭＯＳトランジスタのゲートに、第
２導電型の第７のＭＯＳトランジスタの電流通路の一端
を接続すると共にこの第７のＭＯＳトランジスタの電流
通路の他端を前記入力端子に接続し、第６のＭＯＳトラ
ンジスタのゲートに第１導電型の第８のＭＯＳトランジ
スタのドレインを接続し、第８のＭＯＳトランジスタの
ソースを前記第２導電型のｎ段ＭＯＳトランジスタの基
板電位とは異なる電位の電源に接続し、第５のＭＯＳト
ランジスタのゲートに前記第２の制御信号を印加し、第
７，第８のＭＯＳトランジスタのゲートに前記第１の制
御信号を印加してなる第２の回路とを設け；かつ前記両
ｎ段の直列ＭＯＳトランジスタ回路を並列接続してなる
チャンネル回路を、前記出力端子を互いに共通として複
数並設したことを特徴とするアナログ入力チャンネルの
選択回路。 - 【請求項３】前記入力保護回路は、前記入力端子と電源
との間に接続されたダイオードを具備する請求項１また
は２に記載のアナログ入力チャンネルの選択回路。 - 【請求項４】前記ｎ段を３段以上として、この３段目以
降のＭＯＳトランジスタのゲートに、該ＭＯＳトランジ
スタが属するチャンネルの非選択時にオフとなる制御信
号を与える手段を有した請求項１または２に記載のアナ
ログ入力チャンネルの選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3277514A JP3002036B2 (ja) | 1991-10-24 | 1991-10-24 | アナログ入力チャンネルの選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3277514A JP3002036B2 (ja) | 1991-10-24 | 1991-10-24 | アナログ入力チャンネルの選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05122033A JPH05122033A (ja) | 1993-05-18 |
| JP3002036B2 true JP3002036B2 (ja) | 2000-01-24 |
Family
ID=17584662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3277514A Expired - Fee Related JP3002036B2 (ja) | 1991-10-24 | 1991-10-24 | アナログ入力チャンネルの選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3002036B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5684599B2 (ja) * | 2011-02-18 | 2015-03-11 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| FR3006833A1 (fr) | 2013-06-07 | 2014-12-12 | St Microelectronics Sa | Circuit et procede de conversion de signal |
-
1991
- 1991-10-24 JP JP3277514A patent/JP3002036B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05122033A (ja) | 1993-05-18 |
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