JP5684599B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置に関し、特に断線検出機能を持つアナログ・ディジタル変換回路ブロックを備えた半導体集積回路装置に適用して有効な技術に関する。

例えば、特許文献１には、現用回線と予備回線を１個の端子に合成する信号合成回路において、現用回線と予備回線のそれぞれにＴ型スイッチが配置された構成が示されている。当該Ｔ型スイッチは、回線上に直列接続された第１および第２のスイッチと、その共通接続ノードと接地電源電圧の間に接続された第３のスイッチに加えて、第１のスイッチと並列に接続された抵抗を備えており、各スイッチは現用回線と予備回線を切り替える際に適宜制御される。

特開昭６２−８６７２４号公報

例えばマイクロコントローラ（マイコン）等の半導体集積回路装置（ＬＳＩ）に搭載されるアナログ・ディジタル変換回路ブロックは、通常、複数チャネルのいずれかを共通のアナログ・ディジタル変換回路（ＡＤＣ）に接続するための複数のスイッチを備えている。図２９（ａ）〜（ｃ）は、本発明の前提として検討した半導体集積回路装置において、それぞれ異なるスイッチの構成例を示す回路図である。図２９（ａ）には、入力ノードＩＮと出力ノードＯＵＴの間にＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１のソース・ドレイン経路がそれぞれ並列に接続された所謂ＣＭＯＳスイッチ回路ＣＳが示されている。ＭＮ１およびＭＰ１は、クロック信号ＣＬＫおよび反転クロック信号（／ＣＬＫ）によって共にオン又は共にオフに制御される。

図２９（ｂ）には、３個のＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮｃと、３個のＰＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰｃからなるＴ型スイッチ回路ＴＳ’が示されている。ＭＮ１，ＭＮ２は入力ノードＩＮと出力ノードＯＵＴの間にソース・ドレイン経路が直列接続され、ＭＰ１，ＭＰ２もＩＮとＯＵＴの間にソース・ドレイン経路が直列接続される。ＭＰｃはＭＮ１，ＭＮ２の共通接続ノードの電圧ＶＮをアナログ用電源電圧ＶＣＣＡにプルアップし、ＭＮｃはＭＰ１，ＭＰ２の共通接続ノードの電圧ＶＰをアナログ用接地電源電圧ＶＳＳＡにプルダウンする。ＭＮ１，ＭＮ２，ＭＰｃはクロック信号ＣＬＫによって制御され、ＭＰ１，ＭＰ２，ＭＮｃは反転クロック信号（／ＣＬＫ）によって制御される。

ＴＳ’がオン状態の際には、ＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２がオン、ＭＰｃ，ＭＮｃがオフにそれぞれ駆動される。一方、ＴＳ’がオフ状態の際には、ＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２がオフ、ＭＰｃ，ＭＮｃがオンにそれぞれ駆動され、ＶＮがＶＣＣＡにプルアップされ、ＶＰがＶＳＳＡにプルダウンされる。このような構成例を用いると、ＴＳ’がオフ状態の際にＩＮとＯＵＴ間で高いアイソレーションを実現できる。すなわち、例えばＩＮ側から大電流が流れた場合、ほとんどの電流はＭＰｃやＭＮｃを介して流れ、ＭＮ２，ＭＰ２はオフ状態を維持するため、ＯＵＴ側（例えばＡＤＣの入力端子となる）へのリークが生じ難い。

図２９（ｃ）には、前述した図２９（ｂ）の構成例にイコライズスイッチが付加されたイコライズ付きＴ型スイッチ回路ＥＴＳ’が示されている。イコライズスイッチは、ＭＮ１，ＭＮ２の共通接続ノードとＭＰ１，ＭＰ２の共通接続ノードの間にソース・ドレイン経路が並列接続されたＮＭＯＳトランジスタＭＮ３およびＰＭＯＳトランジスタＭＰ３から構成される。ＭＮ３はＣＬＫで駆動され、ＭＰ３は（／ＣＬＫ）で駆動される。例えば、図２９（ｂ）のＴＳ’の場合、ＡＤＣのサンプリング動作に伴いＴＳ’をオフからオンに遷移させると、その初期段階ではＶＮとＶＰは異電位となり、サンプリング終了間際でもＶＮとＶＰを同電位にするための電流が流れる場合がある。その電流はチャネルの入力部に接続された信号源抵抗等を介して電圧降下を発生させ、ＡＤＣの変換誤差の原因となる。図２９（ｃ）の構成例を用いると、ＥＴＳ’のオン時にＶＮとＶＰを同電位にすることができるので、このようなＡＤＣの変換誤差が生じ難い。

ところで、このようなアナログ・ディジタル変換回路ブロックでは、近年、各チャネルの外部配線における断線有無を検出するための断線検出機能を搭載することが求められている。図３０は、本発明の前提として検討した半導体集積回路装置において、そのアナログ・ディジタル変換回路ブロック周りの主要部の構成例を示す回路図である。図３０において、Ａ［０］，Ａ［１］は、マイコン等の半導体集積回路装置（ＬＳＩ）と外部の回路とを接続する入力ポートであり、この例では２チャネル分の入力ポートが備わっている。

ＬＳＩの内部において、Ａ［０］，Ａ［１］は、それぞれ図２９（ｂ）に示したようなＴ型スイッチ回路ＴＳ’［０］，ＴＳ’［１］を介してアナログ・ディジタル変換回路ＡＤＣの入力端子Ａｉｎに接続される。ＡｉｎとＶＣＣＡの間には、クロック信号ＣＬＫａ０で駆動されるプルアップ用のＰＭＯＳトランジスタＭＰｕが設けられ、ＡｉｎとＶＳＳＡの間には、クロック信号ＣＬＫｂ０で駆動されるプルダウン用のＮＭＯＳトランジスタＭＮｄが設けられる。また、ＬＳＩの外部において、Ａ［０］は、入力用の外部抵抗Ｒａ［０］を介してチャネル［０］用の信号入力端子Ｖｉｎｔ［０］に接続されると共に、プルアップ用の外部抵抗Ｒｂ［０］を介してＶＣＣＡに接続される。同様に、Ａ［１］は、入力用の外部抵抗Ｒａ［１］を介してチャネル［１］用の信号入力端子Ｖｉｎｔ［１］に接続されると共に、プルアップ用の外部抵抗Ｒｂ［１］を介してＶＣＣＡに接続される。

このような構成例において、チャネル［０］のアナログ信号（Ｖｉｎｔ［０］）をディジタル信号に変換する際には、ＴＳ’［０］がオンに、ＴＳ’［１］がオフに駆動され、チャネル［１］のアナログ信号（Ｖｉｎｔ［１］）をディジタル信号に変換する際には、ＴＳ’［１］がオンに、ＴＳ’［０］がオフに駆動される。この際には、あるチャネル（例えばチャネル［０］）を対象としたＡＤＣのサンプリング動作中に別のチャネル（例えばチャネル［１］）のアナログ信号が影響を及ぼさないようにするため、高いアイソレーション特性を持つＴ型スイッチ回路（あるいはイコライズ付きＴ型スイッチ回路）を用いることが望ましい。

ここで、前述した断線検出機能とは、Ａ［０］とＶｉｎｔ［０］の間やＡ［１］とＶｉｎｔ［１］の間の断線有無を検出する機能である。図３０の例は、Ａ［０］とＶｉｎｔ［０］の間が断線有りであり、Ａ［１］とＶｉｎｔ［１］の間が断線無しである場合が示されている。まず、断線検出を行う前に、Ａｉｎの電圧Ｖｂは予めＭＰｕを介してＶＣＣＡにプリチャージされ、Ｖｉｎｔ［０］，Ｖｉｎｔ［１］の電圧はＶＣＣＡよりも小さい電圧を入力されているものと仮定する。その後、ＴＳ’［０］のみをオンさせると、ＶｂはＶｉｎｔ［０］からＡ［０］までの外部配線が断線しているため、Ｒｂ［０］を介してＶＣＣＡとなる。

次に、Ｖｂを予めＶＣＣＡにプリチャージしたのち、ＴＳ’［１］のみをオンさせた場合を考える。このとき、外部配線は断線していないためＡ［１］とＶｉｎｔ［１］の間のインピーダンス（Ｒａ［１］の抵抗値）は例えば０〜１ＫΩ程度であり、Ａ［１］とＲｂ［１］の間のインピーダンス（Ｒｂ［１］の抵抗値）は１ＭΩ程度である。Ｒｂ［１］＞＞Ｒａ［１］であるため、ＶｂはほぼＶｉｎｔ［１］の電位となる。したがって、このＶｂの結果をＡＤＣによってアナログ／ディジタル変換（Ａ／Ｄ変換）することで、断線の有無を判断することができる。例えば、デジタルコードでＶＣＣＡが出力されれば断線と判断され、デジタルコードでＶｉｎｔ［０］やＶｉｎｔ［１］のデジタルコードが出力されれば断線無しと判断される。

しかしながら、図３０で述べたような構成ならびに動作を用いて断線検出を行うと、信頼性が高い断線検出を行えない場合があることが本発明者等によって見出された。図３１は、図３０の構成例を用いて断線検出を行う場合の動作例を示す波形図である。図３１に示すように、チャネル［０］を対象とした断線検出を行う前に、Ｖｂの電位はＭＰｕによってＶＣＣＡにプリチャージされる。このときＴＳ’［０］のオフ状態に伴い、そのＶＮおよびＶＰはそれぞれＶＣＣＡおよびＶＳＳＡであるため、ＶＰとＶｂの電位が異なる。断線検出の開始に伴いＴＳ’［０］がオンに遷移すると、ＶＰを充電するために電流Ｉ_Ｔが流れる。その電流Ｉ_Ｔは抵抗Ｒｂ［０］で電圧降下を引き起こし、ＶＣＣＡに対して（Ｉ_Ｔ×Ｒｂ［０］）分のＡ／Ｄ変換誤差を引き起こす。その結果、断線検出の結果に誤りが生じる恐れがある。

ここで、仮にＡＤＣのサンプリング周期を長くできるのであれば、Ｖｂは所定の時定数でＶＣＣＡに収束するため問題なく断線検出を行うことが可能である。しかしながら、アナログ・ディジタル変換回路ブロックの高速化のためには、サンプリング周期の長期化は望ましくない。勿論、断線検出時のみでＡＤＣのサンプリング周期を長くするようなことも可能である。ただし、この場合、多チャネル化が進むほど断線検出の所要時間が飛躍的に増大することに加えて、専用のタイミングクロックによる専用の制御シーケンスを別途設ける必要があり、回路面積の増大や制御の複雑化を招く恐れがある。また、例えば自動車用途等では、バッテリによって生成され、意図せずに入力ポートに注入された大電流をＭＰｃ，ＭＮｃで引き抜くことが求められる場合があり、この場合、ＭＰｃ，ＭＮｃのトランジスタサイズが大きくなる。そうすると、ＶｂがＶＣＣＡに収束するまでの時定数が非常に大きくなり、断線検出の所要時間が飛躍的に増大することになる。

更に、このような問題は、アナログ・ディジタル変換回路ブロックの多チャネル化、高速化に加えて、高精度化が進むほどより顕著なものとなる。すなわち、図３０の構成例では、通常のＡ／Ｄ変換の際に、抵抗Ｒａ（Ｒａ［０］，Ｒａ［１］）と抵抗Ｒｂ（Ｒｂ［０］，Ｒｂ［１］）の比率に応じた誤差が生じるため、高精度化を図るためには、Ｒａに比べてＲｂの大きさをより大きくすることが望ましい。そうすると、前述した電流Ｉ_ＴとＲｂによる電圧降下が大きくなり、加えてＶｂがＶＣＣＡに回復するまでの時定数も大きくなるため、信頼性が高い断線検出がより困難となり得る。

本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、アナログ・ディジタル変換回路ブロックを備えた半導体集積回路装置において、信頼性の高い断線検出を実現することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。

本実施の形態による半導体集積回路装置は、入力ポートと、当該入力ポートにソース・ドレインの一端が共通接続される第１および第２ＭＩＳトランジスタと、第１および第２ＭＩＳトランジスタのソース・ドレインの他端を第１ノードに共通接続する第１配線経路と、アナログ・ディジタル変換回路とを備え、第１および第２サイクルを実行するものである。入力ポートは、第１外部抵抗を介して第１電源電圧に接続され、第１外部抵抗よりも小さい抵抗値を持つ第２外部抵抗を介して測定対象となるアナログ信号入力端子に接続される。第１ＭＩＳトランジスタと第２ＭＩＳトランジスタは、異なる導電型を持つ。アナログ・ディジタル変換回路は、第１ノードの電圧をディジタル信号に変換する。第１および第２サイクルは、アナログ信号入力端子から入力ポートまでの経路の断線有無を検出する際に第１、第２の順で実行される。第１サイクルでは、第１および第２ＭＩＳトランジスタがオフに駆動され、第１配線経路が第１電源電圧にプリチャージされる。第２サイクルでは、第１および第２ＭＩＳトランジスタがオンに駆動され、アナログ・ディジタル変換回路による動作が行われる。

このような半導体集積回路装置を用いると、断線有りの場合、第１サイクルから第２サイクルに移行する時点で第１および第２ＭＩＳトランジタのそれぞれの両端には電位差が生じていないため、第１外部抵抗には殆ど電流が流れない。これにより、第１外部抵抗の電圧降下に伴うアナログ・ディジタル変換回路の変換誤差を低減できるため、信頼性の高い断線検出が実現可能になる。

本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、アナログ・ディジタル変換回路ブロックを備えた半導体集積回路装置において、信頼性の高い断線検出が実現可能になる。

本発明の実施の形態１による半導体集積回路装置において、その概略構成の一例を示すブロック図である。 本発明の実施の形態１による半導体集積回路装置において、それに含まれるアナログ・ディジタル変換回路ブロック周りの主要部の構成例を示す概略図である。 図２のアナログ・ディジタル変換回路ブロックにおいて、そのＴ型スイッチ回路周りの詳細な構成例を示す回路図である。 （ａ）〜（ｃ）は、図３のＴ型スイッチ回路を用いた場合のそれぞれ異なる動作モードを示す模式図である。 図２のアナログ・ディジタル変換回路ブロックにおいて、その断線検出時の動作例を示す波形図である。 本発明の実施の形態２による半導体集積回路装置において、それに含まれるアナログ・ディジタル変換回路ブロック周りの主要部の構成例を示す概略図である。 図６のアナログ・ディジタル変換回路ブロックにおいて、そのマルチプレクサ回路周りの詳細な構成例を示す回路図である。 図７のアナログ・ディジタル変換回路ブロックにおける断線検出時の動作例を示すシーケンス図である。 本発明の実施の形態３による半導体集積回路装置において、図６のアナログ・ディジタル変換回路ブロックにおけるマルチプレクサ回路周りの詳細な構成例を示す回路図である。 図９のアナログ・ディジタル変換回路ブロックにおける断線検出時の動作例を示すシーケンス図である。 図１０とは異なる断線検出時の動作例を示すシーケンス図である。 本発明の実施の形態４による半導体集積回路装置において、図６のアナログ・ディジタル変換回路ブロックにおけるマルチプレクサ回路周りの詳細な構成例を示す回路図である。 図１２のアナログ・ディジタル変換回路ブロックにおける断線検出時の動作例を示すシーケンス図である。 本発明の実施の形態５による半導体集積回路装置において、図６のアナログ・ディジタル変換回路ブロックにおけるマルチプレクサ回路周りの詳細な構成例を示す回路図である。 図１４のアナログ・ディジタル変換回路ブロックにおける断線検出時の動作例を示すシーケンス図である。 図１５とは異なる断線検出時の動作例を示すシーケンス図である。 本発明の実施の形態６による半導体集積回路装置において、そのアナログ・ディジタル変換回路ブロック内の各スイッチ回路周りの構成例を示す回路図である。 （ａ）〜（ｄ）は、図１７のイコライズ付きＴ型スイッチ回路を用いた場合のそれぞれ異なる動作モードを示す模式図である。 本発明の実施の形態６による半導体集積回路装置において、図６のアナログ・ディジタル変換回路ブロックにおけるマルチプレクサ回路周りの詳細な構成例を示す回路図である。 図１９のアナログ・ディジタル変換回路ブロックにおける断線検出時の動作例を示すシーケンス図である。 図２０とは異なる断線検出時の動作例を示すシーケンス図である。 本発明の実施の形態７による半導体集積回路装置において、そのアナログ・ディジタル変換回路ブロック内の各スイッチ回路の構成例を示す回路図である。 図２２のイコライズ付きＴ型スイッチ回路における昇圧回路の構成例を示す回路図である。 図２２のイコライズ付きＴ型スイッチ回路を用いた断線検出時の動作例を示す波形図である。 図２４の補足図である。 本発明の実施の形態７による半導体集積回路装置において、図２２とは異なる各スイッチ回路の構成例を示す回路図である。 本発明の実施の形態８による半導体集積回路装置において、それに含まれるアナログ・ディジタル変換回路ブロック周りの主要部の構成例を示す概略図である。 図２７のアナログ・ディジタル変換回路ブロックにおいて、その断線検出時の動作例を示す波形図である。 （ａ）〜（ｃ）は、本発明の前提として検討した半導体集積回路装置において、それぞれ異なるスイッチの構成例を示す回路図である。 本発明の前提として検討した半導体集積回路装置において、そのアナログ・ディジタル変換回路ブロック周りの主要部の構成例を示す回路図である。 図３０の構成例を用いて断線検出を行う場合の動作例を示す波形図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
《半導体集積回路装置の全体構成》
図１は、本発明の実施の形態１による半導体集積回路装置において、その概略構成の一例を示すブロック図である。図１に示す半導体集積回路装置ＬＳＩは、例えば、１個の半導体チップ上に形成されたマイコン等であり、アナログ・ディジタル変換回路ブロックＡＤＣＢＫ、ディジタル回路ブロックＤＧＢＫ、クロック信号生成回路ＰＬＬ、および周辺回路ＰＥＲＩ１，ＰＥＲＩ２等を備えている。ＤＧＢＫには、外部端子からディジタル用電源電圧ＶＤＤとディジタル用接地電源電圧ＶＳＳが供給される。ＡＤＣＢＫには、外部端子からアナログ用電源電圧ＶＣＣＡとアナログ用接地電源電圧ＶＳＳＡが供給される。特に限定はされないが、ＶＣＣＡは５Ｖ等であり、ＶＤＤは１．５Ｖ等である。

ＤＧＢＫは、プロセッサ回路ＣＰＵと、ＣＰＵとの間でＣＰＵバスＢＳ＿ＣＰＵを介して接続されるリードオンリーメモリＲＯＭ、ランダムアクセスメモリＲＡＭ、ロジック回路ＬＯＧ、および不揮発性メモリ（例えばフラッシュメモリ）ＮＶＭ等を備えている。また、ＤＧＢＫは、ＰＥＲＩ１，ＰＥＲＩ２が接続される周辺バスＢＳ＿ＰＥＲＩと、ＢＳ＿ＣＰＵとＢＳ＿ＰＥＲＩとの間の通信を制御するバスコントローラ回路ＢＳＣを備えている。ＣＰＵは、ＰＬＬからのクロック信号を受けて動作し、制御ラインＬＮ＿ＣＴＬを介してＲＯＭ、ＲＡＭ、ＬＯＧ、ＮＶＭ、ＰＥＲＩ１，ＰＥＲＩ２を適宜制御する。

ＡＤＣＢＫは、マルチプレクサ回路ＭＰＸ、アナログ・ディジタル変換回路ＡＤＣ、データレジスタＲＥＧ＿ＡＤＣ、およびサンプリング・ホールド制御回路ＳＨＣ等を備えている。ＭＰＸは、複数チャネル（ここでは８チャネル）の外部端子（入力ポート）Ａ［０］〜Ａ［７］の中からいずれか１個のチャネルを選択しＡＤＣに出力する。ＡＤＣは、サンプリング・ホールド回路ＳＨと、ＡＤＣコア回路ＡＤＣＣＲを備えている。ＳＨは、ＭＰＸによって選択されたチャネルのアナログ信号を容量等によって保持する。この際に、ＳＨＣは、ＰＬＬからのクロック信号に応じてＳＨでの保持周期（サンプリング周期）を制御する。特に限定はされないが、サンプリング周期は１μｓ／チャネル等である。

ＡＤＣＣＲは、コンパレータ回路等を備え、ＳＨによって保持されたアナログ信号をｎビットのディジタル信号Ｄ［０］，Ｄ［１］，…，Ｄ［ｎ−１］に変換し、ＲＥＧ＿ＡＤＣに格納する。ＲＥＧ＿ＡＤＣに格納されたディジタル信号は、ＢＳ＿ＣＰＵを介してＣＰＵ等によって適宜読み出される。ＡＤＣＣＲの構成は、特に限定はされないが、代表的にはＳＡＲ（逐次比較）型、Δ−Σ型、パイプライン型等が知られている。ここで、特に限定はされないが、ＣＰＵは、ＢＳ＿ＣＰＵを介してＡＤＣＢＫの動作シーケンスを適宜制御する。例えば、ＭＰＸに対しては、ＭＰＸ内に含まれる各スイッチ回路を適宜制御することで、いずれか１個のチャネルを選択させたり、あるいはサンプリング周期毎に各チャネルを順番に切り替えながら選択させたり、更に、詳細は後述するが断線検出に伴う所定の制御を行わせる。また、ＳＨＣに対しては、サンプリング周期の設定等を行う。なお、これらの動作シーケンスの制御は、勿論、ＡＤＣＢＫ内に複数の動作シーケンスを実行するシーケンサ回路等を搭載して行うことも可能である。この場合、ＣＰＵは、当該シーケンサ回路等に対して動作シーケンスの指定等を行う。

《アナログ・ディジタル変換回路ブロックの主要部の構成［１］》
図２は、本発明の実施の形態１による半導体集積回路装置において、それに含まれるアナログ・ディジタル変換回路ブロック周りの主要部の構成例を示す概略図である。図２では、図１のアナログ・ディジタル変換回路ブロックＡＤＣＢＫにおけるマルチプレクサ回路ＭＰＸ周りの構成例が示されている。図１では８チャネル分の入力ポートを備えていたが、図２では簡略化して５チャネル分の入力ポートＡ［０］〜Ａ［４］を備えるものとする。

図２のマルチプレクサ回路ＭＰＸ１は、Ａ［０］〜Ａ［４］のいずれかをアナログ・ディジタル変換回路ＡＤＣの入力端子Ａｉｎに接続する５個のＴ型スイッチ回路ＴＳ［０］〜ＴＳ［４］と、ＡｉｎをＶＣＣＡにプルアップするＰＭＯＳトランジスタＭＰｕと、ＡｉｎをＶＳＳＡにプルダウンするＮＭＯＳトランジスタＭＮｄを備えている。ＭＰｕ，ＭＮｄは、プルアップ・プルダウン回路ＰＵＰＤを構成する。半導体集積回路装置（ＬＳＩ）の外部において、入力ポートＡ［ｋ］（ｋ＝０，１，…，４）は、入力用の外部抵抗Ｒａ［ｋ］を介してチャネル［ｋ］用の信号入力端子Ｖｉｎｔ［ｋ］に接続されると共に、プルアップ用の外部抵抗Ｒｂ［ｋ］を介してＶＣＣＡに接続される。図２の構成例では、チャネル［０］用のＶｉｎｔ［０］とＡ［０］の間に断線が生じているものとする。

《Ｔ型スイッチ回路の構成および動作》
図３は、図２のアナログ・ディジタル変換回路ブロックにおいて、そのＴ型スイッチ回路周りの詳細な構成例を示す回路図である。図３に示すように、各チャネル［ｋ］に含まれるＴ型スイッチ回路ＴＳ［ｋ］は、図２９（ｂ）や図３０に示したＴ型スイッチ回路ＴＳ’と同様のＰＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰｃおよびＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮｃを備えるが、各トランジスタのオン・オフ制御信号がＴＳ’とは異なっている。図３の構成例では、ＴＳ［ｋ］に対して３系統のクロック信号ＣＬＫａ１，ＣＬＫｂ１，ＣＬＫｃ１（ならびに各反転クロック信号（／ＣＬＫａ１，／ＣＬＫｂ１，／ＣＬＫｃ１））が供給されている。

ＣＬＫａ１はＭＮ１のゲートに供給され、／ＣＬＫａ１はＭＰ１のゲートに供給される。ＣＬＫｂ１はＭＮ２のゲートに供給され、／ＣＬＫｂ１はＭＰ２のゲートに供給される。ＣＬＫｃ１はＭＰｃのゲートに供給され、／ＣＬＫｃ１はＭＮｃのゲートに供給される。また、プルアップ・プルダウン回路ＰＵＰＤを構成するＭＰｕのゲートにはクロック信号ＣＬＫａ０が供給され、ＰＵＰＤを構成するＭＮｄのゲートにはクロック信号ＣＬＫｂ０が供給される。

図３に示すようなＴ型スイッチ回路ＴＳ［ｋ］を用いると、各クロック信号を適宜制御することで図４（ａ）〜（ｃ）に示すような動作モードが実現可能になる。図４（ａ）〜（ｃ）は、図３のＴ型スイッチ回路を用いた場合のそれぞれ異なる動作モードを示す模式図である。図４（ａ）は、オフモードであり、ＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２がオフに、ＭＰｃ，ＭＮｃがオンに駆動される。この場合、ＣＬＫａ１，ＣＬＫｂ１は共に‘Ｌ’レベルであり、ＣＬＫｃ１は‘Ｌ’レベルである。オフモードでは、図２９（ｂ）や図３０に示したＴ型スイッチ回路ＴＳ’と同様に、ＭＮ１，ＭＮ２の共通接続ノードの電圧ＶＮがＶＣＣＡにプリチャージされ、ＭＰ１，ＭＰ２の共通接続ノードの電圧ＶＰがＶＳＳＡにプリチャージされる。

図４（ｃ）は、オンモードであり、図２９（ｂ）や図３０のＴＳ’と同様に、ＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２がオンに、ＭＰｃ，ＭＮｃがオフに駆動される。この場合、ＣＬＫａ１，ＣＬＫｂ１は共に‘Ｈ’レベルであり、ＣＬＫｃ１は‘Ｈ’レベルである。図４（ｂ）は、断線検出アシストモードであり、図２９（ｂ）や図３０のＴＳ’では実現できないモードである。断線検出アシストモードでは、ＭＮ１，ＭＰ１，ＭＰｃ，ＭＮｃがオフに、ＭＮ２，ＭＰ２がオンに駆動される。この場合、ＣＬＫａ１は‘Ｌ’レベルであり、ＣＬＫｂ１は‘Ｈ’レベルであり、ＣＬＫｃ１は‘Ｈ’レベルである。なお、ここでは３系統のクロック信号を用いたが、図４（ａ）〜（ｃ）から判るように、場合によってはＣＬＫｂ１とＣＬＫｃ１を共通化して２系統のクロック信号とすることも可能である。

《アナログ・ディジタル変換回路ブロックの主要部の動作［１］》
図５は、図２のアナログ・ディジタル変換回路ブロックにおいて、その断線検出時の動作例を示す波形図である。図５に示すように、断線検出の際には、Ｔ型スイッチ回路ＴＳ［ｋ］をオフモードから断線検出アシストモードを介してオンモードに遷移させる。ＴＳ［ｋ］がオフモードの際には、プルアップ・プルダウン回路ＰＵＰＤ内のＭＰｕ，ＭＮｄもオフとなっており、ＡＤＣの入力端子Ａｉｎの電圧Ｖｂは不定となる。ただし、通常は、その前段階において、前回の測定に伴うＡｉｎの値をリセットするため、ＶｂはＭＮｄを介してＶＳＳＡレベルに駆動される。また、ＴＳ［ｋ］がオフモードの際には、前述したように、電圧ＶＮはＶＣＣＡに、電圧ＶＰはＶＳＳＡに制御されている。

次いで、ＴＳ［ｋ］は断線検出アシストモードに移行する。断線検出アシストモードでは、ＰＵＰＤにおけるＣＬＫａ０が‘Ｌ’レベルに駆動され、ＶｂはＭＰｕを介してＶＣＣＡにプルアップされる。また、ＴＳ［ｋ］においてＭＰ２はオンに駆動されているため、ＭＰｕならびにＭＰ２を介してＶＰもＶＣＣＡに充電される。その結果、Ｖｂ，ＶＮ，ＶＰ共にＶＣＣＡとなる状態が構築される。なお、ＴＳ［ｋ］をオフモードから断線検出アシストモードに遷移させる際には、図５に示すように、ＣＬＫｂ１の変化をＣＬＫｃ１の変化よりも時間Ｔｄｌｙだけ遅らせる（すなわちＭＮｃ，ＭＰｃをオフにしたのちＭＮ２，ＭＰ２をオンにする）ことが望ましい。これによってＶＣＣＡからＶＳＳＡへのショートを防ぐことができる。この観点で、クロック信号は、前述したように２系統とすることも可能であるが３系統とする方がより望ましい。ただし、例えば遅延回路を設け、ＣＬＫｃ１を遅延させてＣＬＫｂ１を生成することなどで２系統とすることも可能である。

続いて、ＴＳ［ｋ］はオンモードに移行する。オンモードでは、ＰＵＰＤ内のＭＰｕ，ＭＮｄはオフとなり、入力ポートＡ［ｋ］がＴＳ［ｋ］を介してＡｉｎに接続される。この際に、断線が存在するＡ［０］の電圧Ｖａは、Ｒｂ［０］を介してＶＣＣＡとなっており、加えて断線検出アシストモードに伴いＶＰもＶＳＳＡではなくＶＣＣＡとなっているため、図３１に示したようなＲｂ［０］を介した充電電流は流れない。その結果、Ｒｂ［０］を介した電圧降下は生じず、ＡＤＣの変換誤差は生じない。ＶｂをＡＤＣによりＡ／Ｄ変換するとＶＣＣＡのデジタルコードが出力される。この結果は断線有りを示す。なお、チャネル［ｋ］が断線無しの場合には、通常、Ｒａ［ｋ］（例えば０〜１ＫΩ）＜＜Ｒｂ［ｋ］（例えば１ＭΩ）であるためＶｂ＝Ｖｉｎｔ［ｋ］となる。この値をＡ／Ｄ変換すると、Ｖｉｎｔ［ｋ］のデジタルコードが出力され、断線無しと判断される。

《本実施の形態１による主要な効果》
以上のように、断線検出アシストモードを設け、Ｔ型スイッチ回路の中間ノード（ＶＮ，ＶＰ）を予めＶＣＣＡに設定しておくことで、断線有り時に高抵抗のＲｂ［ｋ］に伴い生じ得る電圧降下（ＩＲドロップ）を抑制できる。その結果、断線有無の誤判定が防止でき、信頼性の高い断線検出が実現可能になる。更に、断線検出に伴いサンプリング周期を長くする必要性が無いことからアナログ・ディジタル変換回路ブロックＡＤＣＢＫの高速化に寄与でき、また、Ｒｂ［ｋ］の更なる高抵抗化も図れることからＡＤＣＢＫの高精度化にも寄与できる。

なお、ここでは、断線検出用としてプルアップ・プルダウン回路ＰＵＰＤを設けたが、ＰＵＰＤは断線検出時以外にも使用することが可能である。例えば、前サイクルのＡ／Ｄ変換動作に伴い残留した各経路上の電荷をリセットしたい場合や、あるいはＡｉｎをＶＣＣＡ又はＶＳＳＡとしてＡＤＣの動作確認を行いたい場合等で用いることが可能である。また、図４（ｂ）に示した断線検出アシストモードでは、ＭＰｃ，ＭＮｃ共にオフとしたが、場合によってはＭＰｃの方をオンとすることも可能である。ただし、この場合、ＭＰｃとＭＮｃに個別のクロック信号が必要とされるため、制御を単純化するためにはＭＰｃ，ＭＮｃ共にオフとする方が望ましい。

更に、ここではＴ型スイッチ回路を前提としたが、本実施の形態は必ずしもＴ型スイッチ回路に限られるものではない。すなわち、本実施の形態の本質的な特徴は、断線検出を開始する時点で、一端が入力ポートＡ［ｋ］に接続されるトランジスタスイッチの両端に電位差を持たせないようにしたことにある。この際に、仮に当該トランジスタスイッチとＡｉｎの間の経路上に他のトランジスタスイッチが存在する場合にも、当該他のトランジスタスイッチの両端に電位差を持たせないようにしたことにある。これにより、各トランジスタスイッチがオンとなった際に高抵抗のＲｂ［ｋ］に電流が流れないようになる。

（実施の形態２）
《アナログ・ディジタル変換回路ブロックの主要部の構成［２］》
図６は、本発明の実施の形態２による半導体集積回路装置において、それに含まれるアナログ・ディジタル変換回路ブロック周りの主要部の構成例を示す概略図である。図６では、図１のアナログ・ディジタル変換回路ブロックＡＤＣＢＫにおけるマルチプレクサ回路ＭＰＸ周りの構成例が示されている。前述した図２は、各入力ポートが１個のＴ型スイッチ回路ＴＳ［ｋ］を介してアナログ・ディジタル変換回路ＡＤＣの入力端子Ａｉｎに接続される構成となっていたが、図６は、各入力ポート毎に、１個、２個又は３個のスイッチ回路を介してＡｉｎに接続される構成となっている。

図６のマルチプレクサ回路ＭＰＸ２において、４個の入力ポートＡ［０］〜Ａ［３］は、それぞれ１個のスイッチ回路ＳＷ［０］〜ＳＷ［３］を介してＡｉｎに接続される。（Ｎ−１）個の入力ポートＡ［４，１］〜Ａ［４，Ｎ−１］は、それぞれ１個のスイッチ回路ＳＷ［４，１］〜ＳＷ［４，Ｎ−１］を介して共通のスイッチ回路ＳＷ［４］の一端に接続され、ＳＷ［４］を介してＡｉｎに接続される。すなわち、２個のスイッチ回路を介してＡｉｎに接続される。Ｎ個の入力ポートＡ［４，Ｎ，１］〜Ａ［４，Ｎ，Ｎ］は、それぞれ１個のスイッチ回路ＳＷ［４，Ｎ，１］〜ＳＷ［４，Ｎ，Ｎ］を介して共通のスイッチ回路ＳＷ［４，Ｎ］の一端に接続され、ＳＷ［４，Ｎ］を介してＳＷ［４］の一端に接続され、ＳＷ［４］を介してＡｉｎに接続される。すなわち、３個のスイッチ回路を介してＡｉｎに接続される。

図６のように、ツリー状に分岐されると共に各入力ポート毎にツリーの階層が異なるようなスイッチ回路を用いた回路方式を、ここではサブコモン化方式と呼ぶことにする。サブコモン化方式は、特に、多くの入力ポートが必要とされ、かつ高速性が必要とされるチャネルと低速でもよいチャネルが混在するようなシステムに対して有益な方式である。例えば図６において、Ａ［０］〜Ａ［３］はＡｉｎまでの経路にスイッチ回路が１個しか存在せず、並列に接続されるスイッチ回路も５個しかない。この経路の時定数は、Ｒｏｎ（スイッチ回路１個のオン抵抗）×５ＣＬ（ＣＬ：１個のスイッチ回路の負荷容量）であり、時定数が小さいため高速変換経路として使用できる。

一方、Ａ［４，Ｎ，１］〜Ａ［４，Ｎ，Ｎ］はＡｉｎまでの経路にスイッチ回路が３個存在し、並列に接続されるスイッチ回路は（２Ｎ＋５）個となる。この経路の時定数はおおよそ３Ｒｏｎ×（２Ｎ＋５）ＣＬであり、時定数が大きいため低速変換経路として使用できる。このようにして、高速ポートはＡ［０］〜Ａ［３］、中速ポートはＡ［４，１］〜Ａ［４，Ｎ−１］、低速ポートはＡ［４，Ｎ，１］〜Ａ［４，Ｎ，Ｎ］と分類することができる。サブコモン化方式を用いずに（すなわち図２のような構成例によって）同一チャネル数を実現する場合と比較すると、サブコモン化方式を用いることで、高速ポートの時定数をより削減できることから速度の上限を上げることができる。

《アナログ・ディジタル変換回路ブロックの主要部の構成および動作［２ａ］》
図７は、図６のアナログ・ディジタル変換回路ブロックにおいて、そのマルチプレクサ回路周りの詳細な構成例を示す回路図である。図７に示すマルチプレクサ回路ＭＰＸ２ａは、図６のＭＰＸ２内のＳＷ［０］〜ＳＷ［４］，ＳＷ［４，１］〜ＳＷ［４，Ｎ］，ＳＷ［４，Ｎ，１］〜ＳＷ［４，Ｎ，Ｎ］がそれぞれ図２９（ａ）に示したようなＣＭＯＳスイッチ回路ＣＳ［０］〜ＣＳ［４］，ＣＳ［４，１］〜ＣＳ［４，Ｎ］，ＣＳ［４，Ｎ，１］〜ＣＳ［４，Ｎ，Ｎ］で構成されたものとなっている。また、ＭＰＸ２ａは、アナログ・ディジタル変換回路ＡＤＣの入力端子Ａｉｎに接続されたプルアップ・プルダウン回路ＰＵＰＤを備えている。ＰＵＰＤは、クロック信号ＣＬＫａ０に応じてＡｉｎをＶＣＣＡにプルアップするＰＭＯＳトランジスタＭＰｕと、クロック信号ＣＬＫｂ０に応じてＡｉｎをＶＳＳＡにプルダウンするＮＭＯＳトランジスタＭＮｄを備える。

図８は、図７のアナログ・ディジタル変換回路ブロックにおける断線検出時の動作例を示すシーケンス図である。ここでは、図７の入力ポートＡ［４，Ｎ，Ｎ］に繋がる外部配線に断線が有り、この断線を検出する場合を例に説明を行う。図７のようにＣＭＯＳスイッチ回路によるサブコモン化方式を用いた構成例においても、実施の形態１の場合と同様に、断線検出を開始する時点で、入力ポートＡ［ｋ］とＡｉｎの間の経路に存在する各トランジスタスイッチの両端に電位差を生じさせないような制御を行うことが有益となる。そこで、図８に示すように、断線検出を開始する前に断線検出アシスト期間を設ける。

断線検出アシスト期間では、ＣＳ［４，Ｎ，Ｎ］の一端からＡｉｎまでの経路をＶＣＣＡに充電するため、ＣＳ［４，Ｎ］およびＣＳ［４］がオンに駆動されると共にＣＬＫａ０を‘Ｌ’レベルとすることでＰＵＰＤ内のＭＰｕがオンに駆動される。この際に、ＣＳ［４，Ｎ，Ｎ］はオフであり、また、ＭＰｕによる充電速度を早めるためその他のスイッチ回路もオフである。そして、この断線検出アシスト期間の後に、ＭＰｕをオフに戻し、ＣＳ［４，Ｎ，Ｎ］をオフからオンに遷移させることで断線検出が開始される。入力ポートＡ［４，Ｎ，Ｎ］に繋がる外部配線に断線が有った場合、この断線検出を開始した時点でＣＳ［４，Ｎ，Ｎ］の両端の電位は共にＶＣＣＡになっているため、Ａ［４，Ｎ，Ｎ］をＶＣＣＡにプルアップしている抵抗Ｒｂ［４，Ｎ，Ｎ］には電流が殆ど流れない。その結果、Ｒｂ［４，Ｎ，Ｎ］によるＩＲドロップは殆ど生じず、断線有無の誤判定が防止でき、信頼性の高い断線検出が実現可能になる。

以上、本実施の形態２の半導体集積回路装置を用いることで、実施の形態１と同様な効果が得られることに加えて、多チャネル化した場合でも高速性を確保できるアナログ・ディジタル変換回路ブロックを実現可能になる。

（実施の形態３）
《アナログ・ディジタル変換回路ブロックの主要部の構成および動作［２ｂ］》
図９は、本発明の実施の形態３による半導体集積回路装置において、図６のアナログ・ディジタル変換回路ブロックにおけるマルチプレクサ回路周りの詳細な構成例を示す回路図である。図９に示すマルチプレクサ回路ＭＰＸ２ｂは、図７のマルチプレクサ回路ＭＰＸ２ａと比較して、３個のプルアップ・プルダウン回路ＰＵＰＤ１〜ＰＵＰＤ３を備えている点が異なっている。ＰＵＰＤ１〜ＰＵＰＤ３のそれぞれは、図７の場合と同様に、クロック信号ＣＬＫａ０で制御されるプルアップ用のＰＭＯＳトランジスタＭＰｕと、クロック信号ＣＬＫｂ０で制御されるプルダウン用のＮＭＯＳトランジスタＭＮｄを備えている。ＰＵＰＤ１〜ＰＵＰＤ３は、前述したサブコモン化方式に伴うツリーの各階層に１個ずつ接続される。ＰＵＰＤ１は図７と同様にＡＤＣの入力端子Ａｉｎの電圧Ｖｂ１をプルアップ／プルダウンし、ＰＵＰＤ２はＣＭＯＳスイッチ回路ＣＳ［４］とＣＳ［４，ｊ］（ｊ＝１〜Ｎ）の間のノードの電圧Ｖｂ２をプルアップ／プルダウンし、ＰＵＰＤ３はＣＳ［４，Ｎ］とＣＳ［４，Ｎ，ｊ］の間のノードの電圧Ｖｂ３をプルアップ／プルダウンする。

図１０は、図９のアナログ・ディジタル変換回路ブロックにおける断線検出時の動作例を示すシーケンス図である。ここでは、図９の入力ポートＡ［４，Ｎ，Ｎ］に繋がる外部配線に断線が有り、この断線を検出する場合を例に説明を行う。図１０では、図８の場合と同様に、断線検出を開始する前に断線検出アシスト期間が設けられる。断線検出アシスト期間では、ＣＳ［４，Ｎ，Ｎ］の一端からＡｉｎまでの経路をＶＣＣＡに充電するため、ＣＳ［４，Ｎ］およびＣＳ［４］がオンに駆動されると共にＣＬＫａ０を‘Ｌ’レベルとすることでＰＵＰＤ１〜ＰＵＰＤ３内のＭＰｕが全てオンに駆動される。この際に、ＣＳ［４，Ｎ，Ｎ］はオフであり、また、その他のスイッチ回路もオフである。この断線検出アシスト期間の後は、ＰＵＰＤ１〜ＰＵＰＤ３内のＭＰｕがオフに戻され、図８の場合と同様にＣＳ［４，Ｎ，Ｎ］をオフからオンに遷移させることで断線検出が開始される。

図９の構成例（図１０の動作例）を用いると、図７の構成例（図８の動作例）を用いる場合と比較して、例えば断線検出アシスト期間の長さを短縮することが可能になる。すなわち、図７の構成例では、１個のプルアップ・プルダウン回路によって２個のスイッチ回路を介した３個の経路に伴う寄生容量を充電する必要があったが、図９の構成例では、その約１／３の寄生容量を１個のプルアップ・プルダウン回路によって充電すればよく、充電時間を早めることができる。また、別の観点として、仮に図９と図７で断線検出アシスト期間の長さを同一とするのであれば、その分、例えばＰＵＰＤ１の各トランジスタサイズを小さくすることが可能になる。これによって、ＰＵＰＤ１に伴う寄生容量が小さくなり、高速ポート（Ａ［０］〜Ａ［３］）の時定数を更に小さくできるため、アナログ・ディジタル変換回路ブロックの更なる高速化が図れる。

図１１は、図１０とは異なる断線検出時の動作例を示すシーケンス図である。図１０では、断線検出アシスト期間において、ＣＭＯＳスイッチ回路ＣＳ［４］，ＣＳ［４，Ｎ］がオンに制御されたが、図１１では、ＣＳ［４］，ＣＳ［４，Ｎ］がＣＳ［４，Ｎ，Ｎ］と共にオフに制御され、その後、断線検出を開始する際に、ＣＳ［４］，ＣＳ［４，Ｎ］，ＣＳ［４，Ｎ，Ｎ］が全てオンに制御される。図９の構成例は、図７の構成例と異なり、スイッチ回路で挟まれた各経路にプルアップ・プルダウン回路ＰＵＰＤ１〜ＰＵＰＤ３が設けられるため、断線検出アシスト期間において各スイッチ回路がオフに制御された場合でもトランジスタスイッチで挟まれた各経路をＶＣＣＡに充電することが可能である。図１１の動作例を用いると、図１０の動作例と比較して、各ＣＭＯＳスイッチ回路の制御を単純化することが可能になる。すなわち、図１１では、断線検出アシスト期間において全てのＣＭＯＳスイッチ回路をオフに制御すると共に各プルアップ・プルダウン回路にプルアップ動作を行わせ、断線検出の開始時に当該プルアップ動作を停止すると共に検出対象の入力ポートとＡｉｎの間の経路上のＣＭＯＳスイッチ回路を全てオンに制御すればよい。

以上、本実施の形態３の半導体集積回路装置を用いることで、実施の形態２と同様な効果が得られることに加えて、断線検出に要する期間の短縮や、あるいはアナログ・ディジタル変換回路ブロックの更なる高速化が実現可能になる。なお、ここでは、各プルアップ・プルダウン回路ＰＵＰＤ１〜ＰＵＰＤ３に対して共通のクロック信号ＣＬＫａ０，ＣＬＫｂ０を設けたが、各プルアップ・プルダウン回路毎に個別のクロック信号を設けることも可能である。すなわち、例えば入力ポートＡ［０］の断線検出を行う際には、ＰＵＰＤ２，ＰＵＰＤ３は必ずしもプルアップ動作を行う必要はない。

（実施の形態４）
《アナログ・ディジタル変換回路ブロックの主要部の構成および動作［２ｃ］》
図１２は、本発明の実施の形態４による半導体集積回路装置において、図６のアナログ・ディジタル変換回路ブロックにおけるマルチプレクサ回路周りの詳細な構成例を示す回路図である。図１２に示すマルチプレクサ回路ＭＰＸ２ｃは、図７の変形例となっており、図７のＭＰＸ２ａ内の各ＣＭＯＳスイッチ回路が図３および図４で説明したようなＴ型スイッチ回路に置き換わった構成となっている。すなわち、図１２のＭＰＸ２ｃは、プルアップ・プルダウン回路ＰＵＰＤと、Ｔ型スイッチ回路ＴＳ［０］〜ＴＳ［４］，ＴＳ［４，１］〜ＴＳ［４，Ｎ］，ＴＳ［４，Ｎ，１］〜ＴＳ［４，Ｎ，Ｎ］を備えている。

図１３は、図１２のアナログ・ディジタル変換回路ブロックにおける断線検出時の動作例を示すシーケンス図である。ここでは、図１２の入力ポートＡ［４，Ｎ，Ｎ］に繋がる外部配線に断線が有り、この断線を検出する場合を例に説明を行う。図１３では、まず、初期状態として、クロック信号ＣＬＫａ０の‘Ｈ’レベル、クロック信号ＣＬＫｂ０の‘Ｌ’レベルに伴いＰＵＰＤ内のＰＭＯＳトランジスタＭＰｕおよびＮＭＯＳトランジスタＭＮｄがオフに制御され、また各Ｔ型スイッチ回路は全てオフモードに制御されている。オフモードでは、図４（ａ）に示したように、Ｔ型スイッチ回路内の各中間ノードの電圧ＶＮ，ＶＰはＶＣＣＡ，ＶＳＳＡに固定されている。

次いで、断線検出アシスト期間に移行する。断線検出アシスト期間では、ＣＬＫａ０が‘Ｌ’レベルに遷移し、ＭＰｕを介したプルアップ動作が行われる。この際に、ＴＳ［４］，ＴＳ［４，Ｎ］は図４（ｃ）に示したオンモードに制御され、ＴＳ［４，Ｎ，Ｎ］は図４（ｂ）に示した断線検出アシストモードに制御される。これによって、ＴＳ［４，Ｎ，Ｎ］においてＡ［４，Ｎ，Ｎ］に一端が接続されるトランジスタ（図４（ｂ）のＭＮ１，ＭＰ１に該当）の他端（電圧ＶＮ，ＶＰに該当）はＶＣＣＡにプリチャージされる。その後、ＭＰｕを介したプルアップ動作を停止すると共にＴＳ［４，Ｎ，Ｎ］をオンモードに遷移させることでアナログ・ディジタル変換回路ＡＤＣを用いた断線検出が開始される。この開始の時点では、ＴＳ［４，Ｎ，Ｎ］内のＭＮ１，ＭＰ１の両端に電位差は生じていないため、抵抗Ｒｂ［４，Ｎ，Ｎ］を介したＩＲドロップは殆ど生じない。その結果、断線有無の誤判定が防止でき、信頼性の高い断線検出が実現可能になる。

以上、本実施の形態４の半導体集積回路装置を用いることで、実施の形態２の場合と同様な効果を得ることが可能になる。また、実施の形態２の場合と比較して、ここではＴ型スイッチ回路を用いているため、図３０等で述べたように、例えば通常のＡ／Ｄ変換動作時における各チャネル間のリーク等を低減でき、ＡＤＣの変換精度を向上させること等が可能になる。

（実施の形態５）
《アナログ・ディジタル変換回路ブロックの主要部の構成および動作［２ｄ］》
図１４は、本発明の実施の形態５による半導体集積回路装置において、図６のアナログ・ディジタル変換回路ブロックにおけるマルチプレクサ回路周りの詳細な構成例を示す回路図である。図１４に示すマルチプレクサ回路ＭＰＸ２ｄは、図１２のマルチプレクサ回路ＭＰＸ２ｃと比較して、３個のプルアップ・プルダウン回路ＰＵＰＤ１〜ＰＵＰＤ３を備えている点が異なっている。ＰＵＰＤ１〜ＰＵＰＤ３のそれぞれは、図１２の場合と同様に、クロック信号ＣＬＫａ０で制御されるプルアップ用のＰＭＯＳトランジスタＭＰｕと、クロック信号ＣＬＫｂ０で制御されるプルダウン用のＮＭＯＳトランジスタＭＮｄを備えている。ＰＵＰＤ１は図１２と同様にＡＤＣの入力端子Ａｉｎの電圧Ｖｂ１をプルアップ／プルダウンし、ＰＵＰＤ２はＴ型スイッチ回路ＴＳ［４］とＴＳ［４，ｊ］（ｊ＝１〜Ｎ）の間のノードの電圧Ｖｂ２をプルアップ／プルダウンし、ＰＵＰＤ３はＴＳ［４，Ｎ］とＴＳ［４，Ｎ，ｊ］の間のノードの電圧Ｖｂ３をプルアップ／プルダウンする。

図１５は、図１４のアナログ・ディジタル変換回路ブロックにおける断線検出時の動作例を示すシーケンス図である。ここでは、図１４の入力ポートＡ［４，Ｎ，Ｎ］に繋がる外部配線に断線が有り、この断線を検出する場合を例に説明を行う。図１５では、図１３の場合と同様に、断線検出を開始する前に断線検出アシスト期間が設けられる。断線検出アシスト期間では、ＴＳ［４，Ｎ，Ｎ］の一端からＡｉｎまでの経路をＶＣＣＡに充電するため、ＴＳ［４，Ｎ］およびＴＳ［４］がオンモードに駆動されると共にＣＬＫａ０を‘Ｌ’レベルとすることでＰＵＰＤ１〜ＰＵＰＤ３内のＭＰｕが全てオンに駆動される。この際に、ＴＳ［４，Ｎ，Ｎ］は図４（ｂ）に示したような断線検出アシストモードであり、また、その他のスイッチ回路はオフモードか場合によっては断線検出アシストモードとすることも可能である。この断線検出アシスト期間の後は、ＰＵＰＤ１〜ＰＵＰＤ３内のＭＰｕがオフに戻され、図１３の場合と同様にＴＳ［４，Ｎ，Ｎ］を断線検出アシストモードからオンモードに遷移させることで断線検出が開始される。

図１６は、図１５とは異なる断線検出時の動作例を示すシーケンス図である。図１５では、断線検出アシスト期間において、Ｔ型スイッチ回路ＴＳ［４］，ＴＳ［４，Ｎ］がオンモードに制御されたが、図１６では、ＴＳ［４］，ＴＳ［４，Ｎ］がＴＳ［４，Ｎ，Ｎ］と共に断線検出アシストモードに制御され、その後、断線検出を開始する際に、ＴＳ［４］，ＴＳ［４，Ｎ］，ＴＳ［４，Ｎ，Ｎ］が全てオンモードに制御される。図１４の構成例は、図１２の構成例と異なり、スイッチ回路で挟まれた各経路にＰＵＰＤ１〜ＰＵＰＤ３が設けられるため、断線検出アシスト期間において各スイッチ回路が断線検出アシストモードに制御された場合でも、ＴＳ［４］，ＴＳ［４，Ｎ］内にＶＣＣＡ以外のノードを作ることなく各経路をＶＣＣＡに充電することが可能である。

以上、本実施の形態５の半導体集積回路装置を用いることで、実施の形態４と同様な効果が得られることに加えて更に、実施の形態３（図９、図１０）の場合と同様に、断線検出に要する期間の短縮や、あるいはアナログ・ディジタル変換回路ブロックの更なる高速化が実現可能になる。また、図１６の動作例を用いることで、実施の形態３（図１１）の場合と同様に、断線検出の際の制御を単純化することが可能になる。

（実施の形態６）
《イコライズ付きＴ型スイッチ回路の構成および動作［１］》
図１７は、本発明の実施の形態６による半導体集積回路装置において、そのアナログ・ディジタル変換回路ブロック内の各スイッチ回路周りの構成例を示す回路図である。図１７には、図２９（ｃ）に示したイコライズ付きＴ型スイッチ回路ＥＴＳ’と同様に、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３，ＭＰｃおよびＮＭＯＳトランジスタＭＮ１〜ＭＮ３，ＭＮｃを備えたイコライズ付きＴ型スイッチ回路ＥＴＳ［ｋ］が示されている。ただし、図１７のＥＴＳ［ｋ］は、図２９（ｃ）のＥＴＳ’とは各トランジスタのオン・オフ制御信号が異なっている。図１７の構成例では、ＥＴＳ［ｋ］に対して４系統のクロック信号ＣＬＫａ１，ＣＬＫｂ１，ＣＬＫｃ１，ＣＬＫｄ１（ならびにＣＬＫａ１，ＣＬＫｂ１の反転クロック信号（／ＣＬＫａ１，／ＣＬＫｂ１））が供給されている。ＣＬＫａ１はＭＮ１のゲートに供給され、／ＣＬＫａ１はＭＰ１のゲートに供給される。ＣＬＫｂ１はＭＮ２，ＭＮ３のゲートに供給され、／ＣＬＫｂ１はＭＰ２，ＭＰ３のゲートに供給される。ＣＬＫｃ１はＭＰｃのゲートに供給され、ＣＬＫｄ１はＭＮｃのゲートに供給される。

図１７に示すようなイコライズ付きＴ型スイッチ回路ＥＴＳ［ｋ］を用いると、各クロック信号を適宜制御することで図１８（ａ）〜（ｄ）に示すような動作モードが実現可能になる。図１８（ａ）〜（ｄ）は、図１７のイコライズ付きＴ型スイッチ回路を用いた場合のそれぞれ異なる動作モードを示す模式図である。図１８（ａ）は、オフモードであり、図２９（ｃ）のＥＴＳ’と同様に、ＭＮ１〜ＭＮ３，ＭＰ１〜ＭＰ３がオフに、ＭＰｃ，ＭＮｃがオンに駆動される。この場合、ＣＬＫａ１，ＣＬＫｂ１は共に‘Ｌ’レベルであり、ＣＬＫｃ１は‘Ｌ’レベルであり、ＣＬＫｄ１は‘Ｈ’レベルである。オフモードでは、ＭＮ１，ＭＮ２の共通接続ノードの電圧ＶＮがＶＣＣＡにプリチャージされ、ＭＰ１，ＭＰ２の共通接続ノードの電圧ＶＰがＶＳＳＡにプリチャージされる。

図１８（ｂ）は、オンモードであり、図２９（ｃ）のＥＴＳ’と同様に、ＭＮ１〜ＭＮ３，ＭＰ１〜ＭＰ３がオンに、ＭＰｃ，ＭＮｃがオフに駆動される。この場合、ＣＬＫａ１，ＣＬＫｂ１は共に‘Ｈ’レベルであり、ＣＬＫｃ１は‘Ｈ’レベルであり、ＣＬＫｄ１は‘Ｌ’レベルである。オンモードでは、ＭＮ１，ＭＮ２の共通接続ノードとＭＰ１，ＭＰ２の共通接続ノードがイコライズスイッチ（ＭＰ３，ＭＮ３）によって接続されるため、図２９（ｃ）で述べたように、アナログ・ディジタル変換回路ＡＤＣの変換誤差を低減できる。

図１８（ｃ）は、自己断線検出アシストモードであり、図２９（ｃ）では実現できないモードである。自己断線検出アシストモードでは、ＭＮ１，ＭＰ１，ＭＮｃがオフに、ＭＮ２，ＭＰ２，ＭＮ３，ＭＰ３，ＭＰｃがオンに駆動される。この場合、ＣＬＫａ１は‘Ｌ’レベルであり、ＣＬＫｂ１は‘Ｈ’レベルであり、ＣＬＫｃ１は‘Ｌ’レベルであり、ＣＬＫｄ１は‘Ｌ’レベルである。図１８（ｄ）は、自己プルアップモードであり、図２９（ｃ）では実現できないモードである。自己プルアップモードでは、ＭＮｃがオフに、ＭＮ１〜ＭＮ３，ＭＰ１〜ＭＰ３，ＭＰｃがオンに駆動される。この場合、ＣＬＫａ１，ＣＬＫｂ１は‘Ｈ’レベルであり、ＣＬＫｃ１は‘Ｌ’レベルであり、ＣＬＫｄ１は‘Ｌ’レベルである。

《アナログ・ディジタル変換回路ブロックの主要部の構成および動作［２ｅ］》
図１９は、本発明の実施の形態６による半導体集積回路装置において、図６のアナログ・ディジタル変換回路ブロックにおけるマルチプレクサ回路周りの詳細な構成例を示す回路図である。図１９に示すマルチプレクサ回路ＭＰＸ２ｅは、図６のＭＰＸ２内のＳＷ［０］〜ＳＷ［４］，ＳＷ［４，１］〜ＳＷ［４，Ｎ］，ＳＷ［４，Ｎ，１］〜ＳＷ［４，Ｎ，Ｎ］がそれぞれ図１７に示したようなイコライズ付きＴ型スイッチ回路ＥＴＳ［０］〜ＥＴＳ［４］，ＥＴＳ［４，１］〜ＥＴＳ［４，Ｎ］，ＥＴＳ［４，Ｎ，１］〜ＥＴＳ［４，Ｎ，Ｎ］で構成されたものとなっている。また、これまでの各実施の形態で述べたようなプルアップ・プルダウン回路は備えていない。

図２０は、図１９のアナログ・ディジタル変換回路ブロックにおける断線検出時の動作例を示すシーケンス図である。ここでは、図１９の入力ポートＡ［４，Ｎ，Ｎ］に繋がる外部配線に断線が有り、この断線を検出する場合を例に説明を行う。図１９では、これまでの各実施の形態と同様に、断線検出を開始する前に断線検出アシスト期間が設けられる。断線検出アシスト期間では、ＥＴＳ［４，Ｎ，Ｎ］の一端からＡｉｎまでの経路をＶＣＣＡに充電するため、ＥＴＳ［４，Ｎ］およびＥＴＳ［４］が図１８（ｄ）に示した自己プルアップモードに設定される。この際に、ＥＴＳ［４，Ｎ，Ｎ］は図１８（ｃ）に示した自己断線検出アシストモードに設定され、その他のイコライズ付きＴ型スイッチ回路は、図１８（ａ）に示したオフモードか、場合によっては自己断線検出アシストモードに設定される。

また、図２０に示すように、各イコライズ付きＴ型スイッチ回路は、オフ期間から断線検出アシスト期間に移行する。オフ期間では、ＥＴＳ［４，Ｎ，Ｎ］，ＥＴＳ［４，Ｎ］，ＥＴＳ［４］は、図１８（ａ）に示したようなオフモードとなっており、ここから断線検出アシスト期間に移行する瞬間に、ＶＣＣＡからＶＳＳＡに向けた貫通電流が生じる恐れがある。そこで、図５でも述べたように、ＭＮｃをオフに駆動したのち、一定の遅延時間Ｔｄｌｙを経てＭＮ２，ＭＰ２，ＭＮ３，ＭＰ３をオンに駆動するような制御を行うことが望ましい。この断線検出アシスト期間の後は、ＥＴＳ［４，Ｎ，Ｎ］，ＥＴＳ［４，Ｎ］，ＥＴＳ［４］が図１８（ｂ）に示したオンモードに設定され、これによって断線検出が開始される。

図１９の構成例（図２０の動作例）を用いると、前述した実施の形態４および５のＴ型スイッチ回路を用いる場合と比較して、イコライズスイッチの追加に伴うＡＤＣの変換精度の向上と共に、プルアップ・プルダウン回路の削減に伴う回路面積の低減等が実現可能になる。例えば、図４（ｂ）に示したようなＴ型スイッチ回路による断線検出アシストモードを用いた場合、仮にＭＰｃをオンに駆動してもＭＮ２，ＭＰ２の共通接続ノードの電圧（Ｖｏ）やＭＰ１，ＭＰ２の共通接続ノードの電圧ＶＰはＶＣＣＡからＭＮ２のしきい値電圧分だけ降下した値となる。したがって、前述したプルアップ・プルダウン回路が必要となる。一方、図１８（ｃ）、（ｄ）に示したようなイコライズ付きＴ型スイッチ回路による自己断線検出アシストモード又は自己プルアップモードを用いた場合、ＣＭＯＳスイッチ回路からなるイコライズスイッチ（ＭＮ３，ＭＰ３）が備わっているため、電圧ＶＰをＶＣＣＡに設定することが可能になる。これによりプルアップ・プルダウン回路が削減可能になる。

また、図１９の構成例（図２０の動作例）は、実質的に、図９のような複数のプルアップ・プルダウン回路を備えた状態と同様の状態を実現できるため、図９の場合と同様に、断線検出に要する期間の短縮や、あるいはアナログ・ディジタル変換回路ブロックの更なる高速化が実現可能になる。更に、図１９の構成例は、これらのプルアップ・プルダウン回路自体を削減できることから、各経路上の負荷容量を更に低減でき、更なる高速化にも寄与できる。

図２１は、図２０とは異なる断線検出時の動作例を示すシーケンス図である。図２０では、断線検出アシスト期間において、イコライズ付きＴ型スイッチ回路ＥＴＳ［４］，ＥＴＳ［４，Ｎ］が自己プルアップモードに制御されたが、図２１では、ＥＴＳ［４］，ＥＴＳ［４，Ｎ］がＥＴＳ［４，Ｎ，Ｎ］と共に自己断線検出アシストモードに制御される。その後、断線検出を開始する際に、ＥＴＳ［４］，ＥＴＳ［４，Ｎ］，ＥＴＳ［４，Ｎ，Ｎ］が全てオンに制御される。図１９の構成例は、イコライズ付きＴ型スイッチ回路で挟まれた各経路を当該回路自身でプルアップできるため、図１６の場合と同様に、断線検出アシスト期間において自己断線検出アシストモードを用いた場合でも、ＥＴＳ［４］，ＥＴＳ［４，Ｎ］内にＶＣＣＡ以外のノードを作ることなく各経路をＶＣＣＡに充電することが可能である。これにより、図２０の動作例と比較して、各イコライズ付きＴ型スイッチ回路の制御を単純化することが可能になる。

以上、本実施の形態６の半導体集積回路装置を用いることで、実施の形態５と同様な効果が得られることに加えて、更に、イコライズスイッチを設けることによるＡ／Ｄ変換精度の向上と共に、プルアップ・プルダウン回路の削減に伴う回路面積の低減又は更なる高速化等が実現可能になる。

（実施の形態７）
《イコライズ付きＴ型スイッチ回路の構成および動作［２］》
図２２は、本発明の実施の形態７による半導体集積回路装置において、そのアナログ・ディジタル変換回路ブロック内の各スイッチ回路の構成例を示す回路図である。図２２に示すスイッチ回路は、イコライズ付きＴ型スイッチ回路ＥＴＳ２［ｋ］となっており、ここでは、図１８（ｃ）、（ｄ）に示したような自己断線検出アシストモードや自己プルアップモードを備えない代わりに、前述したプルアップ・プルダウン回路の使用を前提として図４（ｂ）と同様の断線検出アシストモードを備える構成となっている。すなわち、イコライズスイッチは、Ａ／Ｄ変換誤差を低減するために備わっている。更に、ここでは、スイッチ用のＮＭＯＳトランジスタをオンに駆動するための昇圧回路が備わっている。昇圧回路を用いると、スイッチ用ＮＭＯＳトランジスタのオン抵抗を低減でき、Ａ／Ｄ変換誤差の低減や、Ａ／Ｄ変換のサンプリング時間の短縮（アナログ・ディジタル変換回路ブロックの高速化）等が実現可能になる。

図２２に示すＥＴＳ２［ｋ］は、ＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３ａ，ＭＮ３ｂ，ＭＮｓ，ＭＮｃ１，ＭＮｃ２と、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３，ＭＰｃ１，ＭＰｃ２と、昇圧回路ＢＳＴと、ノア演算回路ＮＲを備えている。ＭＮ１，ＭＮ２は、入力ノードＳＷＡＩＮと出力ノードＳＷＡＯＵＴの間にソース・ドレイン経路が直列に接続され、ＭＰ１，ＭＰ２も、ＳＷＡＩＮとＳＷＡＯＵＴの間にソース・ドレイン経路が直列に接続される。ＭＮ３ａ，ＭＮ３ｂ，ＭＰ３は、ＭＮ１，ＭＮ２の共通接続ノードとＭＰ１，ＭＰ２の共通接続ノードの間にソース・ドレイン経路が並列に接続される。ＭＮｓは、ＭＮ１，ＭＮ２の共通接続ノードとＳＷＡＯＵＴの間にソース・ドレイン経路が接続される。ＭＰｃ１，ＭＰｃ２は、ＭＮ１，ＭＮ２の共通接続ノードからＶＣＣＡに向けて順にソース・ドレイン経路が直列に接続され、ＭＮｃ１，ＭＮｃ２は、ＭＰ１，ＭＰ２の共通接続ノードからＶＳＳＡに向けて順にソース・ドレイン経路が直列に接続される。

特に限定はされないが、ＭＮ１，ＭＮ２，ＭＮ３ａ，ＭＮ３ｂ，ＭＮｓ，ＭＰ１〜ＭＰ３は、オン抵抗を低減するためＭＰｃ１，ＭＰｃ２，ＭＮｃ１，ＭＮｃ２よりも低いしきい値電圧を持つ。また、当該ＥＴＳ２［ｋ］には、３系統のクロック信号Ｐ０，Ｐ１，Ｐ２（およびその反転クロック信号（／Ｐ０，／Ｐ１，／Ｐ２））が供給される。昇圧回路ＢＳＴは、Ｐ１を昇圧し、昇圧クロック信号Ｐ１’を生成する。ノア演算回路ＮＲは、Ｐ１とＰ１’を入力としてノア演算を行い、その演算結果によってＭＮｃ１のゲートを駆動する。Ｐ０はＭＰｃ２のゲートを駆動し、／Ｐ０はＭＮｃ２のゲートを駆動する。Ｐ１’は、ＭＮ１，ＭＮ２，ＭＮ３ａ，ＭＰｃ１のゲートを駆動し、／Ｐ１は、ＭＰ１のゲートを駆動する。Ｐ２はＭＮ３ｂ，ＭＮｓのゲートを駆動し、／Ｐ２はＭＰ２，ＭＰ３のゲートを駆動する。

図２３は、図２２のイコライズ付きＴ型スイッチ回路における昇圧回路の構成例を示す回路図である。図２３に示す昇圧回路ＢＳＴは、ＣＭＯＳインバータ回路ＩＶ１〜ＩＶ４と、容量Ｃ１〜Ｃ３と、ＰＭＯＳトランジスタＭＰｓｗを備えている。図２３において、例えば入力電圧Ｖｉｎが‘Ｌ’レベルの場合、ＩＶ１はＶＣＣＡの電圧レベルを出力し、ＩＶ２，ＩＶ３はＶＳＳＡの電圧レベルを出力し、ＩＶ４はＶＳＳＡの電圧レベルを出力する。これにより、ＭＰｓｗがオンとなり、Ｃ１，Ｃ２にＶＤＤレベルの電荷が保持される。その後、Ｖｉｎが‘Ｈ’レベルに遷移すると、ＩＶ１はＶＳＳＡの電圧レベルを出力し、ＩＶ２はＶＣＣＡの電圧レベルを出力し、ＩＶ３はＶＤＤの電圧レベルを出力し、ＩＶ４におけるＰＭＯＳトランジスタ側がオンに駆動される。これにより、ＭＰｓｗはオフとなり、Ｃ１，Ｃ２の一端にそれぞれＶＤＤ，ＶＣＣＡが印加されると共に、Ｃ１，Ｃ２に保持されているＶＤＤレベルの電荷がノードＶｘを介してＣ１，Ｃ２，Ｃ３に再配分される。その結果、Ｃ３に生成される昇圧電圧Ｖｂｓｔは、式（１）となる。式（１）から判るように、Ｃ１〜Ｃ３の容量比を適宜制御し、ＶＤＤとＶＣＣＡを適当な比で加算することで、ＶＣＣＡを昇圧したＶｂｓｔを得ることができる。

Ｖｂｓｔ＝｛（２・Ｃ１＋Ｃ２）・ＶＤＤ＋Ｃ２・ＶＣＣＡ｝／（Ｃ１＋Ｃ２＋Ｃ３） （１）
図２４は、図２２のイコライズ付きＴ型スイッチ回路を用いた断線検出時の動作例を示す波形図である。図２５は、図２４の補足図である。ここでは、例えば図３において、Ｔ型スイッチ回路ＴＳ［ｋ］の代わりに図２２のイコライズ付きＴ型スイッチ回路ＥＴＳ２［ｋ］を適用した場合を想定して説明を行う。図２４に示すように、断線検出の際には、図５の場合と同様に、ＥＴＳ２［ｋ］をオフモード→断線検出アシストモード→オンモードの順に遷移させる。オフモードの際には、図２５に示すように、ＭＰｃ１，ＭＰｃ２，ＭＮｃ１，ＭＮｃ２がオンに駆動され、残りがオフに駆動され、ＭＮ１，ＭＮ２の共通接続ノードの電圧ＶＮがＶＣＣＡに、ＭＰ１，ＭＰ２の共通接続ノードの電圧ＶＰがＶＳＳＡにそれぞれプリチャージされる。

次いで、断線検出アシストモードに移行すると、図２５に示すように、ＭＰｃ１，ＭＮｃ１，ＭＰ２，ＭＰ３，ＭＮ３ｂ，ＭＮｓがオンに駆動され、残りがオフに駆動される。この際に、プルアップ・プルダウン回路を介してＭＮ２，ＭＰ２の共通接続ノードの電圧ＶｂはＶＣＣＡとなっているため、電圧ＶＮ，ＶＰ共にＶＣＣＡとなる。また、オフモードから断線検出アシストモードに移行する際には、図２４に示すように、Ｐ０が変化したのち遅延時間Ｔｄｌｙを経てＰ２の変化させることが望ましい。これによって、図５等で述べたようにＶＣＣＡからＶＳＳＡに向けた貫通電流を防止できる。続いて、オンモードに移行すると、図２５に示すように、ＭＮ１，ＭＮ２，ＭＮ３ａ，ＭＮ３ｂ，ＭＮｓ，ＭＰ１〜ＭＰ３がオンに駆動され、残りがオフに駆動される。この際に、ＭＮ１，ＭＮ２，ＭＮ３ａは、昇圧回路ＢＳＴによってオンに駆動されるため低いオン抵抗に設定される。

ここで、図２２において、ＭＮ１，ＭＮ２の共通接続ノードとＶＣＣＡの間、ならびに、ＭＰ１，ＭＰ２の共通接続ノードとＶＳＳＡの間のトランジスタをそれぞれ２段構成（ＭＰｃ１とＭＰｃ２、およびＭＮｃ１とＭＮｃ２）としているのは、オンモード時に当該共通接続ノードからＶＣＣＡ，ＶＳＳＡに向けたリーク電流を低減するためである。このため、ＭＰｃ１，ＭＰｃ２，ＭＮｃ１，ＭＮｃ２のしきい値電圧は、比較的高めに設定されている。また、ノア演算回路ＮＲを設けているのは、ＭＮｃ１をオンに駆動するタイミングを昇圧回路ＢＳＴからのＰ１’のタイミングに合わせ、ＭＮｃ１をオフに駆動するタイミングをＰ１のタイミングに合わせるためである。

更に、図２２において、ＭＮｓを設けているのは、昇圧回路ＢＳＴの数を１個にするためである。すなわち、断線検出アシストモードでは、ＭＮ１，ＭＮ２を個別に制御する必要があるため、通常の場合、昇圧回路を２個設ける必要がある。ただし、図２３に示したように、昇圧回路の回路面積は比較的大きいため、昇圧回路を１個にする方が望ましい。そこで、ＭＮ１，ＭＮ２を１個の昇圧回路で共通に制御する代わりにＭＮｓを設けることで、図４（ｂ）と同様の状態（ＭＮ１がオフ、ＭＮ２がオン）を等価的に実現している。

図２６は、本発明の実施の形態７による半導体集積回路装置において、図２２とは異なる各スイッチ回路の構成例を示す回路図である。図２６に示すイコライズ付きＴ型スイッチ回路ＥＴＳ３［ｋ］は、図２２のＥＴＳ２［ｋ］と比較して、ＭＮ３ａ，ＭＮｓが削除され、代わりに昇圧回路ＢＳＴ２が追加された構成になっている。これに伴い、クロック信号Ｐ１＿ａを受けて動作する昇圧回路ＢＳＴの出力はＭＮ１，ＭＰｃ１のゲートならびにノア演算回路ＮＲの一端に接続され、クロック信号Ｐ１＿ｂを受けて動作する昇圧回路ＢＳＴ２の出力はＭＮ２のゲートに接続される。この２個の昇圧回路ＢＳＴ，ＢＳＴ２によってＭＮ１，ＭＮ２のゲートが個別に制御されるため、前述した断線検出アシストモードが実現可能になる。ただし、２個の昇圧回路が必要となる分、回路面積は増大する。

以上、本実施の形態７の半導体集積回路装置を用いることで、実施の形態１と同様の効果が得られることに加えて、イコライズスイッチを備えることによるＡ／Ｄ変換精度の向上や、昇圧回路を備えることによるＡ／Ｄ変換精度の向上又はＡ／Ｄ変換速度の向上が実現可能になる。なお、ここでは、イコライズ付きＴ型スイッチ回路により断線検出アシストモードを実現したが、勿論、各トランジスタの制御信号を適宜変更することで、図１８（ｃ）、（ｄ）に示したような自己断線検出アシストモードや自己プルアップモードを実現することも可能である。

（実施の形態８）
《アナログ・ディジタル変換回路ブロックの主要部の構成および動作［１’］》
図２７は、本発明の実施の形態８による半導体集積回路装置において、それに含まれるアナログ・ディジタル変換回路ブロック周りの主要部の構成例を示す概略図である。図２７には、図２と同様のアナログ・ディジタル変換回路ブロックＡＤＣＢＫが示されているが、その外部の構成が図２とは異なっている。すなわち、図２では、ＡＤＣＢＫの各入力ポートとＶＣＣＡの間にプルアップ用の抵抗Ｒｂ［０］〜Ｒｂ［４］が接続されていたが、図２７では、各入力ポートとＶＳＳＡの間にプルダウン用の抵抗Ｒｂ［０］〜Ｒｂ［４］が接続されている。ここでは、図２のような場合をプルアップ型と呼び、図２７のような場合をプルダウン型と呼ぶ。

プルアップ型とプルダウン型は、各チャネル［０］〜［４］の信号入力端子Ｖｉｎｔ［０］〜Ｖｉｎｔ［４］に印加される電圧信号のレンジに応じて適宜使い分けることができ、また、各チャネル毎に独立に設定することができる。例えば、アナログ・ディジタル変換回路ＡＤＣの入力レンジをＶＳＳＡ〜ＶＣＣＡとして、あるチャネルのレンジがＶＳＳＡ〜ＶＣＣＡの範囲内かつＶＣＣＡ側に偏っていればプルダウン型が望ましく、逆にＶＳＳＡ〜ＶＣＣＡの範囲内かつＶＳＳＡ側に偏っていればプルアップ型が望ましい。プルアップ型を用いるかプルダウン型を用いるかは、アナログ・ディジタル変換回路ブロックＡＤＣＢＫに予め設定信号として通知され、これに応じて、ＡＤＣＢＫは、断線検出の際に異なるシーケンスを実行する。

図２８は、図２７のアナログ・ディジタル変換回路ブロックにおいて、その断線検出時の動作例を示す波形図である。図２８は、前述した図３の構成例を前提として、図５に示したプルアップ型の動作例をプルダウン型に変更したものである。図２８において、断線検出の際には、Ｔ型スイッチ回路ＴＳ［ｋ］をオフモードから断線検出アシストモードを介してオンモードに遷移させる。ＴＳ［ｋ］がオフモードの際には、プルアップ・プルダウン回路ＰＵＰＤ内のＭＰｕ，ＭＮｄもオフとなっており、ＡＤＣの入力端子Ａｉｎの電圧Ｖｂは不定となる。ただし、通常は、その前段階において、前回の測定に伴うＡｉｎの値をリセットするため、ＶｂはＭＰｕを介してＶＣＣＡレベルに駆動される。また、ＴＳ［ｋ］がオフモードの際には、前述したように、電圧ＶＮはＶＣＣＡに、電圧ＶＰはＶＳＳＡに制御されている。

次いで、ＴＳ［ｋ］は断線検出アシストモードに移行する。断線検出アシストモードでは、ＰＵＰＤにおけるＣＬＫｂ０が‘Ｈ’レベルに駆動され、ＶｂはＭＮｄを介してＶＳＳＡにプルダウンされる。また、ＴＳ［ｋ］においてＭＮ２はオンに駆動されているため、ＭＮ２ならびにＭＮｄを介してＶＮもＶＳＳＡに放電される。その結果、Ｖｂ，ＶＮ，ＶＰ共にＶＳＳＡとなる状態が構築される。続いて、ＴＳ［ｋ］はオンモードに移行する。オンモードでは、ＰＵＰＤ内のＭＰｕ，ＭＮｄはオフとなり、入力ポートＡ［ｋ］がＴＳ［ｋ］を介してＡｉｎに接続される。この際に、断線が存在するＡ［０］の電圧Ｖａは、Ｒｂ［０］を介してＶＳＳＡとなっており、加えて断線検出アシストモードに伴いＶＮもＶＣＣＡではなくＶＳＳＡとなっているため、Ｒｂ［０］を介した放電電流は流れない。その結果、Ｒｂ［０］を介した電圧降下は生じず、ＡＤＣの変換誤差は生じない。

ＶｂをＡＤＣによりＡ／Ｄ変換するとＶＳＳＡのデジタルコードが出力される。この結果は断線有りを示す。なお、チャネル［ｋ］が断線無しの場合には、通常、Ｒａ［ｋ］（例えば０〜１ＫΩ）＜＜Ｒｂ［ｋ］（例えば１ＭΩ）であるためＶｂ＝Ｖｉｎｔ［ｋ］となる。この値をＡ／Ｄ変換すると、Ｖｉｎｔ［ｋ］のデジタルコードが出力され、断線無しと判断される。なお、実際には、図２７における断線有りの場合のＶＳＳＡのデジタルコード、および前述した図５における断線有りの場合のＶＣＣＡのデジタルコードには、ある程度の幅を持たせる必要がある。そこで、例えば、結果として得られたデジタルコードがＶＳＳＡ〜ＶＣＣＡ内における測定対象チャネルのレンジ内にあれば断線無しと判断され、測定対象チャネルのレンジ外にあれば断線有りと判断される。

以上、本実施の形態８の半導体集積回路装置を用いることで、実施の形態１と同様の効果を得ることが可能になる。なお、ここでは、実施の形態１を例としてプルダウン型の構成例および動作例を説明したが、勿論、実施の形態２〜７の場合も同様にしてプルダウン型に変更することが可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

本実施の形態による半導体集積回路装置は、断線検出が必要とされるアナログ・ディジタル変換回路ブロックを備えた半導体製品全般に対して広く適用可能である。

Ａ 入力ポート
ＡＤＣ アナログ・ディジタル変換回路
ＡＤＣＢＫ アナログ・ディジタル変換回路ブロック
ＡＤＣコア回路ＡＤＣＣＲ
Ａｉｎ 入力端子
ＢＳ バス
ＢＳＣ バスコントローラ回路
ＢＳＴ 昇圧回路
Ｃ 容量
ＣＰＵ プロセッサ回路
ＣＳ ＣＭＯＳスイッチ回路
ＤＧＢＫ ディジタル回路ブロック
ＥＴＳ，ＥＴＳ’ イコライズ付きＴ型スイッチ回路
ＩＶ インバータ回路
ＬＮ＿ＣＴＬ 制御ライン
ＬＯＧ ロジック回路
ＬＳＩ 半導体集積回路装置
ＭＮ ＮＭＯＳトランジスタ
ＭＰ ＰＭＯＳトランジスタ
ＭＰＸ マルチプレクサ回路
ＮＲ ノア演算回路
ＮＶＭ 不揮発性メモリ
ＰＥＲＩ 周辺回路
ＰＬＬ クロック信号生成回路
ＰＵＰＤ プルアップ・プルダウン回路
Ｒ 抵抗
ＲＡＭ ランダムアクセスメモリ
ＲＥＧ＿ＡＤＣ データレジスタ
ＲＯＭ リードオンリーメモリ
ＳＨ サンプリング・ホールド回路
ＳＨＣ サンプリング・ホールド制御回路
ＳＷ スイッチ回路
ＴＳ，ＴＳ’ Ｔ型スイッチ回路
Ｖｉｎｔ 信号入力端子

Claims (14)

1. 第１抵抗を介して第１電源電圧に接続され、前記第１抵抗よりも小さい抵抗値を持つ第２抵抗を介して測定対象となるアナログ信号入力端子に接続される入力ポートと、
   前記入力ポートにソース・ドレインの一端が接続される第１導電型の第１ＭＩＳトランジスタと、
   前記入力ポートにソース・ドレインの一端が接続される第２導電型の第２ＭＩＳトランジスタと、
   前記第１ＭＩＳトランジスタのソース・ドレインの他端と前記第２ＭＩＳトランジスタのソース・ドレインの他端を第１ノードに共通に接続する第１配線経路と、
   前記第１ノードの電圧をディジタル信号に変換するアナログ・ディジタル変換回路と、
   前記アナログ信号入力端子から前記入力ポートまでの経路の断線有無を検出する際に実行される第１および第２サイクルと、
   を備える半導体集積回路装置であって、
   前記第１サイクルでは、前記第１および第２ＭＩＳトランジスタがオフに駆動され、前記第１配線経路が前記第１電源電圧にプリチャージされ、
   前記第１サイクルに続いて実行される前記第２サイクルでは、前記第１および第２ＭＩＳトランジスタがオンに駆動され、前記アナログ・ディジタル変換回路による動作が行われ、
   前記半導体集積回路装置は、更に、
   前記入力ポートと前記第１ノードの間に設けられ、前記第１および第２ＭＩＳトランジスタに加えて、前記第１導電型の第３および第４ＭＩＳトランジスタと、前記第２導電型の第５および第６ＭＩＳトランジスタを含んだＴ型スイッチ回路と、
   第１制御信号に応じて前記第１ノードを前記第１電源電圧に接続するプリチャージ回路と、
   を備え、
   前記第３ＭＩＳトランジスタのソース・ドレイン経路は、前記第１ＭＩＳトランジスタのソース・ドレインの他端と前記第１ノードの間に接続され、
   前記第４ＭＩＳトランジスタのソース・ドレイン経路は、第２電源電圧と前記第２ＭＩＳトランジスタのソース・ドレインの他端の間に接続され、
   前記第５ＭＩＳトランジスタのソース・ドレイン経路は、前記第２ＭＩＳトランジスタのソース・ドレインの他端と前記第１ノードの間に接続され、
   前記第６ＭＩＳトランジスタのソース・ドレイン経路は、前記第２電源電圧よりも高い第３電源電圧と前記第１ＭＩＳトランジスタのソース・ドレインの他端の間に接続され、
   前記第２電源電圧か前記第３電源電圧のいずれか一方は、前記第１電源電圧であり、
   前記第１サイクルでは、前記プリチャージ回路によって前記第１ノードが前記第１電源電圧に接続され、前記第１および第２ＭＩＳトランジスタがオフに駆動され、前記第３および第５ＭＩＳトランジスタがオンに駆動され、前記第４および第６ＭＩＳトランジスタの内の少なくとも前記第１電源電圧とは異なる側に配置された方がオフに駆動され、
   前記第２サイクルでは、前記プリチャージ回路による前記第１ノードと前記第１電源電圧の接続が遮断され、前記第１、第２、第３および第５ＭＩＳトランジスタがオンに駆動され、前記第４および第６ＭＩＳトランジスタがオフに駆動される、
   ことを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記半導体集積回路装置は、更に、前記断線有無を検出する前段階で実行される第３サイクルを備え、
   前記第３サイクルでは、前記第１、第２、第３および第５ＭＩＳトランジスタがオフに駆動され、前記第４および第６ＭＩＳトランジスタがオンに駆動され、
   前記第３サイクルから前記第１サイクルに移行する際には、前記第４および第６ＭＩＳトランジスタの内の少なくとも前記第１電源電圧とは異なる側に配置された方がオフに駆動されたのちに前記第３および第５トランジスタがオンに駆動されることを特徴とする半導体集積回路装置。
3. 第１抵抗を介して第１電源電圧に接続され、前記第１抵抗よりも小さい抵抗値を持つ第２抵抗を介して測定対象となるアナログ信号入力端子に接続される入力ポートと、
   前記入力ポートにソース・ドレインの一端が接続される第１導電型の第１ＭＩＳトランジスタと、
   前記入力ポートにソース・ドレインの一端が接続される第２導電型の第２ＭＩＳトランジスタと、
   前記第１ＭＩＳトランジスタのソース・ドレインの他端と前記第２ＭＩＳトランジスタのソース・ドレインの他端を第１ノードに共通に接続する第１配線経路と、
   前記第１ノードの電圧をディジタル信号に変換するアナログ・ディジタル変換回路と、
   前記アナログ信号入力端子から前記入力ポートまでの経路の断線有無を検出する際に実行される第１および第２サイクルと、
   を備える半導体集積回路装置であって、
   前記第１サイクルでは、前記第１および第２ＭＩＳトランジスタがオフに駆動され、前記第１配線経路が前記第１電源電圧にプリチャージされ、
   前記第１サイクルに続いて実行される前記第２サイクルでは、前記第１および第２ＭＩＳトランジスタがオンに駆動され、前記アナログ・ディジタル変換回路による動作が行われ、
   前記半導体集積回路装置は、更に、前記入力ポートと前記第１ノードの間に設けられ、前記第１および第２ＭＩＳトランジスタに加えて、前記第１導電型の第３、第４および第７ＭＩＳトランジスタと、前記第２導電型の第５、第６および第８ＭＩＳトランジスタを含んだイコライズ付きＴ型スイッチ回路を備え、
   前記第３ＭＩＳトランジスタは、前記第１ＭＩＳトランジスタのソース・ドレインの他端と前記第１ノードの間にソース・ドレイン経路が接続され、
   前記第４ＭＩＳトランジスタは、第２電源電圧と前記第２ＭＩＳトランジスタのソース・ドレインの他端の間にソース・ドレイン経路が接続され、
   前記第５ＭＩＳトランジスタは、前記第２ＭＩＳトランジスタのソース・ドレインの他端と前記第１ノードの間にソース・ドレイン経路が接続され、
   前記第６ＭＩＳトランジスタは、前記第２電源電圧よりも高い第３電源電圧と前記第１ＭＩＳトランジスタのソース・ドレインの他端の間にソース・ドレイン経路が接続され、
   前記第７および第８ＭＩＳトランジスタは、前記第１ＭＩＳトランジスタのソース・ドレインの他端と前記第２ＭＩＳトランジスタのソース・ドレインの他端の間にソース・ドレイン経路が並列に接続され、
   前記第２電源電圧か前記第３電源電圧のいずれか一方は、前記第１電源電圧であり、
   前記第１サイクルでは、前記第４および第６ＭＩＳトランジスタの内の前記第１電源電圧側に配置される方がオンに他方がオフにそれぞれ駆動され、前記第３、第５、第７および第８ＭＩＳトランジスタがオンに駆動され、前記第１および第２ＭＩＳトランジスタがオフに駆動され、
   前記第２サイクルでは、前記第１、第２、第３、第５、第７および第８ＭＩＳトランジスタがオンに駆動され、前記第４および第６ＭＩＳトランジスタがオフに駆動される、
   ことを特徴とする半導体集積回路装置。
4. 請求項３記載の半導体集積回路装置において、
   前記半導体集積回路装置は、更に、前記断線有無を検出する前段階で実行される第３サイクルを備え、
   前記第３サイクルでは、前記第１、第２、第３、第５、第７および第８ＭＩＳトランジスタがオフに駆動され、前記第４および第６ＭＩＳトランジスタがオンに駆動され、
   前記第３サイクルから前記第１サイクルに移行する際には、前記第４および第６ＭＩＳトランジスタの他方がオフに駆動されたのちに前記第３、第５、第７および第８トランジスタがオンに駆動されることを特徴とする半導体集積回路装置。
5. 請求項３記載の半導体集積回路装置において、
   前記イコライズ付きＴ型スイッチ回路は、更に、
   前記第１ＭＩＳトランジスタのソース・ドレインの他端と前記第１ノードの間にソース・ドレイン経路が接続される前記第１導電型の第９ＭＩＳトランジスタと、
   前記第１ＭＩＳトランジスタのゲートと前記第９ＭＩＳトランジスタのゲートを前記第３電源電圧よりも高い第４電源電圧で共通に制御する昇圧回路とを備えることを特徴とする半導体集積回路装置。
6. 第１抵抗を介して第１電源電圧又は第２電源電圧に接続され、前記第１抵抗よりも小さい抵抗値を持つ第２抵抗を介して測定対象となる第１アナログ信号入力端子に接続される第１入力ポートと、
   第３抵抗を介して前記第１電源電圧又は前記第２電源電圧に接続され、前記第３抵抗よりも小さい抵抗値を持つ第４抵抗を介して測定対象となる第２アナログ信号入力端子に接続される第２入力ポートと、
   第５抵抗を介して前記第１電源電圧に接続され、前記第５抵抗よりも小さい抵抗値を持つ第６抵抗を介して測定対象となる第３アナログ信号入力端子に接続される第３入力ポートと、
   前記第１入力ポートと第１ノードに両端が接続される第１スイッチ回路と、
   前記第１ノードと第２ノードに両端が接続される第２スイッチ回路と、
   前記第２入力ポートと前記第２ノードに両端が接続される第３スイッチ回路と、
   前記第３入力ポートと前記第２ノードに両端が接続される第４スイッチ回路と、
   前記第１ノードの電圧をディジタル信号に変換するアナログ・ディジタル変換回路と、
   前記第３アナログ信号入力端子から前記第３入力ポートまでの経路の断線有無を検出する際に実行される第１および第２サイクルとを備え、
   前記第２および第４スイッチ回路のそれぞれは、第１導電型の第１ＭＩＳトランジスタと、第２導電型の第２ＭＩＳトランジスタとを含み、
   前記第４スイッチ回路内の前記第１および第２ＭＩＳトランジスタのソース・ドレインの一端は前記第３入力ポートに共通に接続され、
   前記第１サイクルでは、前記第４スイッチ回路内の前記第１および第２ＭＩＳトランジスタがオフに駆動され、前記第４スイッチ回路内の前記第１および第２ＭＩＳトランジスタのソース・ドレインの他端から前記第２ノードおよび前記第２スイッチ回路を介して前記第１ノードに至るまでの第１配線経路が前記第１電源電圧にプリチャージされ、
   前記第１サイクルに続いて実行される前記第２サイクルでは、前記第２および第４スイッチ回路がオンに駆動され、前記アナログ・ディジタル変換回路による動作が行われることを特徴とする半導体集積回路装置。
7. 請求項６記載の半導体集積回路装置において、
   前記半導体集積回路装置は、更に、第１制御信号に応じて前記第１ノードを前記第１電源電圧に接続する第１プリチャージ回路を備え、
   前記第２および第４スイッチ回路のそれぞれは、前記第１および第２ＭＩＳトランジスタからなるＣＭＯＳスイッチ回路であり、
   前記第１サイクルでは、前記第１プリチャージ回路によって前記第１ノードが前記第１電源電圧に接続され、前記第２スイッチ回路がオンに駆動され、前記第４スイッチ回路がオフに駆動され、
   前記第２サイクルでは、前記第１プリチャージ回路による前記第１ノードと前記第１電源電圧の接続が遮断され、前記第２および第４スイッチ回路がオンに駆動されることを特徴とする半導体集積回路装置。
8. 請求項６記載の半導体集積回路装置において、
   前記半導体集積回路装置は、更に、
   第１制御信号に応じて前記第１ノードを前記第１電源電圧に接続する第１プリチャージ回路と、
   第２制御信号に応じて前記第２ノードを前記第１電源電圧に接続する第２プリチャージ回路とを備え、
   前記第２および第４スイッチ回路のそれぞれは、前記第１および第２ＭＩＳトランジスタからなるＣＭＯＳスイッチ回路であり、
   前記第１サイクルでは、前記第１および第２プリチャージ回路によって前記第１および第２ノードが前記第１電源電圧に接続され、前記第２スイッチ回路がオン又はオフに駆動され、前記第４スイッチ回路がオフに駆動され、
   前記第２サイクルでは、前記第１および第２プリチャージ回路による前記第１および第２ノードと前記第１電源電圧の接続が遮断され、前記第２および第４スイッチ回路がオンに駆動されることを特徴とする半導体集積回路装置。
9. 請求項６記載の半導体集積回路装置において、
   前記第２および第４スイッチ回路のそれぞれは、前記第１および第２ＭＩＳトランジスタに加えて、前記第１導電型の第３および第４ＭＩＳトランジスタと、前記第２導電型の第５および第６ＭＩＳトランジスタを含んだＴ型スイッチ回路であり、
   前記第２スイッチ回路では、前記第１および第２ＭＩＳトランジスタのソース・ドレインの一端が前記第２ノードに共通に接続され、前記第３ＭＩＳトランジスタのソース・ドレイン経路が前記第１ＭＩＳトランジスタのソース・ドレインの他端と前記第１ノードの間に接続され、前記第４ＭＩＳトランジスタのソース・ドレイン経路が第３電源電圧と前記第２ＭＩＳトランジスタのソース・ドレインの他端の間に接続され、前記第５ＭＩＳトランジスタのソース・ドレイン経路が前記第２ＭＩＳトランジスタのソース・ドレインの他端と前記第１ノードの間に接続され、前記第６ＭＩＳトランジスタのソース・ドレイン経路が前記第３電源電圧よりも高い第４電源電圧と前記第１ＭＩＳトランジスタのソース・ドレインの他端の間に接続され、
   前記第４スイッチ回路では、前記第３ＭＩＳトランジスタのソース・ドレイン経路が前記第１ＭＩＳトランジスタのソース・ドレインの他端と前記第２ノードの間に接続され、前記第４ＭＩＳトランジスタのソース・ドレイン経路が前記第３電源電圧と前記第２ＭＩＳトランジスタのソース・ドレインの他端の間に接続され、前記第５ＭＩＳトランジスタのソース・ドレイン経路が前記第２ＭＩＳトランジスタのソース・ドレインの他端と前記第２ノードの間に接続され、前記第６ＭＩＳトランジスタのソース・ドレイン経路が前記第４電源電圧と前記第１ＭＩＳトランジスタのソース・ドレインの他端の間に接続され、
   前記第３電源電圧か前記第４電源電圧のいずれか一方は、前記第１電源電圧であり、
   前記第２および第４スイッチ回路のそれぞれは、
   前記第１、第２、第３および第５ＭＩＳトランジスタがオフに駆動され、前記第４および第６ＭＩＳトランジスタがオンに駆動されるオフモードと、
   前記第１および第２ＭＩＳトランジスタがオフに駆動され、前記第３および第５ＭＩＳトランジスタがオンに駆動され、前記第４および第６ＭＩＳトランジスタの内の少なくとも前記第１電源電圧とは異なる側に配置された方がオフに駆動される第１アシストモードと、
   前記第１、第２、第３および第５ＭＩＳトランジスタがオンに駆動され、前記第４および第６ＭＩＳトランジスタがオフに駆動されるオンモードとを備えることを特徴とする半導体集積回路装置。
10. 請求項９記載の半導体集積回路装置において、
    前記半導体集積回路装置は、更に、第１制御信号に応じて前記第１ノードを前記第１電源電圧に接続する第１プリチャージ回路を備え、
    前記第１サイクルでは、前記第１プリチャージ回路によって前記第１ノードが前記第１電源電圧に接続され、前記第２スイッチ回路が前記オンモードに制御され、前記第４スイッチ回路が前記第１アシストモードに制御され、
    前記第２サイクルでは、前記第１プリチャージ回路による前記第１ノードと前記第１電源電圧の接続が遮断され、前記第２および第４スイッチ回路が前記オンモードに制御されることを特徴とする半導体集積回路装置。
11. 請求項９記載の半導体集積回路装置において、
    前記半導体集積回路装置は、更に、
    第１制御信号に応じて前記第１ノードを前記第１電源電圧に接続する第１プリチャージ回路と、
    第２制御信号に応じて前記第２ノードを前記第１電源電圧に接続する第２プリチャージ回路とを備え、
    前記第１サイクルでは、前記第１および第２プリチャージ回路によって前記第１および第２ノードが前記第１電源電圧に接続され、前記第２スイッチ回路が前記オンモード又は前記第１アシストモードに制御され、前記第４スイッチ回路が前記第１アシストモードに制御され、
    前記第２サイクルでは、前記第１および第２プリチャージ回路による前記第１および第２ノードと前記第１電源電圧の接続が遮断され、前記第２および第４スイッチ回路が前記オンモードに制御されることを特徴とする半導体集積回路装置。
12. 請求項６記載の半導体集積回路装置において、
    前記第２および第４スイッチ回路のそれぞれは、前記第１および第２ＭＩＳトランジスタに加えて、前記第１導電型の第３、第４および第７ＭＩＳトランジスタと、前記第２導電型の第５、第６および第８ＭＩＳトランジスタを含んだイコライズ付きＴ型スイッチ回路であり、
    前記第２スイッチ回路では、前記第１および第２ＭＩＳトランジスタのソース・ドレインの一端が前記第２ノードに共通に接続され、前記第３ＭＩＳトランジスタのソース・ドレイン経路が前記第１ＭＩＳトランジスタのソース・ドレインの他端と前記第１ノードの間に接続され、前記第４ＭＩＳトランジスタのソース・ドレイン経路が第３電源電圧と前記第２ＭＩＳトランジスタのソース・ドレインの他端の間に接続され、前記第５ＭＩＳトランジスタのソース・ドレイン経路が前記第２ＭＩＳトランジスタのソース・ドレインの他端と前記第１ノードの間に接続され、前記第６ＭＩＳトランジスタのソース・ドレイン経路が前記第３電源電圧よりも高い第４電源電圧と前記第１ＭＩＳトランジスタのソース・ドレインの他端の間に接続され、前記第７および第８ＭＩＳトランジスタのソース・ドレイン経路が前記第１ＭＩＳトランジスタのソース・ドレインの他端と前記第２ＭＩＳトランジスタのソース・ドレインの他端の間に並列に接続され、
    前記第４スイッチ回路では、前記第３ＭＩＳトランジスタのソース・ドレイン経路が前記第１ＭＩＳトランジスタのソース・ドレインの他端と前記第２ノードの間に接続され、前記第４ＭＩＳトランジスタのソース・ドレイン経路が前記第３電源電圧と前記第２ＭＩＳトランジスタのソース・ドレインの他端の間に接続され、前記第５ＭＩＳトランジスタのソース・ドレイン経路が前記第２ＭＩＳトランジスタのソース・ドレインの他端と前記第２ノードの間に接続され、前記第６ＭＩＳトランジスタのソース・ドレイン経路が前記第４電源電圧と前記第１ＭＩＳトランジスタのソース・ドレインの他端の間に接続され、前記第７および第８ＭＩＳトランジスタのソース・ドレイン経路が前記第１ＭＩＳトランジスタのソース・ドレインの他端と前記第２ＭＩＳトランジスタのソース・ドレインの他端の間に並列に接続され、
    前記第３電源電圧か前記第４電源電圧のいずれか一方は、前記第１電源電圧であることを特徴とする半導体集積回路装置。
13. 請求項１２記載の半導体集積回路装置において、
    前記第２および第４スイッチ回路のそれぞれは、
    前記第１、第２、第３、第５、第７および第８ＭＩＳトランジスタがオフに駆動され、前記第４および第６ＭＩＳトランジスタがオンに駆動されるオフモードと、
    前記第４および第６ＭＩＳトランジスタの内の前記第１電源電圧側に配置される方がオンに他方がオフにそれぞれ駆動され、前記第１および第２ＭＩＳトランジスタがオフに駆動され、前記第３、第５、第７および第８ＭＩＳトランジスタがオンに駆動される第２アシストモードと、
    前記第１、第２、第３、第５、第７および第８ＭＩＳトランジスタがオンに駆動され、前記第４および第６ＭＩＳトランジスタがオフに駆動されるオンモードとを備え、
    前記第１サイクルでは、前記第２および第４スイッチ回路が前記第２アシストモードに制御され、
    前記第２サイクルでは、前記第２および第４スイッチ回路が前記オンモードに制御されることを特徴とする半導体集積回路装置。
14. 請求項１２記載の半導体集積回路装置において、
    前記第２および第４スイッチ回路のそれぞれは、
    前記第１、第２、第３、第５、第７および第８ＭＩＳトランジスタがオフに駆動され、前記第４および第６ＭＩＳトランジスタがオンに駆動されるオフモードと、
    前記第４および第６ＭＩＳトランジスタの内の前記第１電源電圧側に配置される方がオンに他方がオフにそれぞれ駆動され、前記第１および第２ＭＩＳトランジスタがオフに駆動され、前記第３、第５、第７および第８ＭＩＳトランジスタがオンに駆動される第２アシストモードと、
    前記第１、第２、第３、第５、第７および第８ＭＩＳトランジスタがオンに駆動され、前記第４および第６ＭＩＳトランジスタがオフに駆動されるオンモードと、
    前記第１、第２、第３、第５、第７および第８ＭＩＳトランジスタがオンに駆動され、前記第４および第６ＭＩＳトランジスタの内の前記第１電源電圧側に配置される方がオンに他方がオフにそれぞれ駆動される第３アシストモードとを備え、
    前記第１サイクルでは、前記第２スイッチ回路が前記第３アシストモードに制御され、前記第４スイッチ回路が前記第２アシストモードに制御され、
    前記第２サイクルでは、前記第２および第４スイッチ回路が前記オンモードに制御されることを特徴とする半導体集積回路装置。

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