JP5210279B2

JP5210279B2 - ばらつき検出回路、半導体集積回路装置

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Publication number: JP5210279B2
Application number: JP2009233592A
Authority: JP
Inventors: 純弥中西; 健太郎山口
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2009-10-07
Filing date: 2009-10-07
Publication date: 2013-06-12
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Also published as: JP2011082811A

Description

本発明は、ばらつき検出回路、半導体集積回路装置に係り、特に、半導体素子の特性のばらつきを検出するばらつき検出回路、このばらつき検出回路を含む半導体集積回路装置に関する。

ＭＯＳトランジスタの動作特性には、ＭＯＳトランジスタ作成プロセス条件や温度のばらつきによってばらつきが生じることが知られている。このため、ＭＯＳトランジスタの検査工程においてばらつきを検出する、ばらつき検出回路が使用されている。
図６は、一般的なばらつき検出回路を説明するためのブロック図である。図示したばらつき検出回路は、半導体集積回路に組み込まれ、他の構成と共同してＭＯＳトランジスタの動作特性の変動を検出している。

図６に示した半導体集積回路装置は、ばらつき検出回路１０１と、Ａ／Ｄ変換器１０２と、選択回路１０３と、複数の内部回路１０４と、を備えている。ばらつき検出回路１０１は、ＭＯＳトランジスタの動作特性の変動を検出する。Ａ／Ｄ変換器１０２は、ばらつき検出回路１０１によって出力された出力信号ＶoutをＡ／Ｄ変換する。選択回路１０３は、Ａ／Ｄ変換器１０２によってＡ／Ｄ変換された信号に基づいて、動作特性の異なる複数の内部回路１０４の中からＭＯＳトランジスタの動作特性の変動を相殺する内部回路１０４を選択し、動作させる。図６に示した半導体集積回路は、例えば、特許文献１に記載されている。

図７（ａ）、（ｂ）は、それぞれ図6に示したばらつき検出回路１０１を例示して説明するための図である。図７（ａ）に示したばらつき検出回路は、Ｐ型のＭＯＳトランジスタ（ＰＭＯＳトランジスタ）７０４と抵抗素子７０５とによって構成されている。図７（ａ）のばらつき検出回路に電圧ＶDDを印加すると、ＰＭＯＳトランジスタ７０４のオン抵抗値と抵抗素子７０５の抵抗値の比に応じてＶDDが分圧される。分圧された電圧は、出力電圧Ｖoutとして出力される。

図７（ａ）のばらつき検出回路によれば、ＰＭＯＳトランジスタ７０４のオン抵抗値、抵抗素子７０５の抵抗値のいずれかが設計値と相違していれば、出力電圧Ｖoutの値が変動する。
図７（ｂ）に示したばらつき検出回路は、リングオシレータ７０１と、周波数・電圧変換器（Ｆ／Ｖ変換器）３０４とを備えている。リングオシレータ７０１は、ＰＭＯＳトランジスタ７０２ａ〜７０２ｆと、Ｎ型のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）７０３ａ〜７０３ｆとによって構成されている。リングオシレータ７０１は、奇数個のＰＭＯＳトランジスタ７０２ａ〜７０２ｆ、奇数個のＮＭＯＳトランジスタ７０３ａ〜７０３ｆの特性に応じた周波数で発振し、Ｆ／Ｖ変換器３０４は、発振された周波数を出力電圧Ｖoutに変換する。

特開平１０−０２２７４２号公報

しかしながら、図６のばらつき検出回路１０１に図７（ａ）のばらつき検出回路を用いた場合、検出結果にはＰＭＯＳトランジスタ７０４と抵抗素子７０５の両方のばらつきが含まれる。また、抵抗素子７０５を高精度な外付け抵抗で実現した場合、ＬＳＩのピン数が増大し、ＬＳＩ外部の実装面積が増大するという不具合を生じる。
また、図１のばらつき検出回路１０１に図７（ｂ）のばらつき検出回路を用いた場合、その検出結果はＰＭＯＳトランジスタ７０２ａ〜ｆとＮＭＯＳトランジスタ７０３ａ〜ｆの両方のばらつきを含む。このため、図７（ｂ）のばらつき検出回路には、特性のばらつきがＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのいずれによるものか特定できないという不具合があった。

本発明は、上記した点に鑑みてなされたものであり、他の素子特性に依存することなく、ＭＯＳトランジスタの特性のばらつきだけを検出でき、さらにはＰＭＯＳトランジスタ、ＮＭＯＳトランジスタが混在される回路において、ＭＯＳトランジスタの導電型を特定してばらつきを検出することが可能なばらつき検出回路を提供することを目的とする。また、このようなばらつき検出回路を含む半導体集積回路装置を提供することを目的とする。

以上の課題を解決するために、本発明の請求項１のばらつき検出回路は、制御電圧（例えば図１に示したＭＯＳトランジスタ３０３ａのゲート端子に入力される信号）が入力されるゲート端子（例えば図１に示したゲート端子ｇ１）と、当該ゲート端子に入力された制御電圧に応じた基準電流（例えば図１に示した電源電流Ｉｓ）を発生する第１ＭＯＳトランジスタ（例えば図１に示したＮＭＯＳトランジスタ３０３ａ）と、前記第１ＭＯＳトランジスタのドレインにかかる電圧を基準電圧として保持する電圧保持回路（例えば図１に示したオペアンプ３０１、ＰＭＯＳトランジスタ３０２ｈ）と、前記第１ＭＯＳトランジスタに対し、前記基準電流と同じ値の電流を供給する第１電流源（例えば図１に示したＰＭＯＳトランジスタ３０２ａ）と、前記第１の電流源に流れる電流に比例する比例電流を各々が発生する複数の第２電流源として機能する複数の第２ＭＯＳトランジスタ（例えば図１に示したＰＭＯＳトランジスタ３０２ｂ〜３０２ｇ）と、前記第１ＭＯＳトランジスタと同じ導電型を有し、前記第２ＭＯＳトランジスタの各々とオープンドレイン接続されて前記比例電流の供給を受ける複数の第３ＭＯＳトランジスタ（例えば図１に示したＮＭＯＳトランジスタ３０３ｂ〜３０３ｇ）と、を備え、複数の前記第３ＭＯＳトランジスタは、ゲート端子が前段の前記第３ＭＯＳトランジスタのドレイン端子と接続されることによって多段に接続され、初段の前記第３ＭＯＳトランジスタのゲート端子が、最終段の前記第３ＭＯＳトランジスタのドレイン端子と接続され、さらに、最終段の前記第３ＭＯＳトランジスタのドレイン端子から出力される所定の周波数の発振波を電圧出力に変換する周波数／電圧変換器（例えば図１に示したＦ／Ｖ変換器３０５）を備え、複数の前記第３ＭＯＳトランジスタのばらつきを検出し、その検出結果を前記周波数／電圧変換器の前記電圧出力として出力することを特徴とする。

本発明の請求項２に記載のばらつき検出回路は、請求項１に記載の発明において、前記電圧保持回路が、ドレインが前記第１ＭＯＳトランジスタのドレインに接続され、ソースが前記第１の電流源に接続される第４ＭＯＳトランジスタ（例えば図１に示したＰＭＯＳトランジスタ３０２ｈ）と、一方の入力端子に基準電圧が供給され、他方の入力端子が前記第４ＭＯＳトランジスタのドレインに接続され、出力端子が前記第４ＭＯＳトランジスタのゲートに接続される差動増幅器（例えば図１に示したオペアンプ３０１）と、を備えることを特徴とする。

本発明の請求項３に記載のばらつき検出回路は、請求項１または２に記載の発明において、前記第１電流源が前記第２ＭＯＳトランジスタと同じ導電型を有する第５ＭＯＳトランジスタ（例えば図１に示したＰＭＯＳトランジスタ３０２ａ）を含み、前記第５ＭＯＳトランジスタのゲート幅をＷ1、ゲート長をＬ1とした場合、前記第２ＭＯＳトランジスは各々Ｗ1／（ｍ・Ｌ1）のサイズ比を有して前記基準電流の１／ｍ倍の電流値の電流を生成し（ｍは２以上の正の定数）、前記第１ＭＯＳトランジスタのゲート幅をＷ2、ゲート長をＬ2とした場合、前記第３ＭＯＳトランジスは各々Ｗ1／（ｎ・Ｌ2）のサイズ比を有し（ｎは１以上の正の定数）、ｍとｎとの間には、ｍ＞ｎの関係があることを特徴とする。

本発明の請求項４に記載の半導体集積回路装置は、前記請求項１から３のいずれか１項に記載のばらつき検出回路と、前記周波数・電圧変換器から出力された電圧信号に基づいて、動作特性の異なる複数の内部回路の中から前記第３ＭＯＳトランジスタの動作特性の変動を相殺する内部回路を選択する選択回路（例えば図１、図５に示した選択回路１０３）と、を備えることを特徴とする。

本発明の請求項１の発明によれば、制御電圧に応じた基準電流を発生する第１ＭＯＳトランジスタと、第１ＭＯＳトランジスタのドレインにかかる電圧を基準電圧として保持する電圧保持回路と、第１ＭＯＳトランジスタに対し、基準電流と同じ値の電流を供給する第１電流源と、第１の電流源に流れる電流に比例する比例電流を各々が発生する複数の第２電流源として機能する複数の第２ＭＯＳトランジスタと、第１ＭＯＳトランジスタと同じ導電型を有し、第２ＭＯＳトランジスタの各々とオープンドレイン接続されて比例電流の供給を受ける複数の第３ＭＯＳトランジスタと、によってばらつき検出回路を構成し、複数の第３ＭＯＳトランジスタを、ゲート端子が前段の第３ＭＯＳトランジスタのドレイン端子と接続されるように多段に接続し、初段の第３ＭＯＳトランジスタのゲート端子を、最終段の第３ＭＯＳトランジスタのドレイン端子と接続することができる。このような構成により、第２ＭＯＳトランジスタ、第３ＭＯＳトランジスタのうちいずれかの動作特性にのみ依存する遅延を出力信号に生じさせ、第２ＭＯＳトランジスタまたは第３ＭＯＳトランジスタの動作特性のばらつきを検出することができるばらつき検出回路を提供することができる。
また、最終段の前記第３ＭＯＳトランジスタのドレイン端子から出力される所定の周波数の発振波を電圧出力に変換する周波数・電圧変換器を備えたことにより、ばらつき検出回路による検出結果を電圧として外部に取り出すことができる。

本発明の請求項２の発明によれば、電圧保持回路を比較的簡易でありながら適正な電圧保持回路を構成することが可能になる。
本発明の請求項３の発明によれば、第２ＭＯＳトランジスタ、第３ＭＯＳトランジスタのゲート幅を小さくすることにより、クロックの遅延信号を出力するのに必要な電流量を確保して回路の低消費電流化を図ることができる。

本発明の請求項４の発明によれば、第２ＭＯＳトランジスタ、第３ＭＯＳトランジスタのうちいずれかの動作特性にのみ依存する遅延を出力信号に生じさせ、第２ＭＯＳトランジスタまたは第３ＭＯＳトランジスタの動作特性のばらつきを検出することができるばらつき検出回路を含む半導体集積回路装置を提供することができる。

本発明の一実施形態のばらつき検出回路の構成を説明するための回路図である。図１に示したばらつき検出回路のＭＯＳトランジスタのゲート電圧の変化を説明するための図である。ＰＭＯＳトランジスタが、図２に示したＶpthよりも低いＶpth’を有する場合のゲート電圧の変化を説明するための図である。ＮＭＯＳトランジスタが、図２に示したＶnthよりも高いＶnth’を有する場合のゲート電圧の変化を説明するための図である。本発明の一実施形態のばらつき検出回路を含む半導体集積回路装置を説明するための図である。一般的なばらつき検出回路を説明するためのブロック図である。図６に示したばらつき検出回路を例示して説明するための図である。

以下、図を参照して本発明に係るばらつき検出回路及び半導体集積回路の一実施形態を説明する。
Ｉばらつき検出回路
（構成）
図１は、本実施形態のばらつき検出回路の構成を説明するための回路図である。図１に示したばらつき検出回路は、オシレータ部３０４と、Ｆ／Ｖ変換器３０５とによって構成されている。
オシレータ部３０４は、奇数個のトランジスタ対を含み、本実施形態では、２９個のトランジスタ対を含んでいる。トランジスタ対は、１つのＰＭＯＳトランジスタと、このトランジスタに接続される１つのＮＭＯＳトランジスタとによって構成されている。図１では、ＰＭＯＳトランジスタに３０２の符号を付し、ＮＭＯＳトランジスタに３０３の符号を付して示している。また、対をなすＰＭＯＳトランジスタとＮＭＯＳトランジスタとに同じアルファベットを添え字として付すものとする。図１では、トランジスタ対の図示を一部省き、第１番目から第４番目のトランジスタと、第２８番目及び第２９番目のトランジスタのみ図示している。

トランジスタ対に含まれるＰＭＯＳトランジスタとＮＭＯＳトランジスタとは、プルアップ接続回路を構成する。本実施形態では、例えば、ＰＭＯＳトランジスタ３０２ｃ、ＮＭＯＳトランジスタ３０３ｃによって構成されるプルアップ接続回路を、プルアップ接続回路ｃとも記すものとする。また、１つのトランジスタ対に含まれる一対のＮＭＯＳトランジスタ、ＰＭＯＳトランジスタの接続は、オープンドレイン接続とも呼ばれている。また、本実施形態では、オープンドレイン接続の意味を逸脱しない範囲でＮＭＯＳトランジスタ、ＰＭＯＳトランジスタを他の方法により接続することも可能である。

オシレータ部３０４は、直列に接続されたＰＭＯＳトランジスタ３０２ａ、３０２ｈ、ＮＭＯＳトランジスタ３０３ａ、ＰＭＯＳトランジスタ３０２ｈのゲート端子に接続されているオペアンプ３０１を備えている。オペアンプ３０１の２つの入力端子のうち、一方には任意の基準バイアス電圧ＶBGが入力され、他方はＰＭＯＳトランジスタ３０２ｈのドレインに接続されている。オペアンプ３０１は、入力端子から入力される電位が等しくなるよう制御するため、ＭＯＳトランジスタ３０２ｈのゲート電圧を印加する差動増幅器である。

ＮＭＯＳトランジスタ３０３ａは、そのゲート端子に任意の基準バイアス電圧（制御電圧）Ｖｂが入力され、その電圧に応じた電流源電流Ｉsを生成している。また、オペアンプ３０１、ＰＭＯＳトランジスタ３０２ｈは、ＮＭＯＳトランジスタ３０３ａのドレインにかかる電圧を基準電圧として保持する電圧保持回路として機能する。
オペアンプ３０１の出力端子はＰＭＯＳトランジスタ３０２ｈのゲートに接続され、定電流源となるＮＭＯＳトランジスタ３０３ａのドレイン電圧Ｖｄｓを任意の基準バイアス電圧ＶBGと等しくするフィードバックループを形成している。電流源となるＰＭＯＳトランジスタ３０２ａには、キルヒホッフの電流則により、ＮＭＯＳトランジスタ３０３ａと同じ電流値の電流源電流Ｉsが流れる。なお、本実施形態では、以降電流源電流Ｉsの電流値をＩsとする。

ＰＭＯＳトランジスタ３０２ａとカレントミラー接続されたＰＭＯＳトランジスタ３０２ｂ〜３０２ｇは、ドレイン電圧による２次効果を無視すると、各々（１／ｍ）Ｉsの電流を流す電流源として動作する。なお、ｍは、正の定数である。ＰＭＯＳトランジスタ３０２ｂ〜３０２ｇのドレインは、ＮＭＯＳトランジスタ３０３ｂ〜３０３ｇのドレインにプルアップ接続されている。

ＮＭＯＳトランジスタ３０３ｂ〜３０３ｇのうち、初段のＮＭＯＳトランジスタ３０３ｂのゲートは最終段のＮＭＯＳトランジスタ３０３ｇのドレインに接続されている。また、ＮＭＯＳトランジスタ３０３ｂのドレインは後段のＮＭＯＳトランジスタ３０３ｃのゲートに接続されている。さらに、ＮＭＯＳトランジスタ３０３ｃのドレインは後段のＮＭＯＳトランジスタ３０３ｄのゲートに接続されている。以下、同様に、ＮＭＯＳトランジスタのドレインノードは、次段のＮＭＯＳトランジスタのゲートに接続されている。
Ｆ／Ｖ変換器３０５は、オシレータ部３０４から出力される周波数Ｆの発振波ｆをアナログ出力Ｖoutに変換する周波数・電圧変換器である。

（動作）
次に、図１に示したばらつき検出回路の動作を説明する。なお、この説明に使用されるパラメータを、以下に示す。
Ｗn：ＮＭＯＳトランジスタ３０３ａのゲート幅
Ｌn：ＮＭＯＳトランジスタ３０３ａ〜３０３ｇのゲート長
Ｗp：ＰＭＯＳトランジスタ３０２ａ、３０２ｈのゲート幅
Ｌp：ＰＭＯＳトランジスタ３０２ａ〜３０２ｈのゲート長
Ｗn（１／ｎ）：ＮＭＯＳトランジスタ３０３ｂ〜３０３ｇのゲート幅
Ｗp（１／ｍ）：ＰＭＯＳトランジスタ３０２ｂ〜３０２ｇのゲート幅
以上のパラメータにおいて、ｍは２以上の正の定数であり、ｎは１以上の正の定数であって、ｍとｎとには、ｍ＞ｎの関係がある。また、ＶnthはＮＭＯＳトランジスタ３０３ａ〜３０３ｇのしきい値電圧を意味し、ＶpthはＰＭＯＳトランジスタ３０２ａ〜３０２ｈのしきい値電圧を示す。

本実施形態では、ゲート幅Ｗn、ゲート長Ｌnの比、Ｗn／Ｌn及びゲート幅Ｗp、ゲート長Ｌpの比、Ｗp／Ｌpをそれぞれトランジスタサイズ比と記す。本実施形態では、ＮＭＯＳトランジスタ３０３ｂ〜３０３ｇ、ＰＭＯＳトランジスタ３０２ｂ〜３０２ｇのゲート長が等しいものとしている。このため、本実施形態のサイズ比は実質上ゲート幅Ｗのみによって決定される。
ただし、本実施形態は、ゲート長を一定にしてゲート幅を変更することによって生成される電流値を変更する構成に限定されるものではない。例えば、ゲート幅と共にゲート長を変更する、あるいはゲート幅を一定にしてゲート長だけを変更することによって電流値を変更するものであってもよい。

オシレータ部３０４のＮＭＯＳトランジスタ３０３ｂ〜３０３ｇは、ゲートにＶnthより大きい電圧が印加され、ドレイン電位が０より大きいときにオン状態となる。オン状態になったＮＭＯＳトランジスタ３０３ｂ〜３０３ｇには、一定の電流Ｉs（１／ｎ）が流れる。また、ＮＭＯＳトランジスタ３０３ｂ〜３０３ｇは、ゲート電圧がＶnthより小さいときにオフ状態となり、電流を全く流さない。
一方ＰＭＯＳトランジスタ３０２ｂ〜３０２ｇは、ドレイン電位がＶDDより小さいときにオン状態となる。オン状態となったトランジスタ３０２ｂ〜３０２ｇには、一定の電流Ｉs（１／ｍ）が流れる。また、ＰＭＯＳトランジスタ３０２ｂ〜３０２ｇは、ドレイン電位がＶDDのときにオフ状態となり、電流を全く流さない。

ここで、ＮＭＯＳトランジスタ３０３ａは３極管領域で動作するため、次式が成り立つ。
Ｉs＝Ｖds・μn・Ｃox・（Ｗn／Ｌn）・（ＶDD−Ｖnth） …式（１）
式（１）において、μnは電子の移動度、ＶdsはＮＭＯＳトランジスタ３０３ａのソース、ドレインノード間にかかる電圧を意味する。また、オペアンプ３０１とＰＭＯＳトランジスタ３０２ｈで形成されるフィードバックループによってＶds＝ＶBG（＝一定）に固定されている。

図２は、図１に示したばらつき検出回路において、ゲート電圧ＶGbと、ゲート電圧ＶGc、ＶGd、ＶGeの変化を説明するための図である。図２（ａ）はＰＭＯＳトランジスタ３０２ｃ、ＮＭＯＳトランジスタ３０３ｃによって構成されるプルアップ接続回路ｃ、図２（ｂ）はＰＭＯＳトランジスタ３０２ｄ、ＮＭＯＳトランジスタ３０３ｄによって構成されるプルアップ接続回路ｄ、図２（ｃ）はＰＭＯＳトランジスタ３０２ｅ、ＮＭＯＳトランジスタ３０３ｅによって構成されるプルアップ接続回路ｅについてのゲート電圧の変化を示している。

簡単のため、ｔ＝０においてＶGbが十分に早く立ち上がると仮定した場合、ＮＭＯＳトランジスタ３０３ｂでは、ゲート電圧ＶGbが直ちにＶSSからＶDDに変化してオン状態になる。このとき、プルアップ接続回路ｂの出力はＮＭＯＳトランジスタ３０３ｃのゲートに入力され、ＮＭＯＳトランジスタ３０３ｃのゲート電圧がＶGcとなる。ゲート電圧ＶGcの変化は、次式で表される。なお、時間ｔは、ＶGbの立ち上がり開始時刻をｔ＝０として定められている。
ＶGc＝ＶDD−∫[｛（１／ｎ）−（１／ｍ）｝・Ｖds・μn・Ｃox・（Ｗn／Ｌn）
・（ＶDD−Ｖnth）・（ｎ／Ｃox・Ｌn・Ｗn）]ｄｔ …式（２）

初期条件を、ｔ＝０においてＶGc＝ＶDDとすると、式（２）は式（３）のようになる。
ＶGc＝ＶDD−｛１−（ｎ／ｍ）｝・Ｖds・μn・Ｌn^-2・（Ｖｂ−Ｖnth）・ｔ
…式（３）
式（３）において、ＶGc＝Ｖnthとなる時刻をＴ1とすると、Ｔ1は、以下の式（４）によって表される。
Ｔ1＝[｛１−（ｎ／ｍ）｝・Ｖds・μn・Ｌn^-2]^-1∝Ｌn² …式（４）

式（４）より、ＮＭＯＳトランジスタ３０３ａ〜３０３ｇのＬnを十分に大きく、かつプロセスによるばらつきを十分に小さくすることにより、ＮＭＯＳトランジスタ３０３ｃのゲート電圧がＶnth以下となる時刻Ｔ1を定数とすることが可能であることが分かる。すなわち、ＮＭＯＳトランジスタ３０３ｂとＰＭＯＳトランジスタ３０２ｂとで構成されるプルアップ接続回路は、ＶGbの立ち上がりエッジに対し、後段に一定の遅延量Ｔ1が付加された立ち下がりエッジを出力する。立ち下がりエッジが入力されたことにより、ＮＭＯＳトランジスタ３０３ｃはオフ状態になる。

また、ＮＭＯＳトランジスタ３０３ｄのゲート電圧をＶGdとする。電圧ＶGdの変化はＶGbの立ち上がり開始時刻をｔ＝０とした場合、以下の式（５）によって表される。
ＶGd＝∫｛（１／ｍ）・Ｖds・μn・Ｃox・（Ｗn／Ｌn）・（ＶDD−Ｖnth）
・（ｎ／Ｃox・Ｌn・Ｗn）｝ｄｔ …式（５）
式（５）において、ｎはｍより十分に小さいとすると、初期値条件がｔ＝Ｔ1においてＶGd＝０であることから、以下の式によってＶGdを求めることができる。
ＶGd＝（ｎ／ｍ）・Ｖds・μn・Ｌn^-2・（ＶDD−Ｖnth）・（ｔ−Ｔ1）
…式（６）
ＶGd＝Ｖnthとなる時刻をＴ1＋Ｔ2とすると、
Ｔ2＝（ｍ・Ｌn²・Ｖnth）／｛（ｎ・Ｖds・μn）・（ＶDD−Ｖnth）｝
…式（７）
また、式（１）と式（７）から、次式が得られる
Ｔ2＝（ｍ／ｎ）・（Ｌn・Ｖnth／Ｉs） …式（８）

式（８）により、ＮＭＯＳトランジスタ３０３ａ〜３０３ｇのＬnを十分に大きく、かつプロセスばらつきを十分に小さくすることにより、ＮＭＯＳトランジスタ３０３ｄのゲート電圧がＶnth以上となる時刻Ｔ2がＶnth／Ｉsの一次関数になることが分かる。ここで、（１）式より、ＩsはＶnthの増加に対して単調減少し、Ｖnthの減少に対して単調増加するため、Ｖnth／ＩsはＶnthの増加に対して単調増加し、Ｖnthの減少に対して単調減少する。

すなわち、Ｔ2は、Ｖnthの増加に対して単調増加し、Ｖnthの減少に対して単調減少する。このため、ＮＭＯＳトランジスタ３０３ｃとＰＭＯＳトランジスタ３０２ｃで構成されるプルアップ接続回路は、入力された立ち下がりエッジに対し、Ｖnthの増加に対して単調増加し、Ｖnthの減少に対して単調減少する遅延量Ｔ2が付加された立ち上がりエッジを後段のプルアップ接続回路に出力する。すなわち、ＶGdには、ＶGbの立ち上がりエッジに対し、Ｖnthの増加に対して単調増加し、Ｖnthの減少に対して単調減少する遅延量（Ｔ1＋Ｔ2）が付加された立ち上がりエッジが現れることになる。

また、ｔ＝Ｔ1＋Ｔ2において、ＮＭＯＳトランジスタ３０３ｄはオン状態となる。ＮＭＯＳトランジスタ３０３ｅのゲート電圧をＶGeとすると、その電圧変化は以下の式（９）によって表される。なお、式（９）においても、時間
ｔはＶGbの立ち上がり開始時刻をｔ＝０として定められるものとする。
ＶGe＝ＶDD−∫[｛（１／ｎ）−（１／ｍ）｝・Ｖds・μn・Ｃox・（Ｗn／Ｌn）
・（ＶDD−Ｖnth）・（ｎ／Ｃox・Ｌn・Ｗn）]ｄｔ …式（９）
初期条件はｔ＝Ｔ1＋Ｔ2においてＶGe＝ＶDDであるから、式（９）は式（１０）のようになる。
ＶGe＝ＶDD−｛１−（ｎ／ｍ）｝・Ｖds・μn・Ｌn^-2・（ＶDD−Ｖnth）
・｛ｔ−（Ｔ1＋Ｔ2）｝ …式（１０）

式（１０）により、ＶGe＝Ｖnthとなる時刻はｔ＝（Ｔ1＋Ｔ2）＋Ｔ1となる。ＮＭＯＳトランジスタ３０３ｄとＰＭＯＳトランジスタ３０２ｄで構成されるプルアップ接続回路は、入力された立ち上がりエッジに対し、一定の遅延量Ｔ1が付加された立ち下がりエッジを後段に出力する。
また、プルアップ接続回路ｅは、プルアップ接続回路ｃと同様に動作する。このため、プルアップ接続回路ｅも、入力された立ち下がりエッジに対し、Ｖnthの増加に対して単調増加し、Ｖnthの減少に対して単調減少する遅延量Ｔ2が付加された立ち上がりエッジを後段に出力する。

以上説明したように、オシレータ部３０４のプルアップ接続回路ｂ、ｃ、…、ｇはその遅延量が定数Ｔ1と、Ｖnthの増加に対して単調増加し、Ｖnthの減少に対して単調減少する遅延量Ｔ2と、の和に比例する。図示する一実施形態においてはそのリングオシレータ構造が２９段であるため、その発振周波数Ｆは式（１１）のようになる。
Ｆ＝｛２９・（Ｔ1＋Ｔ2）｝^-1 …式（１１）
ここで、以上述べたオシレータ部３０４の立ち上がりの遅延量Ｔ2が、ＮＭＯＳトランジスタのしきい値電圧及び電流量のばらつきによって変化し、ＰＭＯＳトランジスタのしきい値電圧及び電流量のばらつきによっては変化しないことを説明する。

図３は、ＰＭＯＳトランジスタが、図２に示したＶpthよりも低いＶpth’を有する場合のゲート電圧の変化を説明するための図である。図２と同様に、図３（ａ）はプルアップ接続回路ｃ、図３（ｂ）はプルアップ接続回路ｄ、図３（ｃ）はプルアップ接続回路ｅについてのゲート電圧変化を示している。
図３（ｂ）に示したように、オシレータ部３０４の遅延量Ｔ2は、ＮＭＯＳトランジスタがオンするタイミングによってのみ決定する。このため、式（７）に示したように、遅延量Ｔ2はＶpthの低下に依存しない。

図４は、ＮＭＯＳトランジスタが、図２、図３に示したＶnthよりも高いＶnth’を有する場合のゲート電圧の変化を説明するための図である。図２、図３と同様に、図４（ａ）はプルアップ接続回路ｃ、図４（ｂ）はプルアップ接続回路ｄ、図４（ｃ）はプルアップ接続回路ｅについてのゲート電圧変化を示している。
図４(ｂ)、式（７）に示したように、本実施形態のオシレータ部３０４の遅延量Ｔ2’は、Ｖnthの増大によって増大する（Ｔ2’＞Ｔ2となっている）。また、（７）式からも、図４（ｂ）に示す通り、Ｖnthの増大により、Ｔ2が増大し、Ｔ2’（Ｔ2’＞Ｔ2）することが分かる。

以上のように、本実施形態は、オシレータ部３０４のプルアップ接続回路ｂ〜プルアップ接続回路ｇによって付加される遅延量Ｔ1＋Ｔ2が、Ｖpthの変化によって変化せず、Ｖnthの変化によって変化する。また、遅延量Ｔ1＋Ｔ2の変化は、Ｖnthの増加に対して単調増加し、Ｖnthの減少に対して単調減少するように表れる。このため、本実施形態によれば、ＮＭＯＳトランジスタのばらつきのみに有感なばらつき検出回路を提供することができる。
なお、本実施形態は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成されるプルアップ接続回路を２９段備える例について説明したが、本実施形態はこのような構成に限定されるものでなく、任意の数のプルアップ接続回路を備えるように構成できることは言うまでもない。

また、本実施形態は、ＮＭＯＳトランジスタのしきい値電圧と電流量のみに依存するＮＭＯＳトランジスタのばらつきのみに有感なオシレータ部３０４について説明したが、ＰＭＯＳトランジスタのしきい値電圧と電流量のみに依存するＰＭＯＳトランジスタのばらつきのみに有感なオシレータ部３０４を提供することもできる。このようなＰＭＯＳトランジスタのばらつきのみに有感なオシレータ部３０４は、図１に示したばらつき検出回路においてＰＭＯＳトランジスタをＮＭＯＳトランジスタに、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換え、ＶDDをＶSSに、ＶSSをＶDDに置き換え、ＭＯＳトランジスタサイズを適切に変更することによって実現できる。

ＩＩ半導体集積回路装置
図５は、以上説明したばらつき検出回路を含む半導体集積回路装置を説明するための図である。なお、図５に示した構成のうち、図１に示した構成と同様の構成については同様の符号を付し、説明を一部略すものとする。
本実施形態の半導体集積回路は、ばらつき検出回路１０１と、Ａ／Ｄ変換器１０２、選択回路１０３、内部回路１０４、オペアンプ（図中にＯＰＡＭＰと記す）２０４を備えている。オペアンプ２０４の差動回路は、ＮＭＯＳトランジスタ２０３ａ、２０３ｂ、ＰＭＯＳトランジスタ２０２ａ、２０２ｃが含まれている。

ＮＭＯＳトランジスタ２０３ａ、２０３ｂのソースとＶSSとの間には、直列に接続されたＮＭＯＳトランジスタ２０３ｃ、２０３ｇ、直列に接続されたＮＭＯＳトランジスタ２０３ｄ、２０３ｈ、直列に接続されたＮＭＯＳトランジスタ２０３ｅ、２０３ｉ、直列に接続されたＮＭＯＳトランジスタ２０３ｆ、２０３ｊが並列に接続されている。
ＮＭＯＳトランジスタ２０３ｇ〜ｊは、それぞれ異なるサイズのＭＯＳトランジスタであり、例えばＮＭＯＳトランジスタ２０３ｇ〜２０３ｊの順でゲート幅が小さくなるように設計することができる。また、ＮＭＯＳトランジスタ２０３ｈのゲート幅を、設計期待値に適合するゲート幅となるよう設計することができる。また、ＮＭＯＳトランジスタ２０３ｇ〜２０３ｊのゲートには、適当な基準バイアス電圧Ｖｂ（ここでは簡単のためＶｂ＝ＶDDとする）が入力される。

ばらつき検出回路１０１には、基準バイアス電圧Ｖｂと、基準バイアス電圧Ｖｂと異なる値の基準バイアス電圧ＶBGが入力される。ばらつき検出回路１０１は、図１に示したＮＭＯＳトランジスタ３０３ｂ〜３０３ｇのばらつきを検出し、その出力電圧ＶoutをＡ／Ｄ変換器１０２に出力する。Ａ／Ｄ変換器１０２は、出力電圧Ｖoutを２ビットのデジタル信号に変換する。２ビットのデジタル信号は、デコーダ２０１によってデジタル信号[ＤＥ１、ＤＥ２、ＤＥ３、ＤＥ４]に変換される。

ここで、ばらつき検出回路１０１によって検出されるＮＭＯＳトランジスタ３０３ｂ〜３０３ｇの電流量は、（１）式から明らかなように、ＮＭＯＳトランジスタ３０３ｂ〜３０３ｇのしきい値電圧に依存する。ばらつき検出回路１０１によって検出されるＮＭＯＳトランジスタ３０３ｂ〜３０３ｇの電流量が設計期待値より大きい場合、ＤＥ１がＶDD（Ｈ）となる。

また、ばらつき検出回路１０１によって検出されたＮＭＯＳトランジスタ３０３ｂ〜３０３ｇの電流量が設計期待値と同程度である場合、ＤＥ２がＶDD（Ｈ）となる。ばらつき検出回路１０１によって検出されるＮＭＯＳトランジスタ３０３ｂ〜３０３ｇの電流量が設計期待値より少ない場合には、ＤＥ３がＶDD（Ｈ）となる。ばらつき検出回路１０１によって検出されるＮＭＯＳトランジスタ３０３ｂ〜３０３ｇの電流量がさらに少ない場合には、ＤＥ４がＶDD（Ｈ）となる。

デジタル信号ＤＥ１、ＤＥ２、ＤＥ３、ＤＥ４は、２つ以上同時にＨとなることはない。以上のことにより、ばらつき検出回路１０１の検出結果により、ＮＭＯＳトランジスタ３０３ｂ〜３０３ｇの電流量のばらつきを相殺する内部回路、すなわちＮＭＯＳトランジスタ３０３ｂ〜３０３ｇの電流量が設計期待値より少ない場合はゲート幅が大きいＮＭＯＳトランジスタが選択され、ＮＭＯＳトランジスタの電流量が設計期待値より多い場合はゲート幅が小さいＮＭＯＳトランジスタが選択される。

以上述べた本実施形態では、４つの内部回路を含む半導体集積回路装置における例について説明した。ただし、本実施形態は、このような構成に限定されるものでなく、任意の数の内部回路を含む半導体集積回路装置を備えるように構成できることは言うまでもない。
また、本実施形態は、ＮＭＯＳトランジスタのばらつきを相殺する回路を選択する構成を例示して説明したが、本実施形態はこのような構成に限定されるものでなはい。すなわち、ＰＭＯＳトランジスタのしきい値電圧と電流量のみに依存するＰＭＯＳトランジスタのばらつきのみに有感なオシレータ部を用いれば、ＰＭＯＳトランジスタのばらつきを相殺する回路構成を構成できることは言うまでもない。

さらに、本実施形態は、オペアンプ２０４のテール電流源のばらつきを相殺する回路構成の例について説明したが、本実施形態はこのような構成に限定されるものでなはい。すなわち、回路の特性がＮＭＯＳトランジスタ、ＰＭＯＳトランジスタの電流量のばらつきに影響を受ける場合、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタの電流量のばらつきを相殺するように回路を構成できることは言うまでもない。

本発明は、半導体デバイスにおける特性の変動のばらつきを検出する回路に適用することができる。また、このような検出回路のうち、導電型の異なるＭＯＳトランジスタを組み合わせて構成された半導体デバイスの特性のばらつきが、いずれの導電型のＭＯＳトランジスタに依存するものかを切り分ける必要のある場合に特に有効である。

１０１ばらつき検出回路
１０２、３０４Ａ／Ｄ変換器
１０３選択回路
１０４内部回路
２０１デコーダ
２０２ａ、２０２ｂ、２０２ｃ、３０２ａ〜３０２ｇＰＭＯＳトランジスタ
２０３ａ〜２０３ｋ、３０３ａ〜３０３ｇＮＭＯＳトランジスタ
２０４、３０１オペアンプ
３０４オシレータ部
３０５Ｆ／Ｖ変換器

Claims

制御電圧が入力されるゲート端子と、当該ゲート端子に入力された制御電圧に応じた基準電流を発生する第１ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのドレインにかかる電圧を基準電圧として保持する電圧保持回路と、
前記第１ＭＯＳトランジスタに対し、前記基準電流と同じ値の電流を供給する第１電流源と、
前記第１の電流源に流れる電流に比例する比例電流を各々が発生する複数の第２電流源として機能する複数の第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタと同じ導電型を有し、前記第２ＭＯＳトランジスタの各々とオープンドレイン接続されて前記比例電流の供給を受ける複数の第３ＭＯＳトランジスタと、を備え、
複数の前記第３ＭＯＳトランジスタは、
ゲート端子が前段の前記第３ＭＯＳトランジスタのドレイン端子と接続されることによって多段に接続され、初段の前記第３ＭＯＳトランジスタのゲート端子が、最終段の前記第３ＭＯＳトランジスタのドレイン端子と接続され、
さらに、最終段の前記第３ＭＯＳトランジスタのドレイン端子から出力される所定の周波数の発振波を電圧出力に変換する周波数／電圧変換器を備え、
複数の前記第３ＭＯＳトランジスタのばらつきを検出し、その検出結果を前記周波数／電圧変換器の前記電圧出力として出力することを特徴とするばらつき検出回路。
前記電圧保持回路は、
ドレインが前記第１ＭＯＳトランジスタのドレインに接続され、ソースが前記第１の電流源に接続される第４ＭＯＳトランジスタと、
一方の入力端子に基準電圧が供給され、他方の入力端子が前記第４ＭＯＳトランジスタのドレインに接続され、出力端子が前記第４ＭＯＳトランジスタのゲートに接続される差動増幅器と、
を備えることを特徴とする請求項１に記載のばらつき検出回路。
前記第１電流源が前記第２ＭＯＳトランジスタと同じ導電型を有する第５ＭＯＳトランジスタを含み、
前記第５ＭＯＳトランジスタのゲート幅をＷ1、ゲート長をＬ1とした場合、前記第２ＭＯＳトランジスは各々Ｗ1／（ｍ・Ｌ1）のサイズ比を有して前記基準電流の１／ｍ倍の電流値の電流を生成し（ｍは２以上の正の定数）、前記第１ＭＯＳトランジスタのゲート幅をＷ2、ゲート長をＬ2とした場合、前記第３ＭＯＳトランジスは各々Ｗ1／（ｎ・Ｌ2）のサイズ比を有し（ｎは１以上の正の定数）、ｍとｎとの間には、ｍ＞ｎの関係があることを特徴とする請求項１または２に記載のばらつき検出回路。
前記請求項１から３のいずれか１項に記載のばらつき検出回路と、
前記周波数・電圧変換器から出力された電圧信号に基づいて、動作特性の異なる複数の内部回路の中から前記第３ＭＯＳトランジスタの動作特性の変動を相殺する内部回路を選択する選択回路と、
を備えることを特徴とする半導体集積回路装置。