JP7446747B2 - 半導体回路 - Google Patents

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Description

本発明の実施形態は、半導体回路に関する。
従来、ＮＭＯＳトランジスタで構成された増幅回路として、ソース接地型増幅回路が一般的に使用されている。
しかしながら、ＮＭＯＳトランジスタを用いたソース接地型増幅回路は、電源変動によって、回路を構成するトランジスタの閾値等の特性が影響されるという回路特性を有する。このため、高精度の出力が要求される場合には、特性バラつきが小さいオペアンプが用いられる。しかし、オペアンプは回路規模が大きく、高コストである。また、オペアンプは、信号遅延の影響により、ゲインと動作速度とはトレードオフの関係を有する。
特許第４７０４８６０号公報
実施形態は、電源変動の影響による回路特性の変化を抑制することができる半導体回路を提供することを目的とする。
実施形態の半導体回路は、電流源と少なくとも１つの第１トランジスタとにより構成され、前記電流源は、一端が接地点に接続され、制御端に印加される電圧に基づく定電流を前記第１トランジスタの電流経路を経由して前記接地点に流し、前記第１トランジスタは出力電圧を発生し、前記出力電圧又は所定の入力電圧が前記制御端に印加される複数の回路と、電源と前記第１トランジスタとの間に設けられる電圧フィルタであって、ソースが前記複数の回路の前記第１トランジスタの電源側に共通接続され、ゲートが接地され、ドレインに電源電圧が印加されるデプレッション型ＮＭＯＳトランジスタにより構成される電圧フィルタと、を具備する。
本発明の第１の実施の形態に係る半導体回路を示す回路図。 半導体回路の関連技術を示す回路図。 縦軸に電圧をとって実施の形態を説明するための説明図。 縦軸に電圧をとって実施の形態を説明するための説明図。 横軸に入力電圧ＶＩＮをとり縦軸に出力電圧ＶＯＵＴをとって、図１及び図２の回路における特性を示すグラフ。 本発明の第２の実施の形態を示す回路図。 本発明の第３の実施の形態を示す回路図。 本発明の第４の実施の形態を示す回路図。 変形例の構成を示す回路図。
以下、図面を参照して本発明の実施の形態について詳細に説明する。
（第１の実施の形態）
図１は第１の実施の形態に係る半導体回路を示す回路図である。また、図２は半導体回路の関連技術を示す回路図である。図１及び図２は、ＮＭＯＳトランジスタを用いたソース接地の増幅回路を示している。本実施の形態の増幅回路は、電源側にデプレッション型のＮＭＯＳトランジスタを電圧フィルタとして設けることにより、電源変動の影響による回路特性の変化を抑制することを可能にしたものである。
図１及び図２において同一の構成要素には同一符号を付し、同一構成については重複する説明を省略するものとする。
先ず、図２を参照して関連技術における電源変動の影響について説明する。ＮＭＯＳトランジスタＴｒ１は、ゲートに入力端子ＩＮから入力電圧ＶＩＮが供給され、ソースは接地点１に接続される。トランジスタＴｒ１のドレインは出力端子ＯＵＴに接続されると共に、ＮＭＯＳトランジスタＴｒ２のソースに接続される。なお、トランジスタＴｒ１のバックゲートは接地される。トランジスタＴｒ２のゲートとドレインとは共通接続されて電源端子２に接続される。トランジスタＴｒ２のソース及びバックゲートはトランジスタＴｒ１のドレインに接続される。
なお、図２では、トランジスタＴｒ１，Ｔｒ２の閾値電圧Ｖｔｈ１，Ｖｔｈ２がそれぞれ０．６Ｖ，０．１Ｖであることを例示している。また、電源端子２に供給される電源電圧ＶＤＤは３．３Ｖから±０．３Ｖ変動する電圧である例を示している。
また、トランジスタＴｒ１，Ｔｒ２は、飽和領域で使用する。飽和領域では、トランジスタＴｒ１のドレイン電流Ｉｄは、ドレイン・ソース間電圧Ｖｄｓ１に拘わらず一定となる。つまり、トランジスタＴｒ１は電流源として作用する。トランジスタＴｒ２は、ゲートとドレインとが接続されることで、抵抗成分を有する負荷として機能する。トランジスタＴｒ１は、入力電圧ＶＩＮによってゲート・ソース間電圧Ｖｇｓ１が変化することで、ドレイン電流Ｉｄが変化する。このドレイン電流ＩｄがトランジスタＴｒ２のドレイン・ソース路に流れて、入力電圧ＶＩＮ及びトランジスタＴｒ２による負荷に応じた出力電圧ＶＯＵＴが出力端子ＯＵＴに得られる。
図２において、トランジスタＴｒ１，Ｔｒ２は飽和領域で動作しており、短チャネル効果及びバックゲート効果を無視すると、ドレイン電流Ｉｄは、下記（１）式によって表される。なお、βは係数であり、β=μ×Ｃｏｘ×（Ｗ／Ｌ）とする。μは電荷移動度、Ｃｏｘはゲート酸化膜、Ｗはゲート幅、Ｌはゲート長を示す。トランジスタＴｒ１のゲート・ソース間電圧Ｖｇｓ１は、ゲート電圧Ｖｇ１－ソース電圧Ｖｓ１である。
Ｉｄ＝（β／2）×（Ｖｇｓ１－Ｖｔｈ１）２ …（１）
上記（１）式において、入力電圧ＶＩＮを固定値とすると、トランジスタTｒ１は固定電流源として振る舞う為、ドレイン電流Ｉｄは固定値となる。閾値電圧Vｔｈ１も固定値である。従って、電源端子２の電源電圧ＶＤＤの変動によってトランジスタＴｒ２のゲート電圧Ｖｇ２が変動すると、入力電圧ＶＩＮが固定値であるにも関わらず、トランジスタＴｒ２のソース電圧Ｖｓ２、即ち、出力電圧ＶＯＵＴが変動することなる。このように、図２の関連技術の回路は、電源変動によって回路特性が変化してしまうという欠点を有する。
そこで、実施の形態では、トランジスタＴｒ２のドレインと電源端子２との間にＮＭＯＳトランジスタＴｒ３を設ける。トランジスタＴｒ３のドレインは電源端子２に接続され、ソースはトランジスタＴｒ２のドレイン及びゲートに共通接続される。実施の形態においては、トランジスタＴｒ３はデプレッション型であり、ゲートおよびバックゲートは接地される。トランジスタＴｒ３の閾値電圧Ｖｔｈ３は、例えば－２．８Ｖである。また、トランジスタＴｒ３も飽和領域で動作させる。
本実施の形態の作用について図３及び図４を参照して説明する。図３は図２の回路、図４は図１の回路を説明するための図である。図３及び図４は、縦軸に電圧をとり、各部の電圧を示している。
図４を参照して、図１の回路の各電圧について説明する。定電流源としてのトランジスタＴｒ１が発生するドレイン電流Ｉｄは、トランジスタＴｒ３、トランジスタＴｒ２及びトランジスタＴｒ１の各ドレイン・ソース路を介して電源端子２から接地点１に流れる。
トランジスタＴｒ３のゲート・ソース間電圧をＶｇｓ３として、（２）式が成立する。
Ｉｄ＝（β／2）×（Ｖｇｓ３－Ｖｔｈ３）２ …（２）
トランジスタＴｒ３のゲートは接地されて、ゲート電圧Ｖｇ３は０Ｖ、閾値電圧Ｖｔｈ３は固定値である。なお、トランジスタの閾値電圧には特性ばらつきが存在する。ソース電圧Ｖｓ３は、（２）式を変形して（３）式で与えられる。
Ｖｓ３＝Ｖｇ３－Ｖｔｈ３－（２Ｉｄ／β）０．５ …（３）
（３）式は、ゲート電圧Vｇ３が接地され、Ｖｔｈ３が固定値であれば、ソース電圧Ｖｓ３も固定値となることを示している。即ち、トランジスタＴｒ２のドレイン電圧Ｖｄ２（＝ゲート電圧Ｖｇ２）は固定値である。また、トランジスタＴｒ２については、（１）式と同様の下記（４）式が成立する。
Ｉｄ＝（β／2）×（Ｖｇｓ２－Ｖｔｈ２）２ …（４）
従って、（４）式から、電源電圧ＶＤＤの変動に拘わらず、ドレイン電圧Ｖｄ１すなわち出力電圧ＶＯＵＴは、ドレイン電流Ｉｄに応じた固定値となる。
図３及び図４の例は、電源電圧ＶＤＤが３．０Ｖ～３．６Ｖの範囲で変化することを示している。図２の回路では、ゲート電圧Ｖｇ２は２．０Ｖ～２．５Ｖの範囲で変動し、出力電圧ＶＯＵＴ（Ｖｓ２）は１．８Ｖ～２．３Ｖの範囲で変動する。これに対し、図１の回路では、ゲート電圧Ｖｇ２は２．８Ｖに固定され、出力電圧ＶＯＵＴ（Ｖｓ２）は２．７Ｖに固定される。このように図１の回路は電源依存性を有しておらず、電源変動に拘わらず回路特性が変動しない。
なお、トランジスタＴｒ３を飽和領域で動作させるためには、トランジスタＴｒ３のドレイン・ソース間電圧Ｖｄｓ３は、Ｖｄｓ３＞Ｖｇｓ３－Ｖｔｈ３を満足する必要がある。トランジスタＴｒ３のドレイン電圧Ｖｄ３、ゲート電圧Ｖｇ３及び閾値電圧Ｖｔｈ３の関係は、Ｖｄ３＞Ｖｇ３－Ｖｇｈ３であり、ドレイン電圧Ｖｄ３（電源電圧）が３．０Ｖで、ゲート電圧Ｖｇ３が０Ｖの場合には、閾値電圧Ｖｔｈ３が約－３．０Ｖであれば、飽和領域での動作が可能である。なお、この閾値電圧Ｖｔｈ３の設定は、電源電圧ＶＤＤの変動を考慮する。
図５は、電源電圧ＶＤＤが３．３Ｖの場合の、図１及び図２の回路における特性を示すグラフである。横軸に入力電圧ＶＩＮをとり、縦軸に出力電圧ＶＯＵＴをとる。図５において、破線は図２の回路の特性（Ａｒ）を示し、実線は図１の回路の特性（Ａｅ）を示している。
図２の回路では、電源電圧ＶＤＤが直接トランジスタＴｒ２のドレインに印加されて、出力電圧ＶＯＵＴは特性Ａｒのようになる。一方、図１の回路は、電源電圧ＶＤＤは、トランジスタＴｒ３を介してトランジスタＴｒ２のドレインに供給される。出力電圧ＶＯＵＴは特性Ａｅのようになる。
電源電圧ＶＤＤが３．３Ｖから±０．３Ｖ変動すると、図２の回路では、破線に示すように、電源変動に応じて出力特性は比較的大きく変動する。これに対し、図１の回路では、短チャネル効果及びバックゲート効果を無視すると、電源変動による影響を受けずに出力特性は変化しない。実際には短チャネル効果及びバックゲート効果の影響によって、実線に示すように、特性Ａｅは若干変動する。この場合でも、図５に示すように、図１の回路における電源変動による出力電圧の変動量は、図２の回路に比べて小さい。
本実施の形態においては、ソース接地の増幅回路の電源側に、デプレッション型のＮＭＯＳトランジスタを電圧フィルタとして設けて、そのゲートを接地する。これにより、電源電圧に変動が生じた場合でも、その影響によりソース接地の増幅回路の電源側の電圧が変動することを抑制することができ、安定した回路特性を得ることができる。
（第２の実施の形態）
図６は第２の実施の形態を示す回路図である。図６において図１と同一の構成要素には同一符号を付して説明を省略する。図１は半導体回路としてＮＭＯＳトランジスタを用いた増幅回路を示したが、ＮＭＯＳトランジスタを用いた他の回路にも適用可能である。図６はバッファ回路（ボルテージフォロワ回路）に適用した例を示している。
図６において、トランジスタＴｒ１は、電流源を構成する。トランジスタＴｒ１は、ゲートがバイアス端子ＢＩＡＳに接続されて、バイアス電圧ＶＢが印加される。トランジスタＴｒ１は、バイアス電圧ＶＢに応じたドレイン電流ＩｄをトランジスタＴｒ３，Ｔｒ４，Ｔｒ１のドレイン・ソース路に流す電流源として機能する。
トランジスタＴｒ４は、ソース及びバックゲートがトランジスタＴｒ１のドレインに接続され、ドレインがトランジスタＴｒ３のソースに接続され、ゲートが入力端子ＩＮに接続される。トランジスタＴｒ４は、ソースフォロワを構成する。なお、トランジスタＴｒ４の閾値電圧Ｖｔｈ４は０．１Ｖの例を示している。また、トランジスタＴｒ３の閾値電圧Ｖｔｈ３が－２．８±０．１Ｖである例を示している。
図６の回路においては、トランジスタＴｒ３のソース電圧Ｖｓ３は、電源電圧ＶＤＤの変動に拘わらず、閾値電圧Ｖｔｈ３に応じた固定値となる。従って、トランジスタＴｒ４は、電源電圧ＶＤＤの変動の影響を受けることはない。本実施の形態の回路は、入力電圧ＶＩＮに対応した出力電圧ＶＯＵＴを出力する。
このように、本実施の形態においても、電源端子側にゲートが接地されたデプレッション型のＮＭＯＳトランジスタを設けていることから、電源電圧が変動した場合でも回路特性の変化を抑制することができる。
（第３の実施の形態）
図７は第３の実施の形態を示す回路図である。図７において図１と同一の構成要素には同一符号を付して説明を省略する。図７は定電圧回路に適用した例を示している。
図７の定電圧回路は、入力端子ＩＮを省略して、トランジスタＴｒ１のゲートをドレインに接続した点が、図１の回路と異なる。出力電圧ＶＯＵＴは、ドレイン電流Ｉｄ及びトランジスタＴｒ２の負荷によって決定される。ドレイン電流ＩｄはトランジスタＴｒ１のゲートに印加される電圧に応じた固定値となる。この場合において、トランジスタＴｒ２のドレイン電圧Ｖｄ２は、電源電圧ＶＤＤの変動に拘わらず固定値であるので、出力電圧ＶＯＵＴは、電源電圧の変動に拘わらず一定となる。
このように、本実施の形態においても、電源端子側にゲートが接地されたデプレッション型のＮＭＯＳトランジスタを設けていることから、電源電圧が変動した場合でも回路特性の変化を抑制することができる。
（第４の実施の形態）
図８は第４の実施の形態を示す回路図である。上記各実施の形態の回路を複数組み合わせることが可能である。図８は図７の定電圧回路と図６のバッファ回路とを組み合わせた例を示している。図８において図７と同一の構成要素には同一符号を付して説明を省略する。
トランジスタＴｒ１～Ｔｒ３は、図７の定電圧回路を構成する。また、トランジスタＴｒ１'，Ｔｒ３'，Ｔｒ４'は、図６のバッファ回路を構成する。即ち、図８の回路は、バッファ回路のバイアス電圧ＶＢを、図７の定電圧回路により発生させたものである。
図８の回路においては、トランジスタＴｒ３のソース電圧は、電源変動に拘わらず固定値となる。従って、トランジスタＴｒ２のソースからは、電源変動に拘わらず安定した電圧が得られる。この安定した電圧がバッファ回路のバイアス電圧としてトランジスタＴｒ１'のゲートに印加される。また、トランジスタＴｒ３'のソース電圧も、電源変動に拘わらず固定値となる。したがって、電源電圧ＶＤＤの変動の影響を受けることなく、入力電圧ＶＩＮに対応した出力電圧ＶＯＵＴが得られる。このように本実施の形態においても、電源電圧が変動した場合でも回路特性の変化を抑制することができる。
図９は、図８の変形例の構成を示す回路図である。図８では、定電圧回路及びバッファ回路の電源端子２及び接地点１を共通にしたが、相互に異なる電源端子及び接地点に接続するようになっていてもよい。また、図８では、定電圧回路とバッファ回路とで、電圧フィルタを構成するトランジスタＴｒ３，トランジスタＴｒ３'をそれぞれ別に設ける例を説明したが、１つのＮＭＯＳトランジスタを共通に用いてもよい。
なお、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
Ｔｒ１～Ｔｒ４，Ｔｒ１’，Ｔｒ３’，Ｔｒ４’…ＮＭＯＳトランジスタ。

Claims (4)

  1. 電流源と少なくとも１つの第１トランジスタとにより構成され、前記電流源は、一端が接地点に接続され、制御端に印加される電圧に基づく定電流を前記第１トランジスタの電流経路を経由して前記接地点に流し、前記第１トランジスタは出力電圧を発生し、前記出力電圧又は所定の入力電圧が前記制御端に印加される複数の回路と、
    電源と前記第１トランジスタとの間に設けられる電圧フィルタであって、ソースが前記複数の回路の前記第１トランジスタの電源側に共通接続され、ゲートが接地され、ドレインに電源電圧が印加されるデプレッション型ＮＭＯＳトランジスタにより構成される電圧フィルタと、を具備する半導体回路。
  2. 前記第１トランジスタは、ＮＭＯＳトランジスタにより構成される請求項１に記載の半導体回路。
  3. 前記回路は、バッファ回路又は定電圧回路である請求項１に記載の半導体回路。
  4. 前記デプレッション型ＮＭＯＳトランジスタのソースは、前記第１トランジスタの電流経路の電源側に接続される請求項１に記載の半導体回路。
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