KR20080019540A

KR20080019540A - 정전류회로

Info

Publication number: KR20080019540A
Application number: KR1020070077376A
Authority: KR
Inventors: 야스히로 와타나베
Original assignee: 엔이씨 일렉트로닉스 가부시키가이샤
Priority date: 2006-08-28
Filing date: 2007-08-01
Publication date: 2008-03-04
Also published as: CN101136614A; DE602007000677D1; EP1898293A1; JP2008052639A; CN101136614B; TW200817871A; EP1898293B1; JP4878243B2; US20080048771A1; US7609106B2

Abstract

정전류회로는 제1전류경로 상에 형성된 제1트랜지스터와 제2전류경로 상에 형성된 제2트랜지스터로 구성된 제1전류거울, 제1전류경로 상에 형성된 제3트랜지스터와 제2전류경로 상에 형성된 제4트랜지스터로 구성된 제2전류거울, 제2전류경로 상에 형성된 제2다이오드, 제2전류경로 상에 형성된 레지스터, 제1전류경로와 제2전류경로와 접속된 가변저항소자, 및 제2전류경로를 통해 흐르는 전류에 기초해 가변저항소자의 저항값을 제어하는 피드백장치를 구비한다.

정전류회로, 가변저항소자, 피드백, 전류거울

Description

정전류회로{Constant current curcuit}

본 발명은 안정한 출력전류를 공급하는 정전류회로에 관한 것이다.

밴드갭기준회로는 반도체집적회로에서 널리 사용되는 정전류회로로 알려져 있다. 밴드갭기준회로는 MOS트랜지스터의 전원전압변동이나 프로세스변동과는 무관하다.

밴드갭기준회로에 관한 기술이 일본의 미심사된 특허공개공보 평8-63245호(Koyabe)에 개시되어 있다. 도 6은 Koyabe에 개시된 기술을 보여준다. Koyabe에 의해 개시된 기술은 P채널MOS트랜지스터들(PMOS, P51 내지 P53), N채널MOS트랜지스터들(NMOS, N51 및 N52), 레지스터(R51), 및 다이오드들(D51, D52)을 구비한다. PMOS(P51), NMOS(N51), 및 다이오드(D51)는 전원 및 그라운드 사이에 직렬로 접속된다. PMOS(P52), NMOS(N52), 레지스터(R51), 다이오드(D52)도 전원과 그라운드 사이에 직렬로 접속된다. PMOS(P51)와 PMOS(P52)는 제1전류거울을 형성한다. NMOS(N51) 및 NMOS(N52)는 제2전류거울을 형성한다. 제1전류거울과 제2전류거울은 루프를 형성한다. 다이오드(D51)와 다이오드(D52)의 영역비는 1 : N이다. NMOS(N51), NMOS(N52), PMOS(P51) 및 PMOS(P52)는 동일한 트랜지스터크기를 가지고 이들은 포화영역에서 동작한다. 단자 “a"는 전원단자이고, ”b"는 출력단자이며, “c"는 그라운드단자이다.

NMOS(N51)와 NMOS(N52)는 전류거울을 형성하기 때문에 N51 및 N52의 게이트-소스전압 Vgs는 동일하므로, A지점에서의 전압 VA와 B지점에서의 전압VB는 동일하다. 따라서, 레지스터(R51)에서의 전압강하는 다이오드들(D51, D52) 사이에서의 차이에 의해 결정된다. 따라서, 전류(I52)는 A지점에서의 전압 VA와 C지점에서의 전압 VC 사이의 차이, VA-VC에 의해 결정된다. 전류(I52)는 k가 볼츠만 상수이고, q가 기본전하이고 T가 온도일 때 I52=I51=(kT/q)log(N)/R51이기 때문에 MOS트랜지스터와 전원전압의 특징과는 무관하다.

그러나, 전류(I52)는 레지스터(R51)의 저항의 프로세스변화에 의해 변화한다. 전류(I52)가 변화하기 때문에 전류(I52)와 전류거울을 형성하는 출력전류(I53)도 레지스터(R51)의 저항의 프로세스변화에 의해 변화한다. 이러한 단점을 극복하기 위한 기술은 일본의 미심사된 공개특허공보 평4-170609(Kameyama)에 개시되어 있다. 도 7은 Kameyama에 개시된 기술을 보여준다. Kameyama에 의해 개시된 기술은 Koyabe에서 사용된 다이오드들(D51, D52) 대신 NMOS(N53)을 사용하고 또한 PMOS(P53), NMOS(N54), 및 NMOS(N55)를 가지는 피드백장치(60)를 구비한다. 단자 “a"는 전원단자이고, ”b"는 출력단자이고 “c"는 그라운드단자이다.

Koyabe에서와 같이, 전류(I52)는 레지스터(R51)에 인가된 전압에 의해 결정된다. 전류(I52)가 증가하면, 전류(I53)는 따라서 증가한다. NMOS(N54)에서 전압이 지점A에서의 전압보다 낮고 지점A와 NMOS(N54) 사이의 전압차는 NMOS(N53)으로 피 드백된다. 그 결과, 지점A에서의 전압이 감소한다. 지점A와 지점B의 전압은 전류거울이기 때문에 동일하고 따라서, 지점B에서의 전압은 지점A에서의 전압이 감소하는 것과 같이 감소한다. 그 결과, 전류(I52)는 억제되고 출력전류(I54)도 이에 의해 억제된다. 이러한 방식으로 Kameyama는 각 MOS트랜지스터의 게이트길이 Lg, 게이트폭 Wg, 및 문턱값 Vt, 및 저항의 변화로 인해 발생하는 전류변화를 제어하는 피드백장치(60)를 사용한다.

그러나, Kameyama에서 개시된 기술이 각 MOS트랜지스터의 전원전압의 변화와 프로세스변화를 위한 안정한 출력전류를 공급할 수 있다고 하더라도 온도보상회로를 사용하지 않거나 Koyabe에서와 같은 다이오드 및 레지스터를 사용하는 등의 이유로 온도변화에 대한 안정한 전류를 공급할 수 없다.

일 실시예에서 정전류회로는 제1전류경로 상에 형성된 제1트랜지스터와 제2전류경로 상에 형성된 제2트랜지스터를 구비하는 제1전류거울, 제1전류경로 상에 형성된 제3트랜지스터 및 제2전류경로 상에 형성된 제4트랜지스터를 구비하는 제2전류거울, 제1전류경로 상에 형성된 제1다이오드, 제2전류경로상에 형성된 제2다이오드, 제2전류경로 상에 형성된 레지스터, 제1전류경로와 제2전류경로에 접속된 가변저항소자 및 제2전류경로를 통해 흐르는 전류를 기초로 가변저항소자의 저항값을 제어하는 피드백장치를 구비한다.

실시예에 따르면, 정전류회로는 제1전류경로와 제2전류경로에 접속된 가변저항소자를 구비한다. 피드백장치로부터 피드백되는 전압에 따라 다양한 저항소자의 저항값을 제어하여 제2전류경로를 통해 흐르는 전류를 제어할 수 있다.

본 발명의 정전류회로는 MOS트랜지스터의 전원전압변화, 온도변화, 프로세스변화 및 레지스터에 대해 적게 의존하는 바이어스회로를 구비한 안정한 출력전류를 공급할 수 있다.

본 발명은 예시적인 실시예들을 참조로 이하에서 설명될 것이다. 당해 기술분야의 숙련자들은 본 발명의 개시사항을 이용해 많은 변형예들이 이루어질 수 있고 본 발명은 설명을 위해 예시된 실시예들에 제한되지 않는다는 것을 인식할 것이 다.

본 발명에 따른 제1실시예가 도 1을 참조로 이하에서 자세히 설명된다. 도 1은 본 실시예에 따른 정전류회로(30)를 보여주는 회로도이다. 도 1에서 보이는 바와 같이, 정전류회로(30)는 밴드갭기준회로(1), 전류출력장치(2), 인버터회로(3) 및 제1레벨시프터(4)를 구비한다. 밴드갭기준회로(1)는 전원전압의 변화, 프로세스변화, 온도변화 등의 발생에 관계없이 일정한 출력전류를 발생한다. 전류출력장치(2)는 본 실시예의 정전류회로에서 발생된 전류를 출력한다. 인버터회로(3)는 밴드갭기준회로(1)의 출력전류가 일정하게 남아있도록 하기 위해 피드백되는 전압을 생성하고 출력한다. 제1레벨시프터(4)는 밴드갭기준회로(1)의 정해진 노드에서의 전압을 시프트하고 레벨시프트된 전압을 출력한다.

밴드갭기준회로(1)는 PMOS트랜지스터들(PMOS, P1, P2), NMOS트랜지스터들(NMOS, N1 내지 N3), 레지스터(R1) 및 다이오드들(D1, D2)을 구비한다. PMOS(P1), NMOS(N1) 및 다이오드(D1)는 제1전류경로를 형성하면서 전원 및 그라운드 사이에 직렬로 접속된다. PMOS(P2), NMOS(N2), 레지스터(R1) 및 다이오드(D2)는 또한 제2전류경로를 형성하면서 전원 및 그라운드 사이에 직렬로 접속된다. PMOS(P1, P2)의 게이트들은 PMOS(P2)의 드레인과 공통접속되어, 제1전류거울을 형성한다. NMOS(N1, N2)의 게이트들은 NMOS(N1)의 드레인과 공통접속되어 제2전류거울을 형성한다. 레지스터(R1)는 NMOS(N2)와 다이오드(D2)의 애노드 사이에 위치되고, NMOS(N3)는 다이오드(D1)의 애노드와 다이오드(D2)의 애노드 사이에 접속된다. NMOS(N3)의 게이트는 인버터회로(3)의 출력전압을 받고 이는 이하에서 상세히 설명 된다.

제1레벨시프터(4)는 PMOS(P3)와 PMOS(P4)를 구비한다. PMOS(P3, P4)는 전원고 그라운드 사이에 직렬로 접속된다. PMOS(P3)는 PMOS(P2)와 접속되어 전류거울을 형성한다. PMOS(P4)의 게이트는 다이오드(D2)의 애노드에서 전압을 받는다. PMOS(P3)와 PMOS(P4) 사이의 전압은 인버터회로(3)로 입력된다.

인버터회로(3)는 PMOS(P5), PMOS(P6) 및 NMOS(N4)를 구비한다. PMOS(P5)의 소스는 전원단자와 접속되고 PMOS(P5)의 드레인은 PMOS(P6)의 소스와 접속된다. PMOS(P5)의 게이트는 PMOS(P2)의 드레인과 접속되어 전류거울을 형성한다. PMOS(P6)와 NMOS(N4)는 PMOS(P5)의 드레인과 그라운드전압 사이에 직렬로 접속된다. PMOS(P6)의 게이트는 PMOS(P3, P4) 사이의 노드와 접속된다.

전류출력장치(2)는 전원단자와 출력단자 사이에 접속되는 PMOS(P7)을 구비한다. PMOS(P7)의 게이트는 PMOS(P2)의 드레인과 접속되어 전류거울을 형성한다.

도 1에 있어서, 단자“k"는 전원단자이고, ”1“은 출력단자이며 ”m"은 그라운드단자이다. 본 실시예에서 PMOS(P1 내지 P7)와 NMOS(N1 내지 N4)는 동일한 트랜지스터크기를 가지고 포화영역에서 동작한다. 도 1에서 전류거울을 형성하는 트랜지스터들은 캐스케이드접속에 의해 전류거울을 형성할 수 있다. 제1레벨시프터(4)는 트랜지스터들의 문턱값 설정에 따라 제거될 수 있다. 다이오드(D1)와 다이오드(D2)의 영역비는 상이하다.

본 실시예에 따른 정전류회로(30)의 동작이 이하에서 설명된다. 다음의 설명에 있어서, 레지스터(R1)의 저항값이 프로세스변화로 인한 설정값 아래로 떨어지는 경우가 예시에 의해 설명된다.

레지스터(R1)의 저항값이 감소되기 때문에 기준전류(I2)는 증가한다. PMOS(P1, P2, P5, P7)를 통해 흐르는 전류가 각각 I1, I2, I3, 및 I4이라면, I1, I2, I3, 및 I4는 동일하다. 따라서, 기준전류(I2)에서의 증가는 PMOS(P5)를 통해 흐르는 전류(I3)에서의 증가를 이끈다.

전류(I3)에서의 증가는 PMOS(P6) 및 NMOS(N4)을 통해 흐르는 전류에서의 증가를 야기한다. PMOS(P6)는 제1레벨시프터(4)를 통한 지점 M에서 전압을 얻기 때문에 PMOS(P6)의 게이트전압은 증가한다.

NMOS(N4)을 통해 흐르는 전류가 증가하기 때문에 NMOS(N4)에 의한 전압강하는 커지고 인버터회로(3)에서의 지점 N에서의 전압 VN은 증가한다. 인버터회로(3)는 NMOS(N3)의 게이트로 지점 N에서의 전압 VN을 출력한다. 따라서, 지점 N에서의 전압 VN이 증가하는 만큼 NMOS(N3)의 온저항은 감소하고 이에 의해 지점 K에서의 전압 VK와 지점 M에서의 전압 VM 사이의 차이는 감소한다. PMOS(P1)와 PMOS(P2)의 전류거울과 NMOS(N1)와 NMOS(N2)의 전류거울이 루프를 형성하기 때문에, 지점 L에서의 전압 VL은 지점 K에서의 전압 VK가 감소하는 것처럼 감소한다. 지점 L에서의 전압 VL이 감소하기 때문에 지점 L과 지점 M 사이의 전압차가 따라서 감소된다. 그러므로, 레지스터(R1)에 인가된 전압(VL-VM)은 감소한다. 따라서, I2=(VL-VM)/R1인 기준전류(I2)에서의 증가가 억제된다. 특히, 프로세스가 변화하여 기준전류(I2)에 증가를 야기하면, 인버터회로(3)에서의 지점 N으로부터의 피드백전압은 기준전류(I2)를 감소시키기 위한 동작을 실시하기 위해 증가한다. 그 결과, 출력전류(I4) 는 억제되어 출력단자(1)에 출력된다. 레지스터(R1)의 저항값이 증가하면, 지점 N에서의 전압(VN)은 감소하여 NMOS(N3)의 온저항을 증가시키고 따라서 레지스터(R1)에 인가된 전압(VL-VM)은 증가한다. 기준전압(I2)과 출력전류(I4)는 이에 의해 실질적으로 일정하게 유지된다.

도 2는 저항값의 변화에 대한 출력전류의 변화를 보여준다. 도 2의 그래프에서, 수평축은 온도를 나타내고 따라서 온도에 대한 출력전류의 변화도 보여준다. 도 2에 있어서, 그래프의 상부의 실선과 점선은 각각 본 실시예의 정전류회로와 종래기술의 정전류회로에서의 저항값이 동일한 비율로 설정값 아래로 떨어지는 경우 출력전류를 각각 지시한다. 그래프 하부의 실선과 점선은 본 실시예의 정전류회로와 종래기술의 정전류회로에서 저항값이 동일한 비율로 일정값을 초과하는 경우 출력전류를 각각 지시한다. 본 실시예는 출력전류의 변화에 따라 NMOS(N3)의 게이트에 인가되는 전압을 변화시키고 이에 의해 레지스터(R1)에 인가되는 전압을 변화시킨다. 따라서 도 2에서 보이는 바와 같이 저항값의 변화에 대한 출력전류의 변화를 감소시킬 수 있다.

본 실시예의 정전류회로(30)의 밴드값기준회로(1)는 PMOS(P1), NMOS(N1) 및 다이오드(D1)로 구성된 제1전류경로와 접속되고 또한 PMOS(P2), NMOS(N2), 레지스터(R1) 및 다이오드(D2)로 구성된 제2전류경로와 접속되는 가변저항소자인 NMOS(N3)를 구비한다. 또한, 정전류회로(30)는 제2전류경로에서의 PMOS(P2)와 함께 전류거울을 형성하고 NMOS(N3)에 인버터회로(3)의 출력전압을 피드백하는 PMOS(P5)를 구비하는 인버터회로(3)를 구비한다. 이러한 구성에 있어서, 프로세스가 제2전 류경로를 통해 흐르는 전류(I2)에서 증가를 일으키도록 변화하면, 인버터회로(3)의 출력전압은 전로(I2)에 따라 증가한다. 다음으로, NMOS(N3)의 게이트에 입력된 전압이 증가하고 이에 의해 지점 K에서 전압을 감소시킨다. 지점 K에서 전압의 감소는 지점 M에서 전압의 감소를 이끌고 따라서 전류(I2)의 증가가 억제되어 정전류회로(30)에서 출력되는 전류(I4)에서의 증가가 방지될 수 있다. 이것은 정전류회로(30)로부터 출력되는 전류가 실질적으로 일정하게 유지되도록 하여 프로세스변화시 레지스터(R1)의 저항에 따라 감소되게 한다. 이에 의해 안정한 출력전류를 공급할 수 있고 CMOS회로특성, 수율 등을 개선시킬 수 있다.

상술한 실시예는 NMOS(N3)로 피드백되는 전압이 NMOS(N4)에서 발생되는 경우를 설명하였지만 본 발명은 로드에서의 전압강하가 전류의 증가와 함께 커지는 한 이에 한정되지 않는다. 예를 들어, 상술한 실시예에서와 같은 동일한 동작이 도 3에 보이는 저항로드의 사용으로 가능하다.

도 4는 정전류회로(30)에 대한 변형예인 정전류회로(31)를 보여준다. 도 4에 있어서, 도 1에서의 정전류회로(30)의 인버터회로(3)는 미분회로(6)로 대체된다. 도 4에 보이는 정전류회로(31)에서, 정전류회로(30)에서와 같은 소자들이 동일한 참조부호로 언급되고 이들의 상세한 설명은 제공되지 않는다.

변형예인 정전류회로(31)는 밴드갭기준회로(1), 전류출력장치(2), 제1레벨시프터(4), 미분회로(6) 및 제2레벨시프터(5)를 구비한다. NMOS(N3)의 게이트는 미분회로(6)의 출력전압을 받고 이에 대해서는 이하에서 설명된다,

PMOS(P4)의 게이트는 다이오드(D1)의 애노드에서 전압을 받는다. PMOS(P4)와 PMOS(P3) 사이의 전압은 미분회로(6) 일측에 입력된다. PMOS(P12)의 게이트는 다이오드(D2)의 애노드에서 전압을 받는다. PMOS(P12)와 PMOS(P11) 사이의 전압은 미분회로(6) 타측에 입력된다.

미분회로(6)는 PMOS(P8 내지 P10) 및 NMOS(N5 및 N6)를 구비한다. PMOS(P10)의 게이트는 PMOS(P2)의 드레인과 접속되어 전류거울을 형성한다. PMOS(P10)의 소스는 전원단자와 접속되고, PMOS(P10)의 드레인은 PMOS(P8 및 P9)의 소스와 접속된다. PMOS(P8)와 NMOS(N6)는 PMOS(P10)의 드레인과 그라운드전압 사이에 직렬로 접속된다. PMOS(P8)의 게이트는 PMOS(P3 및 P4) 사이의 노드와 접속된다. 유사하게, PMOS(P9)와 NMOS(N5)는 PMOS(P10)의 드레인과 그라운드전압 사이에 직렬로 접속된다. PMOS(P9)의 게이트는 PMOS(P11 및 P12) 사이의 노드와 접속된다.

본 변형예에서 PMOS(P1 내지 P4), PMOS(P7 내지 P12), NMOS(N1 내지 N3, N5 내지 N6)는 동일한 트랜지스터크기를 가지고 포화영역에서 동작한다. 도 4에 전류거울을 형성하는 트랜지스터들은 케스케이드접속에 의한 전류거울을 형성할 수 있다. 제1레벨시프터(4) 및 제2레벨시프터(5)는 트랜지스터들의 문턱값 설정에 따라 제거될 수 있다.

정전류회로(31)는 NMOS(N3)의 게이트에 피드백되는 전압을 발생시키는 회로로서, 정전류회로(30)에 인버터회로(3)에 대응되는 미분회로(6)를 구비한다. 특히, 정전류회로(31)는 미분회로(6)를 사용하여 지점 K에서의 전압 VK와 지점 M에서의 전압 VM 사이의 차이에 기초해 지점 N에서의 전압 VN을 생성한다. 미분회로(6)의 사용으로 지점 K와 지점 M 사이의 전압차를 기초로 정전류회로(31)가 동작한다. 본 변형예는 NMOS(N3)로 피드백되는 전압이 NMOS(N5)에서 발생되는 경우를 설명하였지만, 본 발명은 로드에 의한 전압강하가 전류가 증가함에 따라 커지는 한 이에 제한되지 않는다. 예를 들어, 도 5a에 보이는 바와 같은 전류거울로드 또는 도 5b에 보이는 저항로드가 대신 사용될 수 있다.

본 실시예에 따르면, 인버터회로(3)를 구비하는 정전류회로(30)는 인버터회로(3)를 사용하는 지점 M에서의 전압을 기초로 전압을 발생시키고 발생된 전압을 NMOS(N3)로 피드백한다. 한편, 미분회로(6)를 구비하는 정전류회로(31)는 미분회로(6)를 사용하는 지점 M과 지점 K 사이의 전압차를 기초로 전압을 생성하고 생성된 전압을 NMOS(N3)로 피드백한다. 따라서, 정전류회로(30 또는 31)에서 레지스터(R1)의 저항에서 프로세스변화가 있으면, 프로세스변화에 따른 전압은 인버터회로(3) 또는 미분회로(6)에서 발생되고, 발생된 전압은 NMOS(N3)로 피드백된다. 레지스터(R1)의 저항에서 프로세스변화에 대한 전압의 NMOS(N3)로의 피드백은 레지스터(R1)를 통해 흐르는 전류(I2)의 변화를 감소시킬 수 있다. 이것은 정전류회로(30)로부터 출력되는 전류(I4)가 실질적으로 일정하게 유지되도록 한다. 이에 의해, 저항에 있어서 프로세스변화에 적게 의존하는 바이어스회로에 의해 안정한 출력전류를 공급할 수 있다. 이것은 CMOS회로특성, 수율 등을 향상시킬 수 있다.

본 발명은 상술한 실시예에 제한되지 않고 본 발명의 범위 및 사상에서 벗어남이 없이 변경되거나 수정될 수 있다는 것이 명백하다.

도 1은 본 발명의 실시예에 따른 인버터회로를 사용하는 정전류회로를 보여주는 회로도이다.

도 2는 본 발명의 실시예에 따른 정전류회로와 종래 기술에 따른 정전류회로에서의 출력전류의 변화를 보여주는 그래프이다.

도 3은 인버터회로에서 로드하기 위한 변형회로를 보여주는 개략도이다.

도 4는 본 발명의 실시예에 따른 미분회로를 사용하는 정전류회로를 보여주는 회로도이다.

도 5a는 미분회로에서 로드하기 위한 변형회로를 보여주는 개략도이다.

도 5b는 미분회로에서 로드하기 위한 변형회로를 보여주는 개략도이다.

도 6은 종래기술에 따른 정전류회로를 보여주는 회로도이다.

도 7은 다른 종래기술에 따른 정전류회로를 보여주는 회로도이다.

*도면의 주요부분에 대한 부호의 설명*

1 : 밴드갭기준회로 2 : 전류출력장치

3 : 인버터회로 4 : 제1레벨시프터

5 : 제2레벨시프터 6 : 미분회로

30, 31 : 정전류회로

Claims

제1전류경로 상에 형성된 제1트랜지스터와 제2전류경로 상에 형성된 제2트랜지스터를 구비한 제1전류거울;

제1전류경로 상에 형성된 제3트랜지스터와 제2전류경로 상에 형성된 제4트랜지스터를 구비한 제2전류거울;

제1전류경류 상에 형성된 제1다이오드;

제2전류경로 상에 형성된 제2다이오드;

제2전류경로 상에 형성된 레지스터;

제1전류경로와 제2전류경로에 접속된 가변저항소자; 및

제2전류경로를 통해 흐르는 전류를 기초로 가변저항소자의 저항값을 제어하는 피드백장치를 포함하는 정전류회로.
제1항에 있어서, 상기 가변저항소자는 트랜지스터로 구성된 정전류회로.
제1항에 있어서, 상기 피드백장치는

제2트랜지스터와 접속되어 전류거울을 형성하는 제5트랜지스터; 및

제1로드를 구비하고

상기 피드백장치는 제1로드에서의 전압강하를 기초로 가변저항소자로 피드백되는 전압을 발생하는 정전류회로.
제3항에 있어서, 제2전류경로 상의 정해진 노드에서 전압의 레벨을 시프트하고 레벨시프트된 전압을 피드백장치로 출력하는 제1레벨시프터를 더 포함하는 정전류회로.
제1항에 있어서, 제2전류경로 상의 정해진 노드에서 전압의 레벨을 시프트하고 레벨시프트된 전압을 피드백장치로 출력하는 제1레벨시프터를 더 포함하는 정전류회로.
제1항에 있어서, 상기 피드백장치는

제2트랜지스터와 접속되어 전류거울을 형성하는 제6트랜지스터;

제1전류경로 상의 정해진 노드에서 전압을 기초로 신호를 수신하는 제7트랜지스터;

제2전류경로 상의 정해진 노드에서 전압을 기초로 신호를 수신하는 제8트랜지스터; 및

제8트랜지스터와 접속된 제2로드를 구비하고,

상기 피드백장치는 제2로드에서의 전압강하를 기초로 가변저항소자에 피드백되는 전압을 발생하는 정전류회로.
제6항에 있어서,

제1전류경로 상의 정해진 노드에서 전압의 레벨을 시프트하고 레벨시프트된 전압을 피드백장치로 출력하는 제2레벨시프터; 및

제2전류경로 상의 정해진 노드에서 전압의 레벨을 시프트하고 레벨시프트된 전압을 피드백장치로 출력하는 제3레벨시프터를 더 포함하는 정전류회로.
제2항에 있어서, 상기 피드백장치는

제2트랜지스터와 접속되어 전류거울을 형성하는 제5트랜지스터; 및

제1로드를 구비하고

상기 피드백장치는 제1로드에서의 전압강하를 기초로 가변저항소자에 피드백되는 전압을 발생하는 정전류회로.
제2항에 있어서,

제2전류경로 상의 정해진 노드에서 전압의 레벨을 시프트하고 레벨시프트된 전압을 피드백장치로 출력하는 제1레벨시프터를 더 포함하는 정전류회로.
제2항에 있어서, 상기 피드백장치는

제2트랜지스터와 접속되어 전류거울을 형성하는 제6트랜지스터;

제1전류경로 상의 정해진 노드에서의 전압을 기초로 신호를 수신하는 제7트랜지스터;

제2전류경로 상의 정해진 노드에서의 전압을 기초로 신호를 수신하는 제8트 랜지스터; 및

제8트랜지스터와 접속된 제2로드를 구비하고,

상기 피드백장치는 제2로드에서의 전압강하를 기초로 가변저항소자에 피드백되는 전압을 발생하는 정전류회로.