JP4878243B2 - 定電流回路 - Google Patents

Description

本発明は、安定した出力電流を供給する定電流回路に関する。

半導体集積回路によく用いられる定電圧回路としてバンドギャップリファレンス回路が知られている。バンドギャップリファレンス回路は、電源電圧変動、ＭＯＳトランジスタのプロセス変動に依存しないという特徴がある。

このバンドギャップリファレンス回路の技術が特許文献１に記載されている。特許文献１に記載の技術を図６に示す。特許文献１に記載の技術は、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）Ｐ５１〜Ｐ５３、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）Ｎ５１、Ｎ５２、抵抗Ｒ５１、ダイオードＤ５１、Ｄ５２を有している。ＰＭＯＳＰ５１、ＮＭＯＳＮ５１、及びダイオードＤ５１は、電源とグランドの間に直列に接続されている。また、ＰＭＯＳＰ５２、ＮＭＯＳＮ５２、抵抗Ｒ５１、及びダイオードＤ５２も電源とグランドの間に直列に接続されている。ＰＭＯＳＰ５１とＰＭＯＳＰ５２は第１のカレントミラーを構成している。また、ＮＭＯＳＮ５１とＮＭＯＳＮ５２は第２のカレントミラーを構成している。そして、第１のカレントミラー回路と第２のカレントミラー回路でループを形成している。ここで、ダイオードＤ５１とダイオードＤ５２の面積比は１：Ｎである。また、ＮＭＯＳＮ５１、ＮＭＯＳＮ５２、ＰＭＯＳＰ５１、及びＰＭＯＳＰ５２のトランジスタサイズは各々同一であり、飽和領域で動作している。また、ａは電源端子、ｂは出力端子、ｃは接地端子である。

このとき、ＮＭＯＳＮ５１とＮＭＯＳＮ５２のカレントミラーによりＮ５１とＮ５２のゲートソース間電圧Ｖｇｓが等しくなるため、点Ａの電位ＶＡと点Ｂの電位ＶＢは等しくなる。このため、抵抗Ｒ５１の電圧降下はダイオードＤ５１及びＤ５２の差分で決まる。すなわち、点Ａの電位ＶＡと点Ｃの電位ＶＣの差ＶＡ−ＶＣによって電流Ｉ５２が決まる。この電流Ｉ５２はＩ５２＝Ｉ５１＝（ｋＴ／ｑ）ｌｏｇ（Ｎ）／Ｒ５１により、ＭＯＳトランジスタの特性及び電源電圧に依存しない。ここで、ｋはボルツマン定数、ｑは電気素量、Ｔは温度である。

しかしながら、電流Ｉ５２は抵抗Ｒ５１のプロセス変動を受け変動する。電流Ｉ５２の変動に伴い、電流Ｉ５２をカレントミラーしている出力電流Ｉ５３も抵抗Ｒ５１のプロセス変動を受けてしまうという問題点があった。この問題点を解決した技術が特許文献２に記載されている。特許文献２に記載の技術を図７に示す。特許文献２に記載の技術は特許文献１のダイオードＤ５１、Ｄ５２の代わりにＮＭＯＳＮ５３を設け、さらにＰＭＯＳＰ５３、ＮＭＯＳＮ５４、及びＮＭＯＳＮ５５を有する帰還部６０を有するものである。ここで、ａは電源端子、ｂは出力端子、ｃは接地端子である。

特許文献１と同様に、抵抗Ｒ５１にかかる電圧で電流Ｉ５２が決まる。電流Ｉ５２が増加する場合は、電流Ｉ５３も増加する。そして、ＮＭＯＳＮ５４は点Ａの電位より低くなるため点ＡとＮＭＯＳＮ５４の電位差をＮＭＯＳＮ５３にフィードバックする。このため、点Ａの電位が下がる。カレントミラーのため点Ａと点Ｂの電位は等しいことより点Ａの電位が下がるに伴い、点Ｂの電位も下がる。これにより、電流Ｉ５２が抑制され、出力電流Ｉ５４も抑制される。すなわち、特許文献２は、帰還部６０を設けて各ＭＯＳトランジスタのゲート長Ｌｇ、ゲート幅Ｗｇ、閾値Ｖｔ及び抵抗のばらつきによって生じる電流変動を制御しているものである。
特開平８―６３２４５号公報 特開平４―１７０６０９号公報

しかしながら、特許文献２記載の技術は、電源電圧変動及び各ＭＯＳトランジスタのプロセスばらつきに対して安定した出力電流を供給できるが、温度変動に対しては、特許文献１のようなダイオードと抵抗を利用した温度補償回路等を使用していないため、安定した電流を供給できないという問題点があった。

上述した課題を解決するために、本発明に係る定電流回路は、第１の電流経路上に形成された第１のトランジスタ及び第２の電流経路上に形成された第２のトランジスタからなる第１のカレントミラー回路と、前記第１の電流経路上に形成された第３のトランジスタ及び前記第２の電流経路上に形成された第４のトランジスタからなる第２のカレントミラー回路と、前記第１の電流経路上に形成された第１のダイオードと、前記第２の電流経路上に形成された第２のダイオードと、前記第２の電流経路上に形成された抵抗と、前記第１の電流経路及び前記第２の電流経路に接続された可変抵抗素子と、前記第２の電流経路に流れる電流に基づき前記可変抵抗素子の抵抗値を制御するフィードバック部とを有する。

第１の電流経路と第２の電流経路に接続される可変抵抗素子を設けて、第２の電流経路を流れる電流に基づき可変抵抗素子の抵抗値を制御する。

本発明に係る定電流回路によれば、電源電圧変動、温度変動、ＭＯＳトランジスタ、及び抵抗のプロセス変動に対して依存性の少ないバイアス回路で、安定した出力電流を供給することができる。

実施の形態１．
以下、本実施の形態について、図１を参照しながら詳細に説明する。図１に本実施の形態にかかる定電流回路３０の回路図を示す。図１に示すように、定電流回路３０は、バンドギャップリファレンス回路１と、電流出力部２と、反転回路３と、第１のレベルシフタ４とを有している。バンドギャップリファレンス回路１は、電源電圧の変動や、プロセスばらつき、温度変動等があった場合でも一定の出力電流を生成する回路である。電流出力部２は、本実施の形態の定電流回路が生成する電流を出力する部分である。反転回路３は、バンドギャップリファレンス回路１の出力電流が一定となるようにフィードバックする電圧を生成して出力する。また、第１のレベルシフタ４は、バンドギャップリファレンス回路１の所定のノードの電位をシフトさせて出力する回路である。

バンドギャップリファレンス回路１は、ＰＭＯＳトランジスタ（ＰＭＯＳ）Ｐ１、Ｐ２、ＮＭＯＳトランジスタ（ＮＭＯＳ）Ｎ１〜Ｎ３、抵抗Ｒ１及びダイオードＤ１、Ｄ２を有している。ＰＭＯＳＰ１、ＮＭＯＳＮ１及びダイオードＤ１は、電源とグランドの間に直列に接続されている。また、ＰＭＯＳＰ２、ＮＭＯＳＮ２、抵抗Ｒ１、ダイオードＤ２も電源とグランドの間に直列に接続されている。ＰＭＯＳＰ１とＰ２は、第１のカレントミラーを構成するように、ゲートがＰＭＯＳＰ２のドレインに共通接続されている。ＮＭＯＳＮ１とＮ２は、第２のカレントミラーを構成するように、ゲートがＮＭＯＳＮ１のドレインに共通接続されている。抵抗Ｒ１は、ＮＭＯＳＮ２とダイオードＤ２のアノード間に配置され、ダイオードＤ１のアノードとダイオードＤ２のアノードの間にＮＭＯＳＮ３が接続されている。ＮＭＯＳＮ３のゲートには後述する反転回路３の出力電圧が与えられている。

第１のレベルシフタ４は、ＰＭＯＳＰ３及びＰＭＯＳＰ４で形成されている。ＰＭＯＳＰ３、Ｐ４は、電源―グランド間に直列に接続され、ＰＭＯＳＰ３は、上述のＰＭＯＳＰ２とカレントミラー接続されている。ＰＭＯＳＰ４のゲートには、ダイオードＤ２のアノードの電位が与えられている。このＰＭＯＳＰ３、Ｐ４の間の電位が反転回路３の入力となる。

反転回路３は、ＰＭＯＳＰ５、ＰＭＯＳＰ６、及びＮＭＯＳＮ４を有している。ＰＭＯＳＰ５は、ソースが電源端子に接続され、ドレインがＰＭＯＳＰ６のソースに接続されている。また、ＰＭＯＳＰ５のゲートはＰＭＯＳＰ２のドレインに接続され、カレントミラーを形成している。ＰＭＯＳＰ６及びＮＭＯＳＮ４は、ＰＭＯＳＰ５のドレインと接地電位の間に直列に接続されている。ＰＭＯＳＰ６のゲートは、上述したＰＭＯＳＰ３及びＰ４の間のノードに接続されている。

電流出力部２は、電源端子と出力端子の間に接続されたＰＭＯＳＰ７によって形成されている。このＰＭＯＳＰ７のゲートは、ＰＭＯＳＰ２のドレインに接続され、カレントミラーを形成している。

図１において、ｋは電源端子、ｌは出力端子、ｍは接地端子である。本実施の形態で用いるＰＭＯＳＰ１乃至ＰＭＯＳＰ７、ＮＭＯＳＮ１乃至ＮＭＯＳＮ４のトランジスタサイズは各々同一であり、飽和領域で動作しているものとする。また、図１でカレントミラーを構成するトランジスタは、カスコード接続のトランジスタを用いて、カレントミラーを形成してもよい。また、第１のレベルシフタ４は、トランジスタのしきい値の設定によってはなくてもよい。そして、ダイオードＤ１とダイオードＤ２の面積比は異なるものである。

以下に本実施の形態の定電流回路３０の動作を詳細に説明する。以下の説明では、抵抗Ｒ１がプロセスばらつきによって設定した抵抗値よりも小さな値となった場合を例に説明する。

抵抗Ｒ１の抵抗値が小さくなると、基準電流Ｉ２が増加する。ここで、ＰＭＯＳＰ１、Ｐ２、Ｐ５、Ｐ７に流れる電流をそれぞれ、Ｉ１、Ｉ２、Ｉ３、Ｉ４とした場合、Ｉ１＝Ｉ２＝Ｉ３＝Ｉ４となるため、基準電流Ｉ２が大きくなると、ＰＭＯＳＰ５を流れる電流Ｉ３も大きくなる。

電流Ｉ３が大きくなることによってＰＭＯＳＰ６、ＮＭＯＳＮ４に流れる電流も増加する。ここで、ＰＭＯＳＰ６は点Ｍの電圧を第１のレベルシフタ４を介して入力しているため、ＰＭＯＳＰ６のゲート電位は上昇する。

ＮＭＯＳＮ４に流れる電流が増加するため、ＮＭＯＳＮ４による電圧降下が大きくなり、反転回路３内の点Ｎの電位ＶＮが上昇する。反転回路３は、点Ｎの電位ＶＮをＮＭＯＳＮ３のゲートに出力している。このため、点Ｎの電位が上昇すると、ＮＭＯＳＮ３のオン抵抗が低下して、点Ｋの電位ＶＫと点Ｍの電位ＶＭの差が小さくなる。ＰＭＯＳＰ１及びＰＭＯＳＰ２並びにＮＭＯＳＮ１及びＮＭＯＳＮ２のカレントミラーのループが形成されているため、点Ｌの電位ＶＬは点Ｋの電位ＶＫが低下するのにあわせて低下する。点Ｌの電位が低下するため、抵抗Ｒ１にかかる電圧ＶＬ−ＶＭも低下する。したがって、Ｉ２＝（ＶＬ―ＶＭ）／Ｒ１で与えられる基準電流Ｉ２の増加が抑制される。つまり、基準電流Ｉ２が増加する方向にプロセスがばらついた場合は、反転回路３の点Ｎからのフィードバックされる電位が上昇することで、基準電流Ｉ２を下げる方向の動作を行い、結果として出力電流Ｉ４も抑制され、出力端子ｌに出力される。また、抵抗Ｒ１の抵抗値が大きくなってしまった場合は、点Ｎの電位ＶＮが下降し、ＮＭＯＳＮ３のオン抵抗を大きくすることで、抵抗Ｒ１にかかる電圧ＶＬ−ＶＭを大きくすることで、基準電流Ｉ２及び出力電流Ｉ４が一定に保たれる。

図２は、抵抗値の変動に対する出力電流の変動を示すための図である。なお、図２では、横軸は温度を示し、温度に対する出力電流の変動も示されている。図２において、図面上側の実線及び破線はそれぞれ、本実施の形態の定電流回路と従来の定電流回路の抵抗値が、設定値よりも同じ割合で小さな値となった場合の出力電流を表している。また、図面下側の実線及び破線はそれぞれ、本実施の形態の定電流回路と従来の定電流回路の抵抗値が、設定値よりも同じ割合で大きな値となった場合の出力電流を表している。本実施の形態によれば、出力電流の変動に伴ってＮＭＯＳＮ３のゲートに与えられる電圧を変化させ、抵抗Ｒ１にかかる電圧が変化する構成としたため、抵抗値がばらついた場合の出力電流の変動を、図２に示すように小さくすることが可能である。

なお、以上説明した実施の形態ではＮＭＯＳＮ３にフィードバックする電圧をＮＭＯＳＮ４で生成した例を説明したが、電流が増加することによって負荷による電圧降下が大きくなればよいため、例えば図３に示すような抵抗負荷であっても本実施の形態と同様の動作が可能である。

また、図４に定電流回路３０の変形例である定電流回路３１を示す。図４は図１の定電流回路３０の反転回路３を差動回路６に置き換えたものである。図４に示す定電流回路３１は、定電流回路３０と同一構成要素には同一の符号を付し、その詳細な説明は省略する。

変形例である定電流回路３１は、バンドギャップリファレンス回路１と、電流出力源２と、第１のレベルシフタ４と、差動回路６と、第２のレベルシフタとを有する。ＮＭＯＳＮ３のゲートには後述する差動回路６の出力電圧が与えられている。

ＰＭＯＳＰ４のゲートには、ダイオードＤ１のアノードの電位が与えられている。このＰＭＯＳＰ４とＰＭＯＳＰ３の間の電位が差動回路６の一方の入力となる。また、ＰＭＯＳＰ１２のゲートにはダイオードＤ２のアノード側の電位が与えられている。このＰＭＯＳＰ１２とＰＭＯＳＰ１１の間の電位が差動回路６の他方の入力となる。

差動回路６は、ＰＭＯＳＰ８〜Ｐ１０、ＮＭＯＳＮ５、Ｎ６を有している。ＰＭＯＳＰ１０は、ゲートがＰＭＯＳＰ２のドレインに接続されていてカレントミラーを形成している。また、ソースが電源端子に接続され、ドレインがＰＭＯＳＰ８、Ｐ９のソースに接続されている。そして、ＰＭＯＳＰ８及びＮＭＯＳＮ６は、ＰＭＯＳＰ１０のドレインと接地電位の間に直列に接続されている。ＰＭＯＳＰ８のゲートは、上述したＰＭＯＳＰ３及びＰ４の間のノードに接続されている。同様にＰＭＯＳＰ９及びＮＭＯＳＮ５は、ＰＭＯＳＰ１０のドレインと接地電位の間に直列に接続されている。そして、ＰＭＯＳＰ９のゲートは、上述したＰＭＯＳＰ１１とＰ１２の間のノードに接続されている。

この変形例で用いるＰＭＯＳＰ１〜Ｐ４、ＰＭＯＳＰ７〜Ｐ１２、ＮＭＯＳＮ１〜Ｎ３、Ｎ５、Ｎ６のトランジスタサイズは各々同一であり、飽和領域で動作しているものとする。また、図４でカレントミラーを構成するトランジスタは、カスコード接続のトランジスタを用いて、カレントミラーを形成してもよい。また、第１のレベルシフタ４及び第２のレベルシフタ５は、トランジスタのしきい値の設定によっては形成しなくてもよい。

この定電流回路３１は、ＮＭＯＳＮ３のゲートにフィードバックする電圧を生成する回路を定電流回路３０の反転回路３から差動回路６に置き換えたものである。すなわち、差動回路６を用いて点Ｋの電位ＶＫと点Ｍの電位ＶＭの差から点Ｎの電位ＶＮを生成する。そして、定電流回路３１は、この差動回路６を用いて点Ｋと点Ｍの電位差に基づいて動作させるものである。この変形例においてもＮＭＯＳＮ３にフィードバックする電圧をＮＭＯＳＮ５で生成するが、電流が増加することによって負荷による電圧降下が大きくなればよいため、例えば図５（ａ）に示すようなカレントミラー型の負荷、あるいは図５（ｂ）に示すような抵抗負荷であってもよい。

本実施の形態は、点Ｍの電圧に基づき反転回路３を用いて電圧を生成し、この電圧をＮＭＯＳＮ３にフィードバックする構成にする。または、点Ｍと点Ｋの電位差に基づき差動回路６を用いて電圧を生成し、生成した電圧をＮＭＯＳＮ３にフィードバックする。すなわち、抵抗Ｒ１のプロセスばらつきに対してもこれに応じた電圧を生成し、フィードバックする。これにより、抵抗のプロセスばらつきに対して依存性が少ないバイアス回路で安定した出力電流を供給することができるため、ＣＭＯＳ回路の特性改善及び歩留まり改善等が可能である。

なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。

本実施の形態にかかる反転回路を用いた定電流回路の回路図である。 本実施の形態にかかる定電流回路と従来の定電流回路の出力電流変動を示したグラフである。 反転回路負荷の代替回路を示す概略図である。 本実施の形態にかかる差動回路を用いた定電流回路の回路図である。 差動回路負荷の代替回路を示す概略図である。 従来の定電流回路の回路図である。 従来の定電流回路の回路図である。

符号の説明

１ バンドギャップリファレンス回路
２ 電流出力源
３ 反転回路
４ 第１のレベルシフタ
５ 第２のレベルシフタ
６ 差動回路
３０、３1 定電流回路
Ｄ１、Ｄ５１ 第１のダイオード
Ｄ２、Ｄ５２ 第２のダイオード
Ｉ１〜Ｉ４、Ｉ５１〜Ｉ５４ 電流
Ｎ１〜Ｎ６、Ｎ５１〜Ｎ５５ ＮチャネルＭＯＳトランジスタ
Ｐ１〜Ｐ１２、Ｐ５１〜５４ ＰチャネルＭＯＳトランジスタ
Ｒ１、Ｒ５１ 抵抗
ａ、ｋ 電源端子
ｂ、ｌ 出力端子
ｃ、ｍ 接地端子

Claims (3)

1. ソースが共通に接続され、第１の電流経路上に形成された第１のトランジスタ及び第２の電流経路上に形成された第２のトランジスタからなる第１のカレントミラー回路と、
   前記第１のトランジスタのドレインにドレインが接続され、前記第１の電流経路上に形成された第３のトランジスタ及び前記第２のトランジスタのドレインにドレインが接続され、前記第２の電流経路上に形成された第４のトランジスタからなる第２のカレントミラー回路と、
   前記第１の電流経路上に形成され、前記第３トランジスタのソースに接続された第１のダイオードと、
   前記第２の電流経路上に形成され、前記第４トランジスタのソースに接続された第２のダイオードと、
   前記第２の電流経路上に、前記第４のトランジスタのソースと前記第２のダイオードのアノードとの間に形成された抵抗と、
   前記第１の電流経路及び前記第２の電流経路に接続され、前記第１のダイオードのアノードと、前記第２のダイオードのアノードと前記抵抗間の第１のノードとの間に接続された可変抵抗素子と、
   前記第２の電流経路上の前記第１のノードの電圧をレベルシフトして出力する第１のレベルシフタと、
   前記第２のトランジスタとカレントミラー接続されている第５のトランジスタと、前記第１のレベルシフタの出力にゲートが接続され、前記第５のトランジスタのドレインに第１の端子を接続した第６のトランジスタと、前記第６のトランジスタの第２の端子と接地端子間に接続された第１の負荷部とを有し、前記第２の電流経路に流れる電流に基づき前記可変抵抗素子の抵抗値を制御するように、前記第６のトランジスタの第２の端子が前記可変抵抗素子の制御端子に接続されるフィードバック部と、
   を有する定電流回路。
2. 前記可変抵抗素子はトランジスタからなることを特徴とする請求項１記載の定電流回路。
3. 前記第１の電流経路上の前記第３のトランジスタと前記第１のダイオードとの間の第２のノードの電圧をレベルシフトして出力する第２のレベルシフタをさらに備え、
   前記フィードバック部は、
   前記第２のレベルシフタの出力にゲートが接続され、前記第５のトランジスタのドレインに第１の端子を接続した第７のトランジスタと、
   前記第７のトランジスタの第２の端子と接地端子間に接続された第２の負荷部と、
   を有する請求項１又は２記載の定電流回路。

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