JP2013172155A - 半導体装置 - Google Patents

Abstract

【課題】ＰＭＯＳトランジスタのＮＢＴＩを解消するためのイネーブル信号のレベルを適切に制御することができる半導体装置を提供する。
【解決手段】入力ノードＩＮは、通常動作時にはハイレベルまたはロウレベルとなり、待機時にはハイレベルに固定される入力信号を受ける。検知部１０は、入力ノードＩＮの信号を受けて、イネーブル信号を出力する。検知部１０は、入力ノードが所定の期間ハイレベルであることを検知するとイネーブル信号をロウレベルに設定する。信号伝達部１２は、ＰチャネルＭＯＳトランジスタを含み、イネーブル信号による制御に従って、入力ノードＩＮに入力された信号を伝達する。
【選択図】図２

Description

本発明は、半導体装置に関する。

ＰチャネルＭＯＳトランジスタを含む論理回路を順次介して伝送されるパルス波形がＮＢＴＩ（Negative Bias Temperature Instability)によって劣化することが知られている。

ＮＢＴＩとは、ＰＭＯＳトランジスタに負のゲートバイアスを継続的に印加することによって、ＰＭＯＳトランジスタの閾値が変動することをいう。

たとえば、特許文献１（特開２００６−３３０５８号公報）には、２入力ＮＡＮＤ回路をクロックゲーティングに適用した実施形態が記載されている。この実施形態では、２入力ＮＡＮＤ回路の一方の入力をＨに固定することや、ＮＢＴＩの影響を受けるＮＡＮＤ回路内のＰＭＯＳを２つに分割し、その影響を分散させることが記載されている。

特許文献２（特開２００６−７４７４６号公報）に記載された半導体装置は、所定の機能を有して所要の出力信号を出力する第１の半導体集積回路と、タイミングをずらした複数のゲート信号に応じて互いに独立に導通状態・非導通状態が切り替わる複数のＭＯＳ素子を有して、複数のＭＯＳ素子が第１の半導体集積回路の出力または入力に対して並列接続された第２の半導体集積回路とを備える。この半導体装置は、さらに第２の半導体集積回路における複数のＭＯＳ素子に対して、タイミングをずらした複数のゲート信号を生成出力するパルス発生回路を備える。

特開２００６−３３０５８号公報 特開２００６−７４７４６号公報

ところで、シリアルインタフェース回路には、シリアルクロックが停止した場合に、ＰＭＯＳトランジスタにおいて負のゲートバイアスが継続的に印加される問題が知られている。これに対して、特許文献１および特許文献２に記載されているように、ＮＡＮＤ回路をカスケード接続し、入力の一方にはクロック信号を入力し、他方にはイネーブル信号を印加する回路方式を用いることができる。

しかしながら、ＰＭＯＳトランジスタのＮＢＴＩを解消するためのイネーブル信号のレベルをどのように制御するかについて記載されていない。

本発明の一実施形態の半導体装置は、通常動作時にはハイレベルまたはロウレベルとなり、待機時にはハイレベルに固定される入力信号を受ける入力ノードと、入力ノードが所定の期間ハイレベルであることを検知するとイネーブル信号をロウレベルに設定する検知部と、ＰチャネルＭＯＳトランジスタを含み、イネーブル信号による制御に従って、入力ノードに入力された信号を伝達する信号伝達部とを備える。

本発明の一実施形態の半導体装置によれば、ＰＭＯＳトランジスタのＮＢＴＩを解消するためのイネーブル信号のレベルを適切に設定することができる。

本発明の実施形態の半導体装置の構成を表わす図である。 第１の実施形態におけるシリアルインタフェース回路ＳＣＩＯに含まれるデジタル回路の構成を表わす図である。 デジタル回路の参考例を表わす図である。 図３のＮＡＮＤ回路１１＿１の構成を表わす図である。 第１の実施形態の動作を説明するためのタイミング図である。 第２の実施形態におけるシリアルインタフェース回路ＳＣＩＯに含まれるデジタル回路の構成を表わす図である。 第２の実施形態の動作を説明するためのタイミング図である。 第３の実施形態におけるシリアルインタフェース回路ＳＣＩＯに含まれるデジタル回路の構成を表わす図である。 第３の実施形態の動作を説明するためのタイミング図である。 基準電圧発生回路の変形例を表わす図である。

以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１は、本発明の実施形態の半導体装置の構成を表わす図である。

図１を参照して、半導体装置２００は、中央処理装置ＣＰＵと、メモリ５２と、データやアドレスを転送するバス５１と、データ転送部（ダイレクトメモリアクセスコントローラ）ＤＭＡＣと、アナログ・デジタル変換部ＡＤＣと、割込コントローラＩＮＴＣと、シリアルインタフェース回路ＳＣＩＯと、システムコントローラＳＹＳＣと、クロック回路５６と、電源回路５４と、電圧検出部５５とを含む。

メモリ５２は、フラッシュメモリ５３と、ＲＯＭ（Read Only Memory）６０と、ＲＡＭ（Random Access Memory）６１とを含む。メモリ５２は、データおよびプログラムを格納する。

中央処理装置ＣＰＵは、メモリ５２に格納されているプログラムを順次実行し、半導体装置２００全体の動作制御を行なう。

シリアルインタフェース回路ＳＣＩＯは、外部から入力されたデータをメモリ５２に格納する。シリアルインタフェース回路ＳＣＩＯは、外部からシリアルクロックＳＣＬＫと、シリアルデータＳＤＡＴＡとを受ける。

アナログ・デジタル変換部(ＡＤＣ)は、外部から入力されたアナログ信号をデジタル値に変換し、メモリ５２に格納する。

データ転送部ＤＭＡＣは、シリアルインタフェース回路ＳＣＩＯやアナログ・デジタル変換部ＡＤＣのデジタルデータをメモリ５２に格納する際に、バス５１を経由したデータ転送を制御する。

割込コントローラＩＮＴＣは、外部または内部の機能部が発行する割込信号を受けて、中央処理装置ＣＰＵに対する割込を発行させる。中央処理装置ＣＰＵは、割込内容に応じた処理を行なう。

クロック回路５６は、複数のクロックソースを含む。クロック回路２６は、システムクロックＳＹＳＣＬＫを発生させて、半導体装置２００の各機能部に供給する。

電源回路５４は、外部供給電圧ＶＣＣを降圧して内部動作電圧ＶＤＤなどを生成して、半導体装置２００内の各構成要素へ供給する。

電圧検出部５５は、外部供給電圧ＶＣＣの電圧変化に応じてパワーオンリセット動作の契機となるリセット信号を生成するパワーオンリセット回路ＰＯＲと、外部供給電圧ＶＣＣの電圧低下に応じて割込み信号またはリセット信号を生成する電圧低下検出回路ＬＶＤとを有する。

システムコントローラＳＹＳＣは、半導体装置２００全体の動作を制御する。システムコントローラＳＹＳＣは、中央処理装置ＣＰＵを含む半導体装置２００内の各機能ブロック（すなわち負荷回路）へのクロックおよび電源の供給を制御する。

図２は、第１の実施形態におけるシリアルインタフェース回路ＳＣＩＯに含まれるデジタル回路の構成を表わす図である。図３は、デジタル回路の参考例を表わす図である。まず、図３の参考例について説明する。

図３を参照して、信号伝達部９１は、複数段のインバータＩＶ１〜ＩＶ４を備え、シリアルクロックＳＣＬＫを順次遅延させる。データパス部１８９は、複数段のフリップフロップ１３＿１〜１３＿２を備え、シリアルデータＳＤＡＴＡを伝送する。

インバータＩＶ１から出力される信号は、フリップフロップ１３＿１のクロック端子に入力され、インバータＩＶ２から出力される信号は、フリップフロップ１３＿２のクロック端子に入力される。

スタンバイ時に、シリアルクロックＳＣＬＫが「Ｈ」レベルを長時間維持すると、ＰチャネルＭＯＳトランジスタＰ１１にＮＢＴＩが発生する。具体的には、ＰチャネルＭＯＳトランジスタＰ１１の閾値が上昇する。ＰチャネルＭＯＳトランジスタＰ１１にＮＢＴＩが発生すると、インバータＩＶ２から出力されるクロックのｄｕｔｙが劣化する。その結果、ｄｕｔｙ比が劣化したクロックが後段に伝送されていく。

ＰチャネルＭＯＳトランジスタＰ１４にＮＢＴＩが発生すると、インバータＩＶ４から出力されるクロックのｄｕｔｙがさらに劣化する。その結果、ｄｕｔｙ比がさらに劣化したクロックが後段に伝送されていく。

このようにして、複数段のインバータで構成される信号伝達部９１において、後段に配置されたインバータほど、出力されるクロックのｄｕｔｙが劣化する。その結果、データパス部１８９において、後段のフリップフロップほど、ｓｅｔｕｐマージンが減少する。

図２を参照して、このデジタル回路は、入力ノードＩＮと、検知部１０と、信号伝達部７８と、データパス部１４とを備える。

データパス部１４は、信号伝達部７８から出力されるクロックに従って、シリアルデータＳＤＡＴＡを外部へ出力する。データパス部１８９は、複数段のフリップフロップ１３＿１〜１３＿Ｎを備え、シリアルデータＳＤＡＴＡを伝送する。

入力ノードＩＮは、シリアルクロックＳＣＬＫを入力信号として受ける。シリアルクロックＳＣＬＫは、スタンバイ時には「Ｈ」レベルに固定される。

信号伝達部９１は、複数段のＮＡＮＤ回路１１−１〜１１＿Ｎを備え、検知部１０から出力されるイネーブル信号ＥＮによる制御に従って、シリアルクロックＳＣＬＫを順次遅延させて伝達する。

ＮＡＮＤ回路１１＿１の一方の入力端子は、入力ノードＩＮと接続される。ＮＡＮＤ回路１１＿１の他方の入力端子は、イネーブル信号ＥＮを受ける。ＮＡＮＤ回路１１＿１は、イネーブル信号ＥＮが「Ｌ」レベルのときには、シリアルクロックＳＣＬＫのレベルに係らず、常に「Ｈ」レベルを出力する。

ＮＡＮＤ回路１１＿２の一方の入力端子は、ＮＡＮＤ回路１１＿１の出力と接続される。ＮＡＮＤ回路１１＿２の他方の入力端子は、イネーブル信号ＥＮを受ける。ＮＡＮＤ回路１１＿２は、イネーブル信号ＥＮが「Ｌ」レベルのときには、シリアルクロックＳＣＬＫのレベルに係らず、常に「Ｈ」レベルを出力する。

ＮＡＮＤ回路１１＿３〜ＮＡＮＤ回路１１＿Ｎの動作も、同様である。
図４は、図３のＮＡＮＤ回路１１＿１の構成を表わす図である。ＮＡＮＤ回路１１＿２〜１１＿Ｎもこれと同様である。

ＮＡＮＤ回路は、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２と、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２とを含む。

ＮチャネルＭＯＳトランジスタＮ２とＰチャネルＭＯＳトランジスタＰ２とが、シリアルクロックＳＣＬＫを受ける。スタンバイ時のシリアルクロックＳＣＬＫのレベルが「Ｈ」レベルであるため、ＰチャネルＭＯＳトランジスタＰ２は、ＮＢＴＩを発生しない。

ＮＡＮＤ回路１１＿２〜１１＿Ｎにおいても、１つ前段のＮＡＮＤ回路から出力される信号が「Ｈ」レベルとなるため、ＮＡＮＤ回路１１＿２〜１１＿ＮにおけるＰチャネルＭＯＳトランジスタＰ２は、ＮＢＴＩを発生しない。

ＮチャネルＭＯＳトランジスタＮ１とＰチャネルＭＯＳトランジスタＰ１とが、イネーブル信号ＥＮを受ける。スタンバイ時にイネーブル信号ＥＮが「Ｌ」レベルとなると、ＰチャネルＭＯＳトランジスタＰ１は、ＮＢＴＩを発生する。しかし、信号伝播時、すなわちシリアルクロックＳＣＬＫのレベルが変化するときには、ＰチャネルＭＯＳトランジスタＰ１は、動作しないため波形劣化の要因とはならない。

再び、図２を参照して、検知部１０は、入力ノードＩＮからシリアルクロックＳＣＬＫを受ける。検知部１０は、シリアルクロックＳＣＬＫが所定の期間Ｈレベルであることを検知するとイネーブル信号ＥＮをＬレベルに設定する。

検知部１０は、システムクロックＳＹＳＣＬＫに基づいて、シフト動作するシフトレジスタで構成される。シフトレジスタは、オーバーフローすることによってイネーブル信号ＥＮを「Ｌ」レベルに設定する。シフトレジスタは、シリアルクロックＳＹＳＣＬＫのレベルが「Ｌ」レベルとなるとシフト動作をリセットする。

具体的には、検知部１０は、入力ノードＩＮと接続するインバータ３１と、複数段のＤ型フリップフロップ１２＿１〜１２＿Ｍを含む。上記所定の期間は、システムクロックＳＹＳＣＬＫの周波数×Ｄ型フリップフロップ１２＿１〜１２＿Ｍの個数Ｍである。

各Ｄ型フリップフロップ１２＿１〜１２＿Ｍのセット端子Ｓｅｔは、インバータ３１の出力と接続し、シリアルクロックＳＣＬＫに応じてレベルが変化する。

各Ｄ型フリップフロップ１２＿１〜１２＿Ｍのクロック端子には、システムクロックＳＹＳＣＬＫが入力される。

第１段のＤ型フリップフロップ１２＿１の入力端子は、固定の「Ｌ」レベルの信号を受ける。第２段以降のＤ型フリップフロップ１２＿２〜１２＿Ｍの入力端子は、前段のＤ型フリップフロップの出力を受ける。最終段のＤ型フリップフロップ１２＿Ｍからイネーブル信号ＥＮが出力される。

図５は、第１の実施形態の動作を説明するためのタイミング図である。
通常動作時において、シリアルクロックＳＣＬＫが「Ｈ」レベルと「Ｌ」レベルの変化を繰り返すと、Ｄ型フリップフロップ１２＿１〜１２＿Ｍのセット端子Ｓｅｔのレベルが「Ｈ」レベルと「Ｌ」レベルの変化を繰り返す。その結果、イネーブル信号ＥＮは「Ｈ」レベルを維持する。一方、シリアルクロックＳＣＬＫが「Ｈ」レベルと「Ｌ」レベルの変化を繰り返すと、信号伝達部９１内の複数段のＮＡＮＤ回路１１−１〜１１＿Ｎの一方の入力端子のレベルは「Ｈ」レベルと「Ｌ」レベルの変化を繰り返す。その結果、ＮＡＮＤ回路１１＿１〜１１＿Ｎを構成するＰＭＯＳトランジスタＰ２は、ＮＢＴＩを発生しない。

スタンバイ時において、シリアルクロックＳＣＬＫが「Ｈ」レベルに固定されると、Ｄ型フリップフロップ１２＿１〜１２＿Ｍのセット端子Ｓｅｔのレベルが「Ｌ」レベルを維持する。セット端子Ｓｅｔのレベルが「Ｌ」レベルを所定時間維持すると、イネーブル信号ＥＮが「Ｌ」レベルとなる。その結果、信号伝達部９１内の複数段のＮＡＮＤ回路１１−１〜１１＿Ｎの他方の入力端子のレベルが「Ｌ」レベルとなる。その結果、複数段のＮＡＮＤ回路１１−１〜１１＿Ｎは、すべて「Ｈ」レベルを出力し、ＮＡＮＤ回路１１＿１〜１１＿Ｎを構成するＰＭＯＳトランジスタＰ２は、ＮＢＴＩを発生しなくなる。

以上のように、本実施の形態によれば、信号伝達部を複数段のＮＡＮＤ回路で構成し、シリアルクロックＳＣＬＫが「Ｈ」レベルを維持する期間が所定時間を超えると、ＮＡＮＤ回路の他方の入力端子を「Ｌ」レベルとする。これにより、ＮＡＮＤ回路を構成する信号伝達用ＰＭＯＳトランジスタのＮＢＴＩを回避することができる。

また、検知部に入力されるシステムクロックＳＹＳＣＬＫは、シリアルクロックＳＣＬＫよりも十分遅くてよいので、検知部の消費電力を削減できる。

［第２の実施形態］
図６は、第２の実施形態におけるシリアルインタフェース回路ＳＣＩＯに含まれるデジタル回路の構成を表わす図である。

このデジタル回路が、第１の実施形態のデジタル回路と相違する点は、検知部１１０である。この検知部１１０は、本実施の形態では定電流源とキャパシタによる時定数回路で構成される。

具体的には、検知部１１０は、シリアルクロックＳＣＬＫのＤｕｔｙ比に応じて、電荷蓄積量が変化する充電部８９と、充電部８９の電荷蓄積量が所定の閾値を超えるか否かに基づいて、イネーブル信号ＥＮのレベルを設定する出力部８８とを含む。

充電部８９は、インバータ２２と、定電流源２１と、ＮＭＯＳトランジスタＮ３と、容量素子２４とを含む。

インバータ２２は、シリアルクロックＳＣＬＫを受ける。定電流源２１は、ノードＮＤ１に電流を供給する。ＮＭＯＳトランジスタＮ３は、ノードＮＤ１とグランドとの間に設けられ、ゲートにシリアルクロックＳＣＬＫを受け、シリアルクロックＳＣＬＫに応じてＯＮ／ＯＦＦが制御される。

容量素子２４は、ノードＮＤ１と、グランドとの間に設けられる。
出力部８８は、ノードＮＤ１の電圧を受けるインバータ２３を含む。インバータ２３は、ノードＮＤ１の電圧がインバータの論理閾値を超える場合に、Ｌレベルのイネーブル信号ＥＮを出力する。インバータは、ノードＮＤ１の電圧がインバータ２３の論理閾値以下の場合に、Ｈレベルのイネーブル信号ＥＮを出力する。

図７は、第２の実施形態の動作を説明するためのタイミング図である。
通常動作時において、シリアルクロックＳＣＬＫが「Ｈ」レベルと「Ｌ」レベルの変化を繰り返すと、ＮチャネルＭＯＳトランジスタＮ３は、オンとオフを繰り返す。これによって、容量素子２４は充放電を繰返し、ノードＮＤ１の電位の増加は、観察できる程度にまで上昇しない。したがって、ノードＮＤ１の電位は、インバータ２３の論理閾値Ｖｔｈを越えず、イネーブル信号ＥＮは「Ｈ」レベルである。

スタンバイ時において、シリアルクロックＳＣＬＫが「Ｈ」レベルに固定された場合には、インバータ２２によって、ＮチャネルＭＯＳトランジスタがオフとなる。その結果、定電流源２１から出力される電流は、ノードＮＤ１を介して容量素子２４へ流れ込み、容量素子２４が充電される。容量素子２４への電荷の充電が進むほど、ノードＮＤ１の電位が増加する。シリアルクロックＳＣＬＫが「Ｈ」レベルに固定される期間が所定時間を越えて、ノードＮＤ１の電位がインバータ２３の論理閾値Ｖｔｈを越えたときに、イネーブル信号が「Ｌ」レベルとなる。

以上のように、本実施の形態では、第１の実施形態と同様に、シリアルクロックＳＣＬＫが「Ｈ」レベルを維持する期間が所定時間を超えると、ＮＡＮＤ回路の他方の入力端子を「Ｌ」レベルとなり、ＮＡＮＤ回路を構成する信号伝達用ＰＭＯＳトランジスタのＮＢＴＩを回避することができる。

また、本実施の形態では、システムクロックＳＹＳＣＬＫを必要としないので、さらに低消費電力化が可能となる。なお、第１の実施形態の検知部１０と第２の実施形態の検知部１１０の両方を備えることとしてもよい。この場合、第１の実施形態の検知部１０から出力されるイネーブル信号ＥＮと、第２の実施形態の検知部１１０から出力されるイネーブル信号の論理和を出力するＯＲ回路を設け、ＯＲ回路の出力を信号伝達部に供給するようにすればよい。

［第３の実施形態］
図８は、第３の実施形態におけるシリアルインタフェース回路ＳＣＩＯに含まれるデジタル回路の構成を表わす図である。

このデジタル回路が、第１の実施形態のデジタル回路と相違する点は、補正回路４１を備える点と、信号伝達部９２である。

信号伝達部９２は、第１の実施形態の参考例で説明したように、入力ノードＩＮに入力されたシリアルクロックＳＣＬＫを伝達する複数段のインバータＩＶ１〜ＩＶＮで構成される。第１の実施形態の参考例で説明したように、シリアルクロックＳＣＬＫが「Ｈ」レベルを長時間維持すると、偶数段のＰチャネルＭＯＳトランジスタＰ１１、Ｐ１３、・・・に長時間「Ｌ」レベルの電圧が与えられ、ＮＢＴＩを発生する。

この問題を解決するのが、補正回路４１である。補正回路４１は、最終段のインバータＩＶＮから出力される信号のＤｕｔｙ比に応じて、ＮＢＴＩを発生するＰチャネルＭＯＳトランジスタＰ１１、Ｐ１３、・・・のバックゲートを制御することによって、偶数段のインバータを構成するＰチャネルＭＯＳトランジスタＰ１１、Ｐ１３、・・・の閾値を制御する。

具体的には、補正回路４１は、抵抗分割で構成される基準電圧発生回路４７と、フィルタ８３と、入力がフィルタ８３および基準電圧発生回路４７と接続され、出力が偶数段のインバータを構成するＰＭＯＳトランジスタＰ１１、Ｐ１３、・・・のバックゲートと接続される差動アンプ４６で構成される。

基準電圧発生回路４７は、ＶＤＤ電源端子とグランドとの間に直列に接続された抵抗Ｒ１および抵抗Ｒ２とを含む。抵抗Ｒ１と抵抗Ｒ２との間のノードＮＤ２の基準電圧Ｖｒｅｆ（＝ＶＤＤ／２）は、差動アンプ４６の負の入力端子に入力される。

フィルタ８３は、ノードＮＤ５と信号伝達部９２の最終段のインバータＩＶＮの出力との間に設けられる抵抗Ｒ１と、ノードＮＤ５とグランドとの間に設けられる容量素子Ｃ１１とを備える。フィルタ８３によって、ノードＮＤ５は、最終段のインバータＩＶＮの出力電圧ＯＵＴを積分した電圧となる。ノードＮＤ５の電位は、差動アンプ４６の正の入力端子に入力される。

差動アンプ４６は、ノードＮＤ５の電圧と、ノードＮＤ２の基準電圧Ｖｒｅｆとの差を増幅して、増幅された電圧をＰＭＯＳトランジスタＰ１１、Ｐ１３、・・・のバックゲートに与える。つまり、差動アンプ４６は、ノードＮＤ５の電圧と基準電圧Ｖｒｅｆとが等しくなるように、ＰＭＯＳトランジスタＰ１１、Ｐ１３、・・・のバックゲートに与える電圧を制御する。

シリアルクロックＳＣＬＫのＤｕｔｙが崩れると、ノードＮＤ５の電圧が基準電圧Ｖｒｅｆよりも小さくなる。その結果、ＰチャネルＭＯＳトランジスタＰ１１、Ｐ１３、・・・のバックゲートに接続する差動アンプ４６の出力ノードＮＤ３の電圧が小さくなる。これにより、ＮＢＴＩによって増加した偶数段のインバータを構成するＰチャネルＭＯＳトランジスタＰ１１、Ｐ１３、・・・の閾値Ｖｔｈを減少させる。

図９は、第３の実施形態の動作を説明するためのタイミング図である。
スタンバイ時において、シリアルクロックＳＣＬＫが「Ｌ」レベルを長時間維持すると、偶数段のインバータを構成するＰチャネルＭＯＳトランジスタＰ１１、Ｐ１３、・・・に長時間「Ｌ」レベルの電圧が与えられ、ＮＢＴＩを発生する。その結果、インバータＩＶＮの電圧ＯＵＴのＤｕｔｙ比が劣化する。このとき、ノードＮＤ５の電圧が基準電圧Ｖｒｅｆ（ＶＤＤ／２）よりも小さくなる。その結果、差動アンプ４６の出力ノードＮＤ３の電位は、減少する。ノードＮＤ３は、ＰＭＯＳトランジスタＰ１１、Ｐ１３、・・・のバックゲートに接続されているので、ＰＭＯＳトランジスタＰ１１、Ｐ１３、・・・の閾値Ｖｔｈを減少させる。その結果、ＮＢＴＩによって増加したＰＭＯＳトランジスタＰ１１、Ｐ１３、・・・の閾値Ｖｔｈをもとに戻すことができる。

以上のように、本実施の形態では、スタンバイ時に、信号伝達部のインバータを構成するＰＭＯＳトランジスタの閾値が増加して、ＮＢＴＩを発生した場合に、これらのＰＭＯＳトランジスタの閾値を減少させることによって、ＮＢＴＩの発生を停止することができる。

なお、本実施の形態では、基準電圧発生回路４７は、抵抗分圧型としたが、これに限定するものではなく、図１０に示すように論理閾値発生型であってもよい。

また、本実施の形態では、補正回路は、スタンバイ時にシリアルクロックＳＣＬＫが
「Ｈ」レベルとなるので、最終段のインバータから出力される信号のＤｕｔｙ比に応じて、複数段のインバータのうちの偶数段のインバータを構成するＰＭＯＳトランジスタのバックゲート電圧を制御することとした。スタンバイ時にシリアルクロックＳＣＬＫが「Ｌ」レベルと場合には、補正回路は、最終段のインバータから出力される信号のＤｕｔｙ比に応じて、複数段のインバータのうちの奇数段のインバータを構成するＰＭＯＳトランジスタのバックゲート電圧を制御することとすることができる。

また、本実施の形態では、信号伝達部は、複数段のインバータで構成されるものとしたが、第１および第２の実施形態のように、信号伝達部を複数段のＮＡＮＤ回路で構成することとしてもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１０，１１０ 検知部、１１＿１〜１１＿Ｎ ＮＡＮＤ回路、１２＿１〜１２＿Ｍ，１３＿１〜１３＿Ｎ フリップフロップ、１４，１８９ データパス部、２１ 定電流源、２２，２３，３１ ＩＶ１〜ＩＶ４，ＩＶＮ インバータ、２４ 容量素子、７８，９１，９２ 信号伝達部、４１ 補正回路、４６ 差動アンプ、４７ 基準電圧発生回路、８３ フィルタ、５１ バス、５２ メモリ、５４ 電源回路、５５ 電圧検出部、５６ クロック回路、８８ 出力部、８９ 充電部、２００ 半導体装置、ＣＰＵ 中央処理装置、ＤＭＡＣ データ転送部、ＡＤＣ アナログ・デジタル変換部、ＩＮＴＣ 割込コントローラ、ＳＣＩＯ シリアルインタフェース回路、ＳＹＳＣ システムコントローラ、Ｐ１，Ｐ２，Ｐ１０〜Ｐ１４，Ｐ１ｎ ＰチャネルＭＯＳトランジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎ１０〜Ｎ１４，Ｎ１ｎ ＮチャネルＭＯＳトランジスタ、Ｒ１１，Ｒ１２，Ｒ１３ 抵抗素子、Ｃ１１ 容量素子、ＩＮ 入力ノード。

Claims (9)

1. 通常動作時にはハイレベルまたはロウレベルとなり、待機時にはハイレベルに固定される入力信号を受ける入力ノードと、
   前記入力ノードが所定の期間ハイレベルであることを検知するとイネーブル信号をロウレベルに設定する検知部と、
   ＰチャネルＭＯＳトランジスタを含み、前記イネーブル信号による制御に従って、前記入力ノードに入力された信号を伝達する信号伝達部とを備える、半導体装置。
2. 前記信号伝達部は、
   前記入力ノードに一方の入力が接続され、前記検知部の出力に他方の入力が接続される第１のＮＡＮＤ回路と、
   前記第１のＮＡＮＤ回路の出力に一方の入力に接続され、前記検知部の出力に他方の入力が接続される第２のＮＡＮＤ回路とを有する、請求項１記載の半導体装置。
3. 前記入力信号は、前記半導体装置の外部から入力される第１のクロックであり、待機時には、ハイレベルとなる、請求項２記載の半導体装置。
4. 前記検知部は、第２のクロックに基づいて、シフト動作するシフトレジスタで構成され、前記シフトレジスタは、オーバーフローすることによって前記イネーブル信号をロウレベルに設定し、前記入力信号のレベルがロウレベルとなるとシフト動作をリセットする、請求項３記載の半導体装置。
5. 前記検知部は、複数段のフリップフロップを含み、
   各フリップフロップのセット端子は、前記入力信号に応じてレベルが変化し、
   各フリップフロップのクロック端子には、前記第２のクロックが入力され、
   第１段のフリップフロップの入力端子は、固定レベルの信号を受け、
   第２段以降のフリップフロップの入力端子は、前段のフリップフロップの出力を受け、
   最終段のフリップフロップから前記イネーブル信号が出力される、請求項４記載の半導体装置。
6. 前記第２のクロックの周波数は、前記第１のクロックの周波数よりも小さい、請求項４記載の半導体装置。
7. 前記検知部は、
   前記入力ノードに入力される第１のクロックのＤｕｔｙ比に応じて、電荷蓄積量が変化する充電部と、
   前記充電部の電荷蓄積量が所定の閾値を超えるか否かに基づいて、前記イネーブル信号のレベルを設定する出力部とを含む、請求項３記載の半導体装置。
8. 前記充電部は、
   第１のノードに電流を供給する定電流源と、
   前記第１のノードとグランドとの間に設けられ、前記第１のクロックに応じてオン／オフが制御されるＭＯＳトランジスタと、
   前記第１のノードと、グランドとの間に設けられた容量素子とを含み、
   前記出力部は、前記第１のノードの電圧を受けるインバータを含み、前記所定の閾値は、前記インバータの論理閾値である、請求項７記載の半導体装置。
9. 前記信号伝達部は、前記入力ノードに入力された信号を伝達する複数段のインバータからなり、
   前記半導体装置は、さらに、
   最終段のインバータから出力される信号のＤｕｔｙ比に応じて、前記複数段のインバータのうちの偶数段のインバータを構成するＰＭＯＳトランジスタのバックゲート電圧を制御する補正回路を備える、請求項１記載の半導体装置。
   

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