CN103871459A

CN103871459A - 降低存储器器件的功率消耗

Info

Publication number: CN103871459A
Application number: CN201310669768.3A
Authority: CN
Inventors: 沃尔特·路易斯·特塞里奥; 理查德·蒂托夫·拉拉·赛斯; 小阿弗拉尼奥·马格诺·达席尔瓦
Original assignee: Freescale Semiconductor Inc
Current assignee: NXP USA Inc
Priority date: 2012-12-10
Filing date: 2013-12-10
Publication date: 2014-06-18
Anticipated expiration: 2033-12-10
Also published as: US20140376317A1; EP2741294A2; CN103871459B; EP2741294A3; US20140160862A1; US8902677B2; US9299397B2

Abstract

本发明公开了降低存储器器件的功率消耗。一种操作存储器器件的方法，包括：监视多个感测放大器(402)，每个感测放大器被配置成评估存储在存储器单元中的逻辑值；确定多个感测放大器中的每个是否已完成了其评估(403)；和响应于多个感测放大器中的全部完成其评估来停止给多个感测放大器提供参考电流(406)。一种电子电路，包括存储器单元(104)、耦合于存储器单元的感测放大器(302A-N)、耦合于感测放大器的转变检测电路(304A-N)和耦合于转变检测电路的控制电路(305)，转变检测电路被配置成如果每个转变检测电路确定了其相应感测放大器已识别存储在相应存储器单元内的逻辑值，则停止给感测放大器提供参考电流。

Description

降低存储器器件的功率消耗

技术领域

本发明通常涉及存储器器件，更具体的说，涉及用于降低存储器器件的功率消耗的系统及方法。

背景技术

半导体存储器器件现在被用于各种电子系统中，从计算机到通讯硬件到家用电器。一般来说，有两种类型的半导体存储器：易失性和非易失性。易失性存储器需要电源来保持存储的信息。易失性存储器的一个例子包括随机存取存储器(RAM)、静态RAM(SRAM)、动态RAM(DRAM)、双倍数据速率(DDR RAM)等等。相反，即使未被加电，非易失性存储器(NVMS)能够保持存储的信息。非易失性存储器(NVM)的一个例子包括“闪速”存储器、只读取存储器(ROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)等等。

为了说明现代半导体存储器器件的操作，会考虑闪速存储器。闪速存储器将信息存储在包括了浮置栅极晶体管的存储器单元阵列中。每个存储器单元具有浮置栅极晶体管，并且每个晶体管具有两个栅极。第一栅极充当控制栅极，第二栅极(被称为“浮置栅极”)插入在控制栅极和晶体管沟道之间。浮置栅极与晶体管的其余部分电绝缘(因此被命名为“浮置”)，因此可以在很长一段时间保持电子电荷。当浮置栅极保持这样电荷的时候，控制栅极的电场发生改变，这接下来又修改了晶体管的阈值电压。

在存储器读取操作期间，电压被施加于控制栅极并且晶体管沟道的导电性受到检测。然后，通过使用感测放大器等等来感测经过晶体管沟道的电流。特别地，感测放大器可以将参考电流和存储器单元的电流进行比较。如果参考电流大于存储器单元的电流，则感测放大器可以确定存储器单元正存储第一逻辑值(例如，“1”)。相反，如果参考电流小于存储器单元的电流，则感测放大器可以确定存储器单元正保持第二逻辑值(例如，“0”)。

附图说明

本发明通过举例的方式说明并没有被附图所限定，在附图中类似的参考符号表示相同的元素。附图中的元素说明是为了简便以及清晰，不一定按比例绘制。

图1根据一些实施例，是集成电路(IC)的方框图。

图2根据一些实施例，是感测放大器(SA)的电路图。

图3根据一些实施例，是被配置成降低存储器器件的功率消耗的参考电流管理电路(RCMC)的方框图。

图4根据一些实施例，是一种降低存储器器件的功率消耗的方法的流程图。

图5根据一些实施例，是RCMC的转变检测电路(TDC)的电路图。

图6根据一些实施例，是显示了在存储器读取操作期间被TDC处理的信号的图。

图7根据一些实施例，是RCMC的逻辑控制电路的电路图。

图8根据一些实施例，是显示了在存储器读取操作期间被控制电路处理的信号的图表。

图9是显示了使用不同技术可实现的各种功率消耗降低结果的图。

具体实施方式

本发明所公开的实施例涉及用于降低存储器器件的功率消耗的系统及方法。在很多实现方案中，这些系统及方法可以被合并到各种电子系统中，包括：例如，计算机或信息技术(IT)产品(例如，服务器、台式机、膝上电脑、交换机、路由器等等)、通讯硬件、家用器件或电器(例如，手机、平板电脑、电视、相机、音响系统等等)、科学仪器、工业机器人、医疗或实验室电子(例如，成像、诊断、或治疗设备等等)、运输交通工具(例如，汽车、公共汽车、火车、船舶、飞行器等等)、军事设备等等。一般来说，这里本发明所讨论的系统及方法可以被合并到具有一个或多个电子零件或组件的任何器件或系统中。

图1是包括了存储器电路101的集成电路(IC)100的一个例子的方框图。在一些实施例中，IC100可以被用于一个或多个上述的电子器件(例如，被安装到器件内的印刷电路板上)。例如，IC100可以是片上系统(SOC)、专用集成电路(ASIC)、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、处理器、微处理器、控制器、微控制器(MCU)等等。同时，存储器电路101可以包括随机存取存储器(RAM)、静态RAM(SRAM)、磁阻RAM(MRAM)、非易失性RAM(NVRAM，例如“闪速”存储器等等)、例如同步DRAM(SDRAM)的动态RAM(DRAM)、双倍数据速率(例如，DDR、DDR2、DDR3等等)RAM、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、基于纳米晶体的存储器、磁存储器件、光盘、全息存储器、有机存储器等等。

然而，应注意，为了便于说明，图1只显示了IC100。在不同实现方案中，本发明所描述的各种系统及方法可以与任何其它合适类型的IC一起部署。同样地，本发明所描述的各种系统及方法可以部署与任何合适类型的存储器一起部署。

如图所示，输入/输出(I/O)电路109操作地耦合于处理器电路110。处理器电路110操作地耦合于存储器101内的逻辑控制电路108，其接下来操作地耦合于参考电流管理电路(RCMC)和偏置电路102。电源管理和控制电路(PMC)107操作地耦合于RCMC和偏置电路102并且耦合于逻辑控制电路108。RCMC和偏置电路102和逻辑控制电路108操作地耦合于感测放大器103，感测放大器103操作地耦合于(一个或多个)存储器阵列104。逻辑控制电路108也耦合于(一个或多个)行地址锁存器和解码器电路105和/或(一个或多个)列地址锁存器和解码器电路106。

(一个或多个)存储器阵列104操作地耦合于(一个或多个)行地址锁存器和解码器电路105和(一个或多个)列地址锁存器和解码器电路106。此外，存储器阵列104可以包括存储器单元(也被称为“比特单元”)，每个单元具有与之相关联的行和列地址，并且每个被配置成将数据存储为逻辑值。

在一些实施例中，每个比特单元内的每个逻辑值可以是二进制，并且当具有增加的阈值电压Vth的比特单元正存储变化的时候被表示为“0”，以便其根据1.2伏特读取电压、“VDD”或任何其它合适“读取电压”的施加，来生成成比例的电流。或者，当具有减小的Vth的比特单元正存储变化的时候，每个逻辑值可以被表示为“1”，以便其根据读取电压的施加来生成成比例的电流。然而，在其它实施例中，逻辑值可以是除二进制以外的值，并且替代地假设在任何给定时间的若干多态电平(例如，3个或以上的逻辑电平)中的一个。

在操作中，I/O电路109可以使得IC100能够例如经由通信总线等等而与一个或多个外部组件通信。处理器电路110可以包括一个或多个可操作以执行一个或多个操作、执行一个或多个程序等等的处理器内核、存储器等等。存储器101的逻辑控制电路108可以被配置成从处理器电路110接收数据和地址信息，包括：例如读取或写入命令、被存储到存储器的数据(在写入命令的情况下)、和/或读取或写入数据所来自的(一个或多个)地址。然后，逻辑控制电路108可以与(一个或多个)行地址锁存器和解码器电路105、(一个或多个)列地址锁存器和解码器电路106、RCMC和偏置电路102、和/或感测放大器103交互，以访问存储器阵列104中的相关一个，从而实现读取命令或写入命令。PMC电路107可以管理提供给存储器101内的RCMC和偏置电路102和/或逻辑控制电路108的电力。

关于读取操作，例如，逻辑控制电路108可以识别存储器阵列104中的哪个或哪些保持了(一个或多个)期望值。然后，相关的(一个或多个)行地址锁存器和解码器电路105以及相关的(一个或多个)列地址锁存器&和解码器电路106可以在所识别的存储地址处选择选定存储器阵列104中的(一个或多个)存储器单元。例如，在一些实施例中，(一个或多个)行地址锁存器和解码器电路105可以将从处理器电路110接收的选定地址转换为它的行地址选择线中的一个，以经由对应的位线访问存储器单元的选定行(例如，字线)。然后，感测放大器电路103中的相应一个或多个可以识别存储在(一个或多个)相关存储器单元内的(一个或多个)逻辑值，并且可以将这些值提供回逻辑控制电路108，其接下来将这些值传递给处理器电路110。

在一些实施例中，每个存储器阵列104可以将信息存储在浮置栅极晶体管的阵列中。换句话说，每个存储器单元可以具有浮置栅极晶体管，并且每个这样的晶体管可以具有电绝缘的浮置栅极，其能够保持表示逻辑值的电荷。当浮置栅极保持这样电荷的时候，晶体管的阈值电压被修改。因此，在存储器读取操作期间，电压可以被施加于控制栅极，并且经过晶体管的电流可以通过使用(一个或多个)感测放大器电路103被感测。特别地，(一个或多个)感测放大器电路103可以将参考电流和流过晶体管的电流(被称为“比特单元电流”)进行比较。

在一些实施例中，例如，如果参考电流大于比特单元电流，则(一个或多个)感测放大器电路103可以确定存储器单元正存储第一逻辑值(例如，“1”)。相反，如果参考电流小于比特单元电流，则(一个或多个)感测放大器电路103可以确定存储器单元保持第二逻辑值(例如，“0”)。然而，在其它实施例中，逻辑值“0”和“1”可以被转换。

虽然存储器101在一定程度的细节被显示，应注意，正如前面所描述的，其它类型的存储器也可以被使用。在某些情况下，使用了(一个或多个)感测放大器电路103的任何类型的存储器可以使用本发明所描述的一个或多个系统及方法。

为了更好地说明上文，图2显示了感测放大器(SA)200的一个例子的电路图。在一些实施例中，SA200可以被用于图1中所显示的(一个或多个)感测放大器103。特别地，SA200可以包括预充电部201(包括晶体管M5、M6、M7、M8)、锁存器部202(包括晶体管M9、M10、M15和M16)、开关部203和204(包括晶体管M11、M12、M13和M14)。预充电部201，以及开关部203和204可以被配置成准备SA200以有助于存储器读取操作。

读取操作可以包括由锁存器部202执行的参考电流205(以下简称为”IREF”)和比特单元电流206之间的比较或评估，其中参考电流可以由参考电流生成器经由电流总线提供，比特单元电流可以通过在存储器阵列104内被读取的存储器单元的位线被提供。所述比较可以由锁存器部202执行。具体地，锁存器部202内的晶体管M9、M10、M15和M16创建带有对称节点“out”和“out_b”的正反馈电路。在“out”和“out_b”节点都被强行保持在VDD的“预充电”阶段之后，这些节点被暴露于Iref205和比特单元电流206。然后，在“锁存”阶段期间，具有最大电流的值将其相应节点上拉至0V，因此，另一个节点被上拉至VDD。

例如，如果比特单元电流206大于Iref205，那么“out”节点处的电压变为VDD以及“out_b”节点处的电压变为0V。相反，当Iref205大于比特单元电流206的时候，“out”节点处的电压变为0V以及“out_b”节点处的电压变为VDD。

为了启动这些操作，电流生成器(例如，正如稍后在图3中所显示的元件303)可以给感测放大器200提供Iref205。在一些实施例中，电流生成器可以被包括在例如图1的RCMC和偏置电路102内。然而，应注意，Iref205不需要整个时间都被提供给SA200(例如，当存储器读取操作或操作不被执行的时候)。在某些情况下，启动信号(“EN_REF”)可以被用于在适当的时间接通和关断Iref205，从而实现了正如下面更详细地描述的功率消耗降低的技术。

为了概括，以便读取存储在给定的存储器单元内的信息，各种不同类型的存储器器件可以使用感测放大器103(例如，SA200)将Iref205和比特单元电流206进行比较。在某些情况下，单一的参考电流生成器可以通过Iref总线给两个或更多的感测放大器(例如，两个或更多的SA200)提供Iref205。然而，由于半导体制作过程、存储器使用或老化方式等等的变化，不是所有SA都能够同时针对比特单元电流206来评估Iref205。因此，为了避免读取错误，参考电流生成器可以在比所需时间长的固定时间内(例如，“感测放大器超时”(Sense Amplifier TimeOut)，或SATO)给感测放大器103提供Iref205，从而不期望地增加了存储器器件的功率消耗。

因此，在一些实施例中，本发明所描述的系统及方法可以例如通过响应于确定所有感测放大器已识别了其相应比特单元的逻辑值而停止给感测放大器提供参考电流，来降低存储器器件的功率消耗。相反，响应于少于所有感测放大器已识别了其相应比特单元的逻辑值，参考电流可以继续被提供。

应注意，这些系统及方法独立于存储在给定比特单元中的实际数据值，这可以是由数据路径中的另一个电路(例如，在图1的逻辑控制电路108内)确定。例如，为了读取存储在比特单元内的值，逻辑控制电路108可以耦合于SA200的“out”和“out_b”节点中的一个。相反，为了确定SA200是否已完成其相应的评估，在一些实现方案中，RCMC和偏置电路102可以耦合于每个SA的“out”和“out_b”节点二者。

现在转到图3，图3显示了被配置成降低存储器器件的功率消耗的RCMC301的一个例子的方框图。在一些实施例中，RCMC301可以被实现为图1中的RCMC和偏置电路102的RCMC部。如图所示，参考电流生成电路303可以被配置成给多个感测放大器电路302A-N(例如，类似于图2的SA200并且位于图1的感测放大器电路103中)提供参考电流(“Iref“)。另外，RCMC301可以响应于SA302A-N的输出(即，分别从“out1”和“out1_b”到“outN”和”outN_b)，提供EN_REF信号，以控制参考电流生成电路303。特别是，RCMC301可以包括操作地耦合于感测放大器302A-N中相应一个的一个或多个转变检测电路(TDC)304A-N。RCMC301还可以包括操作地耦合于每个TDC304A-N的输出(从“latch_out1”到“latch_outN”)的逻辑控制电路305。逻辑控制电路305可以被配置成在“启动”插脚处接收系统时钟信号(“clk”)，并且每个TDC304A-N可以被配置成在“重置”插脚处接收反时钟信号(“clk_b”)。

结合图4来描述RCMC301的操作。并且被配置成实现TDC304A-N和逻辑控制电路305的电路的一个例子分别在图5和图7中被显示。在一些实施例中，图3中所显示的模块或块可以表示处理电路和/或软件例程组、逻辑功能、电路、和/或当被处理电路执行的时侯执行特定操作的数据结构。虽然这些模块被显示为不同的逻辑块，在其它实施例中，这些模块所执行的至少一部分操作可以被组合到更少的块。相反，这些模块的任何给定模块可以被实现以便其操作在两个或多个逻辑块之间被划分。虽然显示有特定配置，在其它实施例中，这些不同的模块或块可以以其它合适的方式被重新排列。

图4是降低存储器器件的功率消耗的方法400的一个例子的流程图。在一些实施例中，方法400可以至少部分地被图3的RCMC301执行。在块401，方法400可以包括给多个感测放大器(例如，图3的302A-N)提供参考电流(例如，图2中的Iref205)。例如，这样的参考电流可以由图3的参考电流生成电路303结合存储器读取操作提供。在块402，方法400可以包括监视所述多个感测放大器，所述多个感测放大器中的每个被配置成基于参考电流(例如，图2中的Iref205)和相应比特单元的输出电流(例如，也在图2中显示的电流206)之间的比较来识别存储在(例如，存储在图1的存储器阵列104中的)多个比特单元中相应一个的逻辑值。例如，块402可以至少部分地被TDC304A-N执行。

在块403，方法400可以包括确定至少一个所述感测放大器(例如，302A-N)已从其相应的比特单元读取了逻辑值。然而，与在这一点上采取行动不同，在块404和/或405，方法400可以继续，以相应地确定最后的感测放大器是否已执行其存储器读取操作和/或重置事件(例如，由时钟信号“clk”或其反转“clk_b”指示)是否发生。如果没有重置事件和/或如果最后的感测放大器尚未做出其存储器读出操作确定，那么返回控制到块403。否则，控制传递到块406并且方法400可以包括停止给所述感测放大器提供所述参考电流(例如，通过控制以其它方式提供给图3的参考电流生成电路303的EN_REF信号)。总之，方法400可以响应于确定所有这些感测放大器已识别了其相应的比特单元的逻辑值，来导致停止给所述多个感测放大器提供参考电流。

应了解，本发明所描述的各种操作，特别是结合图4，可以在由处理电路、硬件、或它们的组合执行的软件中被实现。一种给定方法的每个操作的执行顺序可以被改变，并且本发明所显示的系统的各种元件可以被添加、重新排列、组合、省略、修改等等。本发明描述包括所有这些修改和改变，因此，上面的描述应被认为是说明性的，而不是限定性的。

图5是TDC500的一个例子的电路图。在一些实施例中，TDC500可以是图3的TDC图304A-N中的一个。如图所示，到TDC500的每个输入可以是感测放大器(例如，图2的SA200)的输出(例如，“out”和“out_b”)。TDC500的两个输入可以被缓冲器501处理，其可以包括两个或更多个反相器(inverter)。一旦被缓冲，每个输入可以被馈送到异或(“XOR”)门502中。在读取操作期间的某些点上，这些输入可以变得彼此不同(例如，“out”保持在逻辑“1”而“out_b”从“1”到“0”摆动)，从而XOR门502的输出也从逻辑“0”改变到逻辑“1”。然而，一旦感测放大器做出这种检测，两个的输出都返回“0”。因此，XOR门的输出也可以返回到“0”，从而导致了反映了感测放大器何时能够区分存储在比特单元中的逻辑值的脉冲信号(“out_pulse”)。而且，在脉冲时间，锁存器电路或触发器503可以输出逻辑“0”，其可以然后被反转504而反转到逻辑“1”，以创建”latch_out”信号(即，在锁存器电路503的重置插脚处不存在“clk_b”信号的施加)。

为了进一步说明这些操作，图6是显示了在存储器读取期间由TDC500处理的信号的一个例子的图表。在一些实施例中，如图2和图5所示，所显示的信号是相同的。特别地，“clk”信号可以是被相关的电路使用的时钟，以及“clk_b”可以是它的反转。“Prech_b”是与时钟信号“clk”在等于7个时间单位处被同时断言的预充电信号。也在图2中显示的“Iso”和“lat”显示了当感测放大器可以评价比特单元内的逻辑值(例如，通过将Iref205和比特单元电流206进行比较)的时候的时间瞬间(在这个例子中，当时间等于8个时间单位的时候)。在这个例子中，假设被读取的比特单元内的逻辑值是“1”(例如，比特单元晶体管的浮置栅极正存储低数量的电荷和/或低Vth)。在这种情况下，至少当“lat”等于“1”(即，在8和10个时间单位之间)的时候，“out”节点处的输出电压大于“out_b”节点处的输出电压，以及XOR门502从相同时间开始(即，当时间等于8个时间单位的时候)输出“out_pulse”信号。因此，“latch_out”可以与“out_pulse”信号的上升沿同时(即，在等于8个时间单位的时间)从逻辑“0”转换到逻辑“1”，稍后当输入到锁存器电路503的重置插脚的“clk_b”为“1”的时候(即，在等于14个时间单位的时间)，返回到“0”。

如前所述，每个TDC500可以给逻辑控制电路等等提供其“latch_out”输出信号。这在图7中被显示，其中图7描述了逻辑控制电路700的一个例子的电路图。在一些实施例中，逻辑控制电路700可以被用作图3的块305。如图所示，多个“latch_out”信号可以被输入到与非(NAND)门701，其中每个“latch_out”信号由多个TDC电路(例如，图3的TDC304A-N)中的一个提供，其接下来每个操作地耦合于多个感测放大器中的一个。然后，与非(NAND)门701的输出可以与“clk”信号一起被输入到与(AND)门702。同样，与(AND)门702的输出可以被用作“EN_REF”信号，其可以接下来被提供给图3的参考电流生成电路303。

在操作中，只要少于所有“latch_out”信号处于逻辑“1”，那么与非(NAND)门701的输出保持在“1”，从而正如对应的TDC所识别的，指示了少于所有的感测放大器已完成其相应的存储器读出操作。在此期间，对与(AND)门702的输入都是“1”(只要“clk”也是“1”)，EN_REF信号被断言，因此，图3的参考电流生成器电路303继续给每个感测放大器302A-N提供“Iref”。然而，当所有“latch_out”信号都处于逻辑“1”(即，正如对应TDC所识别的，当所有感测放大器都已执行其相应的存储器读出操作的时侯)的时候，与非(NAND)门701的输出转换到“0”并且EN_REF也变为“0“，即使“clk”信号仍处于“1”。因此，EN_REF信号被解除断言，参考电流生成器电路303停止给感测放大器302A-N提供“Iref”。

换句话说，逻辑控制电路700响应于指示比特单元已被相应感测放大器读取的所有“latch_out”信号来断言EN_REF，并基于确定所有感测放大器已完成其存储器读出操作，来立即停止或大约立即停止断言EN_REF信号。应注意，每个“latch_out”信号的逻辑值取决于相应的感测放大器是否已经作出其评估，但该信号独立于这个评估的结果；即，“latch_out”信号不取决于实际上哪个值存储在给定的存储器单元中(“0”或“1”)。

为了进一步说明了上述情况，图8是显示了在存储器读取操作期间被控制电路700处理的信号的一个例子的图表。如图所示，信号“clk”、“clk_b”、“prech_b””、“iso”以及“lat”与图6中所显示的相同。然而，在这个例子中，显示了三个感测放大器中的两个(“out1”和“out2”)在等于8个时间单位的时间完成了它们的感测操作，但第三个感测放大器(“out N”“)只在等于9个时间单位的时间完成了它的感测操作。下面的每个“latch_out”信号被馈送给图7的与非(NAND)门701。因此，EN_REF信号与“clk”一起(在等于7个时间单位的时间处)被断言，以启动每个感测放大器接收参考电流。只要三个感测放大器中的至少一个(即，在7和9个时间单位之间)，EN_REF还保持被断言，当所有感测放大器(因此所有“latch_out””信号)指示相应比特单元的逻辑值已被确定的时候(即，在等于9个时间单位的时间)，它停止被断言。

在某些情况下，感测放大器超时(SATO)技术可以被使用，以便EN_REF信号被超时电路控制，而不是图3的RCMC301控制。使用这样的技术，“德尔塔T”(delta T)可以被用于在固定时间量之后解除断言EN_REF，而不考虑每个感测放大器的状态。例如，参照图8，“德尔塔T”可以在等于13个时间单位的时间(即，小于“clk”时段)被设置，以企图以降低功率消耗。一般来说，这样“德尔塔T”值可以被用于减少在参考电流被提供给感测放大器期间的时间量，而同时将参考电流维持在足以允许所有感测放大器执行其评估操作的最小时间量。然而，关于这一点，本发明人已发现至少部分是由于电路老化影响(例如，感测放大器、比特单元老化等等)等等，在存储器电路的整个使用寿命中为各种可能的存储器电路配置找到合适的“德尔塔T”是不可行的。通过使用本发明所描述的系统及方法，可以响应于所有感测放大器已经以可验证方式完成其评估操作的，来控制EN_REF信号。在一些实施例中，超时技术可以会补充EN_REF技术，以便在断言”EN_REF信号之后，参考电流被切断“德尔塔T”。

图9是显示了使用不同技术可实现的各种功率消耗降低结果的图。具体地，纵轴显示了功率消耗，并且纵轴显示了“clk”信号的频率。曲线901表示在没有实施任何前述的节能技术情况下(-即，只要“clk”信号处于逻辑“1”，参考电流就被提供给所有感测放大器)的存储器电路的功率消耗。同时，曲线902表示当实施SATO技术的时候的存储器电路的功率消耗，该SATO技术使得在短于“clk”信号处于逻辑“1”所处于的时间段的固定“德尔塔T”内参考电流被提供给所有感测放大器。应注意，垂直线904表示SATO频率超时，这在当“clk”信号的频率等于SATO频率的时候发生。该点之后，是否使用SATO技术在降低功率消耗方面没有明显差异。相反，曲线903表示了当实施本发明所描述的各种系统及方法的时候的存储器电路的功率消耗。显著地，在所有时钟频率处或至少达到最大系统频率处，曲线903的功率消耗小于使用SATO技术的功率消耗。

在一个说明性但非限定性的实施例中，一种方法，包括：监视多个感测放大器，所述多个感测放大器中的每个被配置成：基于参考电流和相应的存储器单元的输出电流之间的比较，来评估存储在相应的存储器单元中的逻辑值。所述方法可以还包括：基于所述监视，确定所述多个感测放大器中的每个是否已完成了它的评估；以及，响应于所述多个感测放大器中的所有感测放大器已经完成其评估，来停止给所述多个感测放大器提供所述参考电流。例如，所述控制电路可以被配置成：响应于所述多个转变检测电路中少于所有转变检测电路做出了所述确定，来给所述多个感测放大器提供所述参考电流。

在一些实现方案中，监视所述多个感测放大器的步骤包括：对于所述多个感测放大器中的每个，监视第一节点和第二节点。例如，所述第一节点被配置成接收所述参考电流，以及所述第二节点被配置成接收存储器单元的输出电流。此外，所述监视的步骤还包括：对于所述多个感测放大器中的每个，将所述第一节点处的电压与所述第二节点处的另一个电压进行比较。

所述方法可以包括：对于所述多个感测放大器中的给定一个感测放大器，生成所述给定感测放大器已评估了存储在其相应存储器单元内的所述逻辑值的指示。所述方法可以还包括：所述多个感测放大器中的对于另一个，生成其它感测放大器已评估了存储在其相应的存储器单元内的所述逻辑值的另一个指示。同样，所述方法可以还包括：在不存在其它指示的情况下，给所述多个感测放大器提供所述参考电流。所述方法可以还包括：对于所述多个感测放大器中的另一个，生成其他感测放大器已评估了存储在其相应的存储器单元内的所述逻辑值的另一个指示。然后，所述方法可以还包括：在生成所述另一个指示之后，停止给所述多个感测放大器提供所述参考电流。

替代地，所述方法可以包括：对于所述多个感测放大器中的另一个，生成其他感测放大器已评估了存储在其相应的存储器单元内的所述逻辑值的另一个指示。然后，所述方法可以包括在生成所述另一个指示之后停止给所述多个感测放大器提供所述参考电流。

在另一个说明性但非限定性的实施例中，一种电子电路，可以包括：多个存储器单元；多个感测放大器，所述多个感测放大器中的每个操作地耦合于所述多个存储器单元中的一个或多个；以及多个转变检测电路，每个转变检测电路操作地耦合于所述多个感测放大器中的相应一个。所述电子电路可以还包括控制电路，所述控制电路操作地耦合于所述多个转变检测电路，并且被配置成：响应于所述多个转变检测电路中的每个确定所述多个感测放大器中其相应一个已识别了在所述多个存储器单元之一内存储的逻辑值，来停止给所述多个感测放大器提供所述参考电流。附加地或替代地，所述控制电路还被配置成：响应于所述多个转变检测电路中少于所有转变检测电路已经做出了确定，给所述多个感测放大器提供所述参考电流。

在一些实现方案中，所述多个转变检测电路中的每个被配置成：对于其相应的感测放大器，监视第一节点的第一输出和第二节点的第二输出。

此外，所述多个转变检测电路中的每个还包括第一逻辑电路，所述第一逻辑电路被配置成：响应于具有不同逻辑值的所述第一输出和第二输出，来输出预定值。所述第一逻辑电路可以接下来包括：(a)被配置成实施“异或”操作的逻辑电路，所述逻辑电路具有的输入操作地耦合于所述相应感测放大器的所述第一节点和第二节点，以及(b)触发器，所述具有的一个输入操作地耦合于所述逻辑电路的输出，以及具有的另一个输入被配置成接收重置信号。在一些情况下，缓冲器电路操作地耦合于所述相应感测放大器的所述第一节点和第二节点，并且耦合到所述逻辑电路的输入。

附加地或替代地，所述控制电路还包括第二逻辑电路，所述第二逻辑电路被配置成：响应于所述多个转变检测电路中的所有转变检测电路输出所述预定值，来输出控制信号。所述第二逻辑电路包括：(a)被配置成实施“与非”操作的第一逻辑电路，所述第一逻辑电路具有的输入操作地耦合于所述第一逻辑电路的所述输出，以及(b)被配置成实施“与”操作的第二逻辑电路，所述第二逻辑电路具有的一个输入操作地耦合于所述第一逻辑电路的输出，另一个输入被配置成接收时钟信号，并且其输出被配置成提供参考电流启动信号。

在一些实施例中，所述电子电路可以还包括参考电流生成电路，所述参考电流生成电路操作地耦合于所述控制电路并且耦合于所述多个感测放大器，所述参考电流生成电路被配置成：在不存在来自所述控制电路的指示的情况下，将所述参考电流输出到所述多个感测放大器中的每个。

虽然本发明的描述参照具体实施例，正如以下权利要求所陈述的，在不脱离本发明范围的情况下，可以进行各种修改以及变化。因此，说明书以及附图被认为是说明性而不是狭义性的，并且所有这些修改是为了列入本发明范围内。关于具体实施例，本发明所描述的任何好处、优点或解决方案都不旨在被解释为任何或所有权利要求的批评的、必需的、或本质特征或元素。

除非另有说明，使用术语如“第一”以及“第二”是用于任意区分这些术语描述的元素的。因此，这些术语不一定表示时间或这些元素的其它优先次序。术语“耦合”或“操作地耦合”被定义为被连接，虽然没有必要直接地，并且不一定是机械地连接。除非另有说明，术语“a”或“an”被定义为一个或多个。术语“包括”(以及任何形式的包括：例如“包括”)、“有”(以及任何形式的有，例如“有”)、“包含”(以及任何形式的包含，例如“包含”)、“包括”(以及任何形式的包括：例如“包括”)都是开放式的连接动词。结果，“包括”、“有”、“包含”一个或多个元件的系统、器件、或装置拥有这些一个或多个元件，但不限定于只拥有这些一个或多个元件。同样，一种“包括”、“有”、“包含”一个或多个操作的方法和过程拥有这些一个或多个操作，但不限定于只拥有这些一个或多个操作。

Claims

1.一种操作存储器的方法，所述方法包括：

监视多个感测放大器，所述多个感测放大器中的每个被配置成：基于参考电流和相应存储器单元的输出电流之间的比较，来评估存储在所述相应存储器单元中的逻辑值；

基于所述监视，确定所述多个感测放大器中的每个是否已完成其评估;

响应于所述多个感测放大器中的所有感测放大器已经完成其评估，来停止给所述多个感测放大器提供所述参考电流。

2.根据权利要求1所述的方法，其中，在所述监视期间，如果所述多个感测放大器中少于所有感测放大器已完成其评估，则将所述参考电流施加于所述多个感测放大器中的每个。

3.根据权利要求1所述的方法，其中，监视所述多个感测放大器的步骤包括：对于所述多个感测放大器中的每个，监视第一节点和第二节点。

4.根据权利要求3所述的方法，其中，所述第一节点被配置成接收所述参考电流，以及所述第二节点被配置成接收存储器单元的输出电流。

5.根据权利要求4所述的方法，其中，所述监视的步骤还包括：对于所述多个感测放大器中的每个，将所述第一节点处的电压与所述第二节点处的另一个电压进行比较。

6.根据权利要求1所述的方法，还包括：对于所述多个感测放大器中的一个给定感测放大器，生成所述给定感测放大器已评估了存储在其相应存储器单元内的所述逻辑值的指示。

7.根据权利要求1所述的方法，还包括：在确定所述多个感测放大器中的每个已完成其评估之后的预定时间量之后，停止提供所述参考电流。

8.一种电子电路，包括：

多个存储器单元;

多个感测放大器，所述多个感测放大器中的每个操作地耦合于所述多个存储器单元中的一个或多个；

多个转变检测电路，每个转变检测电路操作地耦合于所述多个感测放大器中的相应一个；以及

控制电路，所述控制电路操作地耦合于所述多个转变检测电路，并且被配置成：响应于所述多个转变检测电路中的每个已经确定所述多个感测放大器中其相应一个已识别了在所述多个存储器单元之一内存储的逻辑值，来停止给所述多个感测放大器提供所述参考电流。

9.根据权利要求8所述的电子电路，所述控制电路还被配置成：响应于所述多个转变检测电路中少于所有转变检测电路已经做出了确定，来给所述多个感测放大器提供所述参考电流。

10.根据权利要求8所述的电子电路，所述多个转变检测电路中的每个被配置成：对于其相应的感测放大器，监视第一节点的第一输出和第二节点的第二输出。

11.根据权利要求10所述的电子电路，所述多个转变检测电路中的每个还包括第一逻辑电路，所述第一逻辑电路被配置成：响应于具有不同逻辑值的所述第一输出和第二输出，来输出预定值。

12.根据权利要求11所述的电子电路，所述第一逻辑电路包括：(a)被配置成实施“异或”XOR操作的逻辑电路，所述逻辑电路具有的输入操作地耦合于所述相应感测放大器的所述第一节点和第二节点，以及(b)触发器，所述具有的一个输入操作地耦合于所述逻辑电路的输出，以及具有的另一个输入被配置成接收重置信号。

13.根据权利要求12所述的电子电路，还包括缓冲器电路，所述缓冲器电路操作地耦合于所述相应感测放大器的所述第一节点和第二节点，并且耦合到所述逻辑电路的输入。

14.根据权利要求11所述的电子电路，所述控制电路还包括第二逻辑电路，所述第二逻辑电路被配置成：响应于所述多个转变检测电路中的所有转变检测电路输出所述预定值，来输出控制信号。

15.根据权利要求14所述的电子电路，所述第二逻辑电路包括：(a)被配置成实施“与非”NAND操作的第一逻辑电路，所述第一逻辑电路具有的输入操作地耦合于所述第一逻辑电路的所述输出，以及(b)被配置成实施“与”AND操作的第二逻辑电路，所述第二逻辑电路具有的一个输入操作地耦合于所述第一逻辑电路的输出，另一个输入被配置成接收时钟信号，并且其输出被配置成提供参考电流启动信号。

16.根据权利要求8所述的电子电路，还包括参考电流生成电路，所述参考电流生成电路操作地耦合于所述控制电路以及耦合于所述多个感测放大器，所述参考电流生成电路被配置成：在不存在来自所述控制电路的指示的情况下，将所述参考电流输出到所述多个感测放大器中的每个。