CN105489237A - 选通信号间隔检测电路及包括其的存储系统 - Google Patents

选通信号间隔检测电路及包括其的存储系统 Download PDF

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CN105489237A CN201510599916.8A CN201510599916A CN105489237A CN 105489237 A CN105489237 A CN 105489237A CN 201510599916 A CN201510599916 A CN 201510599916A CN 105489237 A CN105489237 A CN 105489237A
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Abstract

一种选通信号间隔检测电路，可以包括：振荡器，被配置为以通过延迟电路的延迟时间而确定的预设周期来产生周期信号。延迟电路的延迟时间可以通过模拟被传送到数据锁存器的选通信号所经过的路径来配置。选通信号间隔检测电路可以包括：计数器，被配置为对周期信号计数并产生选通间隔信息。

Description

选通信号间隔检测电路及包括其的存储系统
相关申请的交叉引用
本申请要求于2014年10月7日在韩国知识产权局提交的第10-2014-0134972号韩国申请的优先权，该韩国申请通过引用整体合并于此。
技术领域
各种实施例总体上涉及一种半导体电路，更具体地，涉及一种选通信号间隔检测电路及包括其的存储系统。
背景技术
在包括半导体存储器的半导体电路的写入操作期间，半导体电路可以从存储控制器接收数据DQ。可以根据从存储控制器提供的选通信号DQS来提供从存储控制器接收的数据DQ。然后，可以将接收的数据DQ储存在存储器之内。
选通信号DQS经由用于定时裕度(timingmargin)的延迟电路提供给用于锁存数据DQ的锁存器所经由的路径的延迟时间可以被称作选通间隔tDQS2DQ。
选通间隔tDQS2DQ可以根据PVT(功率、电压、温度)的变化而改变。
如果选通间隔tDQS2DQ显著改变，那么在数据写入操作期间可能出现错误。
发明内容
在实施例中，选通信号间隔检测电路可以包括振荡器，振荡器被配置为以经由延迟电路的延迟时间而确定的预设周期来产生周期信号，延迟电路的延迟时间通过模拟被传送到数据锁存器的选通信号所经过的路径来配置。选通信号间隔检测电路可以包括计数器，计数器被配置为对周期信号计数并产生选通间隔信息。
在实施例中，存储系统可以包括半导体存储器，半导体存储器被配置为根据选通信号来储存数据，并通过对周期信号计数预设时间来产生选通间隔信息，周期信号以通过延迟电路的延迟时间而设置的周期来产生。延迟电路的延迟时间通过模拟被传送到数据锁存器的选通信号所经过的路径来配置。存储系统可以包括存储控制器，存储控制器被配置为将数据和选通信号提供给半导体存储器，并被配置为响应于选通间隔信息来调节数据或选通信号的输出定时(timing)。
附图说明
图1是图示根据实施例的半导体存储器的与数据锁存器相关的配置的代表的电路图。
图2是根据实施例的选通信号间隔检测电路的代表的框图。
图3是图示图2中图示的控制单元的配置的代表的电路图。
图4是图示图2中图示的驱动器的配置的代表的电路图。
图5是图示图2中图示的溢流确定单元的配置的代表的电路图。
图6和图7是根据实施例的选通信号间隔检测电路的代表的操作时序图。
图8是根据实施例的存储系统的代表的框图。
具体实施方式
在下文中，将在下面通过实施例的各种示例来参照附图描述根据本公开的选通信号间隔检测电路及包括其的存储系统。
各种实施例可以涉及一种选通信号间隔检测电路以及包括其的存储系统，该选通信号间隔检测电路能够检测选通间隔的变化并处理变化的选通间隔。
在半导体存储器的写入操作期间，半导体存储器可以根据从存储控制器提供的选通信号DQS来从存储控制器接收数据DQ，并储存接收的数据。
存储控制器可以包括CPU(中央处理单元)或GPU(图形处理单元)。
如图1中所图示的，半导体存储器可以接收选通信号DQS。选通信号DQS可以通过缓冲器1来接收。
选通信号DQS可以经由延迟单元2来延迟。选通信号DQS可以由延迟单元2延迟，以匹配用于锁存数据DQ的定时裕度(timingmargin)。在选通信号DQS经由延迟单元2延迟之后，然后选通信号DQS可以被提供给数据锁存器3。
数据锁存器3可以根据延迟的选通信号DQS来锁存数据DQ，并产生输入数据DIN。
可以将路径限定为用来经由延迟单元2将选通信号DQS提供给数据锁存器3的路径。选通信号DQS经由延迟单元2提供给数据锁存器3经由的路径的延迟时间可以被称作选通间隔tDQS2DQ。选通信号DQS经由延迟单元2提供给数据锁存器3所经过的路径的延迟时间可以被称作选通间隔tDQS2DQ。
数据锁存器3也可以被配置为接收参考电压VREF。缓冲器1也可以被配置为接收反相选通信号DQSB。
参见图2，根据实施例的选通信号间隔检测电路100可以包括控制单元200、振荡器300和驱动器400。选通信号间隔检测电路100可以包括计数器500和溢流确定单元600。
控制单元200可以被配置为产生用于确定振荡器300的激活时间的振荡时段信号OSC_EN。振荡时段信号OSC_EN可以由控制单元200响应于启动命令OSC_STARTP、结束命令OSC_ENDP_MPC以及内部结束命令OSC_ENDP_MR23来产生。在实施例中，振荡时段信号OSC_EN可以由控制单元200响应于启动命令OSC_STARTP和结束命令OSC_ENDP_MPC来产生。在实施例中，振荡时段信号OSC_EN可以由控制单元200响应于启动命令OSC_STARTP和内部结束命令OSC_ENDP_MR23来产生。
控制单元200可以被配置为激活振荡时段信号OSC_EN。振荡时段信号OSC_EN可以由控制单元200响应于启动命令OSC_STARTP来激活。
控制单元200可以被配置为去激活振荡时段信号OSC_EN。振荡时段信号OSC_EN可以由控制单元200响应于结束命令OSC_ENDP_MPC或内部结束命令OSC_ENDP_MR23来去激活。
可以从半导体存储器的外部(例如但不限于存储控制器)接收启动命令OSC_STARTP和结束命令OSC_ENDP_MPC。
内部结束命令OSC_ENDP_MR23可以基于储存在半导体存储器(例如但不限于模式寄存器组(MRS))中的信息来产生。
内部结束命令OSC_ENDP_MR23可以在启动命令OSC_STARTP被输入之后的一段时间之后被激活。该一段时间可以基于储存在MRS中的信息来设置。
控制单元200可以被配置为产生计数复位信号CNT_RST。计数复位信号CNT_RST可以由控制单元200响应于启动命令OSC_STARTP来产生。
振荡器300可以被配置为在振荡时段信号OSC_EN的激活时段期间以预设周期产生周期信号REPCLK。
振荡器300可以包括用于确定预设周期的延迟电路。
振荡器300的延迟电路可以通过模拟被传送到数据锁存器3的选通信号DQS所经过的路径来配置。
驱动器400可以被配置为产生输出信号OSC_OUT。输出信号OSC_OUT可以由驱动器400响应于周期信号REPCLK和溢流检测信号CNT_OVERB来产生。
驱动器400可以通过驱动周期信号REPCLK来产生输出信号OSC_OUT。输出信号OSC_OUT可以在溢流检测信号CNT_OVERB被去激活时，通过使用驱动器400驱动周期信号REPCLK来产生。
驱动器400可以阻挡周期信号REPCLK的输入并锁存之前的输出信号OSC_OUT。在溢流检测信号CNT_OVERB被激活时，周期信号REPCLK的输入可以被驱动器400阻挡，并且之前的输出信号OSC_OUT可以被锁存。
计数器500可以被配置为对周期信号REPCLK计数并产生选通间隔信息CNT<0:15>。
计数器500可以被配置为将选通间隔信息CNT<0:15>复位。选通间隔信息CNT<0:15>可以由计数器500响应于计数复位信号CNT_RST而复位。
溢流确定单元600可以被配置为检测选通间隔信息CNT<0:15>的溢流并产生溢流检测信号CNT_OVERB。
溢流确定单元600可以被配置为在选通间隔信息CNT<0:15>具有最大值(即，选通间隔信息CNT<0:15>的所有信号位都处于逻辑高值)时，将溢流检测信号CNT_OVERB激活为逻辑低值。
参见图3，控制单元200可以包振荡时段信号发生器210和计数器复位信号发生器230。
振荡时段信号发生器210可以被配置为产生振荡时段信号OSC_EN。振荡时段信号OSC_EN可以由振荡时段信号发生器210响应于启动命令OSC_STARTP、结束命令OSC_ENDP_MPC、内部结束命令OSC_ENDP_MR23和上电信号PWRUPB来产生。
振荡时段信号发生器210可以将振荡时段信号OSC_EN复位为逻辑低值。振荡时段信号OSC_EN可以由振荡时段信号发生器210响应于上电信号PWRUP来复位到逻辑低值。
振荡时段信号发生器210可以将振荡时段信号OSC_EN激活为逻辑高值。振荡时段信号OSC_EN可以由振荡时段信号发生器210响应于启动命令OSC_STARTP而激活为逻辑高值。
振荡时段信号发生器210可以将振荡时段信号OSC_EN去激活为逻辑低值。振荡时段信号OSC_EN可以由振荡时段信号发生器210响应于结束命令OSC_ENDP_MPC或内部结束命令OSC_ENDP_MR23而去激活为逻辑低值。
振荡时段信号发生器210可以包括第一逻辑门211到第十二逻辑门222。
第一逻辑门211可以被配置为对结束命令OSC_ENDP_MPC和内部结束命令OSC_ENDP_MR23执行或非运算。
第二逻辑门212可以被配置为将第一逻辑门211的输出反相，并产生输出信号(即，内部信号OSC_ENDP)。
第三逻辑门213可以被配置为将上电信号PWRUPB反相。
第四逻辑门214可以被配置为对第二逻辑门212的输出(即，内部信号OSC_ENDP)和第三逻辑门213的输出执行或非运算。
第五逻辑门215和第六逻辑门216可以被配置为延迟启动命令OSC_STARTP。
第七逻辑门217可以被配置为根据第四逻辑门214的输出来输出电源电压VDD。
第八逻辑门218可以被配置为根据第六逻辑门216的输出来输出地电压VSS。
第九逻辑门219和第十逻辑门220可以被配置为锁存第七逻辑门217的输出或第八逻辑门218的输出。
第十一逻辑门221和第十二逻辑门222可以被配置为延迟第九逻辑门219的输出，并将延迟的信号输出作为振荡时段信号OSC_EN。
计数复位信号发生器230可以被配置为产生计数复位信号CNT_RST。计数复位信号CNT_RST可以由计数复位信号发生器230响应于启动命令OSC_STARTP、上电信号PWRUPB和周期信号REPCLK来产生。
计数复位信号发生器230可以将计数复位信号CNT_RST激活为逻辑高值。计数复位信号CNT_RST可以由计数复位信号发生器230响应于上电信号PWRUPB而激活为逻辑高值。
计数复位信号发生器230可以将计数复位信号CNT_RST激活为逻辑高值。计数复位信号CNT_RST可以由计数复位信号发生器230响应于启动命令OSC_STARTP而激活为逻辑高值。
计数复位信号发生器230可以将计数复位信号CNT_RST去激活为逻辑低值。计数复位信号CNT_RST可以由计数复位信号发生器230响应于周期信号REPCLK而去激活为逻辑低值。
计数复位信号发生器230可以包括第十三逻辑门231到第二十九逻辑门247。
第十三逻辑门231到第十六逻辑门234可以被配置为响应于启动命令OSC_STARTP来产生脉冲信号。
第十七逻辑门235可以被配置为对第十六逻辑门234的输出信号和上电信号PWRUPB执行与非运算。
第十八逻辑门236到第二十一逻辑门239可以被配置为延迟周期信号REPCLK。
第二十二逻辑门240可以被配置为根据第二十一逻辑门239的输出来输出电源电压VDD。
第二十三逻辑门241可以被配置为根据第十七逻辑门235的输出来输出地电压VSS。
第二十四逻辑门242和第二十五逻辑门243可以被配置为锁存第二十二逻辑门240或第二十三逻辑门241的输出。
第二十六逻辑门244到第二十九逻辑门247可以被配置为延迟第二十四逻辑门242的输出，并产生计数复位信号CNT_RST。
参见图4，驱动器400可以被配置为产生输出信号OSC_OUT。输出信号OSC_OUT可以由驱动器400响应于振荡时段信号OSC_EN、溢流检测信号CNT_OVERB和周期信号REPCLK来输出。
驱动器400可以包括第一逻辑门401到第七逻辑门407。
第一逻辑门401可以被配置为对振荡时段信号OSC_EN和溢流检测信号CNT_OVERB执行与非运算，并产生反相振荡时段信号OSC_ENB。
当溢流检测信号CNT_OVERB被去激活为逻辑高值时，第一逻辑门401可以将振荡时段信号OSC_EN反相并产生反相振荡时段信号OSC_ENB。
当溢流检测信号CNT_OVERB被激活为逻辑低值时，无论振荡时段信号OSC_EN如何，第一逻辑门401都可以产生处于逻辑高值的反相振荡时段信号OSC_ENB。
第二逻辑门407可以被配置为将反相振荡时段信号OSC_ENB反相并产生延迟振荡时段信号OSC_END。
第三逻辑门402可以被配置为响应于振荡时段信号OSC_EN和反相振荡时段信号OSC_ENB来将周期信号REPCLK反相。
第四逻辑门403可以被配置为将第三逻辑门402的输出反相。
第五逻辑门404可以被配置为响应于反相振荡时段信号OSC_ENB和延迟振荡时段信号OSC_END来锁存第四逻辑门403的输出。
第六逻辑门405和第七逻辑门406可以被配置为延迟第四逻辑门403的输出并产生输出信号OSC_OUT。
参见图5，溢流确定单元600可以被配置为在选通间隔信息CNT<0:15>具有最大值时，即，在选通间隔信息CNT<0:15>的所有信号位处于逻辑高值时，将溢流检测信号CNT_OVERB激活为逻辑低值。
溢流确定单元600可以包括第一逻辑门601到第九逻辑门609。
第一逻辑门601可以被配置为对选通间隔信息CNT<0:15>的信号位CNT<15:13>执行与非运算。
第二逻辑门602可以被配置为对选通间隔信息CNT<0:15>的信号位CNT<12:10>执行与非运算。
第三逻辑门603可以被配置为对选通间隔信息CNT<0:15>的信号位CNT<9:7>执行与非运算。
第四逻辑门604可以被配置为对选通间隔信息CNT<0:15>的信号位CNT<6:4>执行与非运算。
第五逻辑门605可以被配置为对选通间隔信息CNT<0:15>的信号位CNT<3:1>执行与非运算。
第六逻辑门606可以被配置为将选通间隔信息CNT<0:15>的信号位CNT<0>反相。
第七逻辑门607可以被配置为对第一逻辑门601到第三逻辑门603的输出执行或非运算。
第八逻辑门608可以被配置为对第四逻辑门604到第六逻辑门606的输出执行或非运算。
第九逻辑门609可以被配置为对第七逻辑门607和第八逻辑门608的输出执行与非运算，并将运算结果输出作为溢流检测信号CNT_OVERB。
下面将参照图6和图7来描述根据实施例的选通信号间隔检测电路100的操作。
首先，将参照图6来描述其中不出现选通间隔信息CNT<0:15>的溢流的示例。
根据从例如存储控制器提供的启动命令OSC_STARTP，可以激活振荡时段信号OSC_EN。
在振荡时段信号OSC_EN的激活时段期间，从振荡器300产生的周期信号REPCLK可以经由驱动器400而产生作为输出信号OSC_OUT。
此时，根据启动命令OSC_STARTP，计数复位信号CNT_RST可以被激活为逻辑高值以将选通间隔信息CNT<0:15>复位。然后，计数复位信号CNT_RST可以根据周期信号REPCLK而被去激活为逻辑低值。
在复位信号CNT_RST被去激活为逻辑低值之后，计数器500可以对输出信号OSC_OUT计数并增加选通间隔信息CNT<0:15>。
根据通过从例如存储控制器提供的结束命令OSC_ENDP_MPC或内部结束命令OSC_ENDP_MR23而产生的内部信号OSC_ENDP，振荡时段信号OSC_EN可以被去激活。
计数器500可以被配置为锁存选通间隔信息CNT<0:15>的值(例如，20)，选通间隔信息CNT<0:15>的值通过对输出信号OSC_OUT计数直到振荡时段信号OSC_EN被去激活来产生。
由于选通间隔信息CNT<0:15>的值未达到最大值，故溢流检测信号CNT_OVERB(参见图5)可以维持在去激活状态(逻辑高值)。
接下来，将参照图7来描述其中出现选通间隔信息CNT<0:15>的溢流的示例。
根据从存储控制器提供的启动命令OSC_STARTP，可以激活振荡时段信号OSC_EN。
在振荡时段信号OSC_EN的激活时段期间，从振荡器300产生的周期信号REPCLK可以经由驱动器400而产生作为输出信号OSC_OUT。
此时，根据启动命令OSC_STARTP，计数复位信号CNT_RST可以被激活为逻辑高值以将选通间隔信息CNT<0:15>复位。然后，计数复位信号CNT_RST可以根据周期信号REPCLK而被去激活为逻辑低值。
在复位信号CNT_RST被去激活为逻辑低值之后，计数器500可以对输出信号OSC_OUT计数并增加选通间隔信息CNT<0:15>。
由于选通间隔信息CNT<0:15>达到最大值Max(即，b111…..11)，故可以将溢流检测信号CNT_OVERB激活为逻辑低值。
由于溢流检测信号CNT_OVERB被激活为逻辑低值，故驱动器400可以阻挡周期信号REPCLK的输入并将输出信号OSC_OUT维持在逻辑低值。
由于输出信号OSC_OUT不再产生，故计数器500可以将选通间隔信息CNT<0:15>维持在最大值。
根据通过从存储控制器提供的结束命令OSC_ENDP_MPC或内部结束命令OSC_ENDP_MR23而产生的内部信号OSC_ENDP，可以去激活振荡时段信号OSC_EN。
参见图8，根据实施例的存储系统1000可以包括半导体存储器2000和存储控制器3000。
半导体存储器2000和存储控制器3000可以通过数据总线1100来耦接。
半导体存储器2000可以被配置为根据选通信号DQS来储存数据DQ，并通过对周期信号REPCLK计数预定时间来产生选通间隔信息CNT<0:15>。周期信号REPCLK可以以通过延迟电路的延迟时间而设置的周期来产生，延迟电路的延迟时间通过模拟选通信号DQS被传送到数据锁存器(即，见图1)所经由的路径来配置。
半导体存储器2000可以包括命令解码器2100、模式寄存器组(MRS)2200、选通信号间隔检测电路100、第一焊盘单元2300和第二焊盘单元2400。
选通信号间隔检测电路100可以使用图2中的配置以及与图2到图7相关的实施例。
第一焊盘单元2300可以包括多个数据焊盘DQ。
第二焊盘单元2400可以包括选通信号焊盘DQS。
命令解码器2100可以被配置为将从存储控制器3000提供的命令CMD解码，并产生各种命令，即例如，启动命令OSC_STARTP、结束命令OSC_ENDP_MPC和MRS读取命令。
MRS2200可以被配置为储存由选通信号间隔检测电路100(即，见图2)产生的选通间隔信息CNT<0:15>。
MRS2200可以被配置为响应于MRS读取命令而经由第一焊盘单元2300和数据总线1100来将选通间隔信息CNT<0:15>传送到存储控制器3000。
存储控制器3000可以被配置为将数据DQ和选通信号DQS提供给半导体存储器2000，基于选通间隔信息CNT<0:15>来确定选通间隔tDQS2DQ，以及调节数据DQ或选通信号DQS的输出定时(timing)。
存储控制器3000可以包括CPU或GPU。
下面将描述根据实施例的存储系统1000的操作。
存储控制器3000可以被配置为控制命令CMD，并在预定定时将启动命令OSC_STARTP和结束命令OSC_ENDP_MPC提供给半导体存储器2000。
半导体存储器2000的选通信号间隔检测电路100可以根据启动命令OSC_STARTP和结束命令OSC_ENDP_MPC或内部结束命令OSC_ENDP_MR23，产生选通间隔信息CNT<0:15>并将产生的信息储存在MRS2200中。
存储控制器3000可以控制命令CMD并将MRS读取命令提供给半导体存储器2000。
半导体存储器2000可以响应于MRS读取命令而经由第一焊盘单元2300和数据总线1100将储存在MRS2200中的选通间隔信息CNT<0:15>传送给存储控制器3000。
存储控制器3000可以经由数据总线1100来接收选通间隔信息CNT<0:15>，基于接收的选通间隔信息CNT<0:15>来确定选通间隔tDQS2DQ，以及调节数据DQ或选通信号DQS的输出定时。
当选通间隔tDQS2DQ比预设参考值大时，存储控制器3000可以增加用于数据DQ的输出路径的延迟时间，并延迟数据DQ的输出定时。
当选通间隔tDQS2DQ比预设参考值小时，存储控制器3000可以减小用于数据DQ的输出路径的延迟时间，并将数据DQ的输出定时提前。
当选通间隔tDQS2DQ比预设参考值大时，存储控制器3000可以减小用于选通信号DQS的输出路径的延迟时间，并将选通信号DQS的输出定时提前。
当选通间隔tDQS2DQ比预设参考值小时，存储控制器3000可以增加用于选通信号DQS的输出路径的延迟时间，并延迟选通信号DQS的输出定时。
如上所述，存储控制器3000可以通过调节数据DQ或选通信号DQS的输出定时来补偿选通间隔tDQS2DQ的变化，由此改善存储系统1000的数据写入操作的可靠性。
虽然以上已经描述了各种实施例，但本领域技术人员将理解，所描述的实施例仅作为示例。相应地，本文中描述的半导体电路不应基于所描述的实施例而受限制。
通过以上实施例可见，本申请可以提供以下技术方案。
技术方案1.一种选通信号间隔检测电路，包括：
振荡器，被配置为以通过延迟电路的延迟时间而确定的预定周期来产生周期信号，延迟电路的延迟时间通过模拟被传送到数据锁存器的选通信号所经过的路径来配置；以及
计数器，被配置为对周期信号计数并产生选通间隔信息。
技术方案2.根据技术方案1所述的选通信号间隔检测电路，还包括：
控制单元，被配置为产生用于确定振荡器的激活时间的振荡时段信号，
其中，控制单元被配置为响应于启动命令和结束命令来产生振荡时段信号。
技术方案3.根据技术方案1所述的选通信号间隔检测电路，还包括：
控制单元，被配置为产生用于确定振荡器的激活时间的振荡时段信号，
其中，控制单元被配置为响应于启动命令和内部结束命令来产生振荡时段信号。
技术方案4.根据技术方案2所述的选通信号间隔检测电路，其中，控制单元被配置
为产生用于将选通间隔信息的值复位的计数复位信号，
其中，控制单元被配置为响应于启动命令来产生计数复位信号。
技术方案5.根据技术方案1所述的选通信号间隔检测电路，还包括：
溢流确定单元，被配置为通过检测选通间隔信息的溢流来产生溢流检测信号。
技术方案6.根据技术方案5所述的选通信号间隔检测电路，还包括：
驱动器，被配置为响应于溢流检测信号来控制计数器对周期信号的接收。
技术方案7.一种存储系统，包括：
半导体存储器，被配置为根据选通信号来储存数据，以及通过对周期信号计数预设时间来产生选通间隔信息，周期信号以通过延迟电路的延迟时间而设置的周期来产生，延迟电路的延迟时间通过模拟被传送到数据锁存器的选通信号所经过的路径来配置；以及
存储控制器，被配置为将所述数据和选通信号提供给半导体存储器，以及被配置为响应于选通间隔信息来调节所述数据或选通信号的输出定时。
技术方案8.根据技术方案7所述的存储系统，其中，存储控制器被配置为将启动命令和结束命令提供给半导体存储器以控制预设时间。
技术方案9.根据技术方案7所述的存储系统，其中，半导体存储器被配置为将选通间隔信息储存在模式寄存器组MRS中。
技术方案10.根据技术方案7所述的存储系统，其中，存储控制器被配置为经由数据总线来从半导体存储器接收选通间隔信息。
技术方案11.根据技术方案10所述的存储系统，其中，存储控制器被配置为将MRS读取命令提供给半导体存储器，并控制半导体存储器来将选通间隔信息经由数据总线提供给存储控制器。
技术方案12.根据技术方案7所述的存储系统，其中，半导体存储器包括：
选通信号间隔检测电路，被配置为产生选通间隔信息；
MRS，被配置为储存选通间隔信息；以及
数据输入/输出单元，被配置为经由数据总线而将选通间隔信息传送给存储控制器。
技术方案13.根据技术方案12所述的存储系统，其中，选通信号间隔检测电路包括：
振荡器，被配置为产生周期信号；以及
计数器，被配置为对周期信号计数并产生选通间隔信息。
技术方案14.根据技术方案13所述的存储系统，其中，选通信号间隔检测电路还包括：
控制单元，被配置为产生用于确定振荡器的激活时间的振荡时段信号，
其中，控制单元被配置为响应于启动命令和结束命令来产生振荡时段信号。
技术方案15.根据技术方案14所述的存储系统，其中，控制单元被配置为响应于启动命令和内部结束命令来产生振荡时段信号。
技术方案16.根据技术方案15所述的存储系统，
其中，内部结束命令基于储存在MRS中的选通间隔信息来产生，以及
其中，控制单元从存储控制器接收结束命令。
技术方案17.根据技术方案14所述的存储系统，其中，控制单元被配置为产生用于将选通间隔信息的值复位的计数复位信号，
其中，控制单元被配置为响应于启动命令来产生计数复位信号。
技术方案18.根据技术方案13所述的存储系统，其中，选通信号间隔检测电路还包括：
溢流确定单元，被配置为检测选通间隔信息的溢流并产生溢流检测信号。
技术方案19.根据技术方案18所述的存储系统，其中，选通信息间隔检测电路还包括：
驱动器，被配置为响应于溢流检测信号来控制计数器对周期信号的接收。
技术方案20.根据技术方案19所述的存储系统，其中，当选通间隔信息达到最大值时，驱动器阻止计数器对周期信号的接收。

Claims (10)

1.一种选通信号间隔检测电路，包括：
振荡器，被配置为以通过延迟电路的延迟时间而确定的预定周期来产生周期信号，延迟电路的延迟时间通过模拟被传送到数据锁存器的选通信号所经过的路径来配置；以及
计数器，被配置为对周期信号计数并产生选通间隔信息。
2.根据权利要求1所述的选通信号间隔检测电路，还包括：
控制单元，被配置为产生用于确定振荡器的激活时间的振荡时段信号，
其中，控制单元被配置为响应于启动命令和结束命令来产生振荡时段信号。
3.根据权利要求1所述的选通信号间隔检测电路，还包括：
控制单元，被配置为产生用于确定振荡器的激活时间的振荡时段信号，
其中，控制单元被配置为响应于启动命令和内部结束命令来产生振荡时段信号。
4.根据权利要求2所述的选通信号间隔检测电路，其中，控制单元被配置为产生用
于将选通间隔信息的值复位的计数复位信号，
其中，控制单元被配置为响应于启动命令来产生计数复位信号。
5.根据权利要求1所述的选通信号间隔检测电路，还包括：
溢流确定单元，被配置为通过检测选通间隔信息的溢流来产生溢流检测信号。
6.根据权利要求5所述的选通信号间隔检测电路，还包括：
驱动器，被配置为响应于溢流检测信号来控制计数器对周期信号的接收。
7.一种存储系统，包括：
半导体存储器，被配置为根据选通信号来储存数据，以及通过对周期信号计数预设时间来产生选通间隔信息，周期信号以通过延迟电路的延迟时间而设置的周期来产生，延迟电路的延迟时间通过模拟被传送到数据锁存器的选通信号所经过的路径来配置；以及
存储控制器，被配置为将所述数据和选通信号提供给半导体存储器，以及被配置为响应于选通间隔信息来调节所述数据或选通信号的输出定时。
8.根据权利要求7所述的存储系统，其中，存储控制器被配置为将启动命令和结束命令提供给半导体存储器以控制预设时间。
9.根据权利要求7所述的存储系统，其中，半导体存储器被配置为将选通间隔信息储存在模式寄存器组MRS中。
10.根据权利要求7所述的存储系统，其中，存储控制器被配置为经由数据总线来从半导体存储器接收选通间隔信息。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110198162A (zh) * 2018-02-26 2019-09-03 爱思开海力士有限公司 包括时钟发生电路的半导体器件
CN111357052A (zh) * 2018-06-05 2020-06-30 西部数据技术公司 直接测量延迟校准方法和设备
CN113228177A (zh) * 2018-12-31 2021-08-06 美光科技公司 用于存储器模块的可配置数据路径
US11846674B2 (en) 2021-07-20 2023-12-19 Changxin Memory Technologies, Inc Circuit simulation test method and apparatus, device, and medium

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101890869B1 (ko) * 2016-10-27 2018-08-22 삼성전자주식회사 공기조화기
KR20200046245A (ko) 2018-10-24 2020-05-07 삼성전자주식회사 메모리 모듈 및 메모리 시스템의 동작 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003203497A (ja) * 2002-01-08 2003-07-18 Mitsubishi Electric Corp 半導体記憶装置
US7647467B1 (en) * 2006-05-25 2010-01-12 Nvidia Corporation Tuning DRAM I/O parameters on the fly
KR101003155B1 (ko) * 2009-06-29 2010-12-22 한양대학교 산학협력단 반도체 메모리 장치의 데이터 정렬 회로 및 방법
KR101179462B1 (ko) * 2010-11-30 2012-09-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그를 포함하는 반도체 메모리 시스템
KR20120110877A (ko) * 2011-03-30 2012-10-10 삼성전자주식회사 반도체 메모리 장치에서의 라이트 타이밍 측정 가속 방법 및 그에 따른 측정 가속 회로
KR20120111282A (ko) * 2011-03-31 2012-10-10 에스케이하이닉스 주식회사 클럭 신호 생성회로
US9658642B2 (en) * 2013-07-01 2017-05-23 Intel Corporation Timing control for unmatched signal receiver

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110198162A (zh) * 2018-02-26 2019-09-03 爱思开海力士有限公司 包括时钟发生电路的半导体器件
CN111357052A (zh) * 2018-06-05 2020-06-30 西部数据技术公司 直接测量延迟校准方法和设备
CN111357052B (zh) * 2018-06-05 2023-05-23 西部数据技术公司 直接测量延迟校准方法和设备
CN113228177A (zh) * 2018-12-31 2021-08-06 美光科技公司 用于存储器模块的可配置数据路径
US11846674B2 (en) 2021-07-20 2023-12-19 Changxin Memory Technologies, Inc Circuit simulation test method and apparatus, device, and medium

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