CN118355444A - 多时钟周期存储器指令协议 - Google Patents

Abstract

描述用于使用多时钟周期存储器命令协议将存储器存取命令提供到存储器电路系统的系统及方法。所述存储器电路系统的命令解码器(或控制器)可高效地接收使用多个时钟周期提供的存储器存取请求(或存储器命令)。例如，所述命令解码器可在第一时钟周期中接收所述存储器命令的标头及地址位的第一部分，且在后续时钟周期中接收所述目标存储器单元的所述地址位的第二部分。因此，所述存储器电路系统可接收在多个时钟周期内提供的具有一个标头的存储器命令。此类存储器命令可高效地包含使用所述存储器电路系统的输入电路系统接收的高数目个地址位。

Description

多时钟周期存储器指令协议

背景技术

本章节意在向读者介绍可与下文所描述及/或要求的本技术的各个方面相关的各个技术方面。据信，本论述有助于对读者提供背景信息以促进更好地理解本公开的各个方面。因此，应理解，这些陈述应从这个角度进行解读且并不作为对现有技术的认可。

下文大体上涉及存储器装置且更特定来说涉及提供用于针对存储器单元的存取、感测及其它操作的存储器命令。本文中所描述的技术及方法可与铁电存储器装置或其它类型的存储器装置一起使用。存储器装置被广泛地用来存储各种电子装置(例如计算机、无线通信装置、相机、数字显示器及类似者)中的信息。通过对存储器装置的存储元件的不同状态进行编程来存储信息。例如，二进制装置具有通常由逻辑“1”或逻辑“0”表示的两种状态。在其它系统中，多于两种状态可被存储在每一存储元件中。为了存取经存储信息，电子装置可读取或感测存储器装置的存储元件中的经存储状态。为了存储信息，电子装置可将状态写入或编程在存储器装置的存储元件中。

存在各种类型的存储器装置，包含随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器等等。存储器装置可为易失性或非易失性的。非易失性存储器装置(例如，快闪存储器)可甚至在缺乏外部电源的情况下也长时间存储数据。易失性存储器装置(例如，DRAM)可随时间丢失存储状态，除非其被外部电源定期地刷新。

存储器装置可包含数个存储元件，例如存储器单元。二进制存储器装置的存储器单元可例如包含充电或放电电容器。然而，存储器单元的充电电容器可能因泄漏电流而随时间变为放电，从而导致丢失经存储信息。易失性存储器的某些特征可提供性能优势(例如更快的读取速度或写入速度)，而非易失性存储器的特征(例如在没有定期刷新的情况下存储数据的能力)可为有利的。一些存储器装置包含可通过导通将存储器单元(例如，电容器)与字线或位线/数字线耦合的晶体管存取的存储器单元。

即便如此，FeRAM可使用与易失性存储器类似的装置架构，但可归因于使用铁电电容器作为存储元件或存储器单元而具有非易失性性质。因此，FeRAM装置与一些其它非易失性及易失性存储器装置相比较可具有改进的性能。一些FeRAM可分割FeRAM存储器单元的感测窗口以每存储器单元存储2种状态，而其它FeRAM可分割FeRAM存储器单元的感测窗口以每存储器单元存储多种状态(例如，3或4种)。

此外，不同存储器装置可使用不同架构来布置存储器单元。例如，不同存储器装置可将存储器单元布置成2维或3维行及列。可基于激活对应于存储器单元的存储器装置的行及列来存取存储器单元。

附图说明

在阅读以下具体实施方式及参考附图之后可更好地理解本公开的各个方面，在附图中：

图1是说明根据本公开的实施例的存储器装置的某些特征的框图；

图2是根据本公开的实施例的图1的存储器装置的存储体；

图3A是根据本公开的实施例的与图1及2的存储器装置的命令解码器的至少一部分相关联的电路的示意图的第一部分；

图3B是根据本公开的实施例的与图1及2的存储器装置的命令解码器的至少一部分相关联的电路的示意图的第二部分；

图4是描绘根据本公开的实施例的用于使用多时钟周期存储器命令协议存取存储器装置的存储器单元的信号的实例时序的时序图；及

图5是描绘根据本公开的实施例的使用多时钟周期存储器命令协议提供的实例存取命令的图。

具体实施方式

当介绍本公开的各种实施例的元件时，冠词“一(a)”、“一(an)”、“所述(the)”及“所述(said)”意在表示存在所述元件中的一或多者。术语“包括”、“包含”及“具有”意在是包含性的且意味着可存在除所列元件以外的额外元件。下文将描述本文中所描述的本实施例的一或多个具体实施例。为了努力提供这些实施例的简明描述，本说明书中可不描述实际实施方案的所有特征。应明白，在任何此实际实施方案的发展中，如在任何工程或设计项目中，必须做出众多实施方案特定决策以实现可在实施方案间变动的研发者特定目标，例如符合系统相关及业务相关约束。此外，应明白，此研发工作可为复杂且耗时的，但对于获益于所属领域的一般技术人员来说，仍将是设计、制作及制造的例行任务。

存储器装置可执行存储器操作，例如存储数据及检索经存储数据。例如，计算系统可包含包括一或多个存储器装置的各种系统组件。所述系统组件可传达数据(例如，数据位)以执行系统操作。例如，所述系统可包含一或多个处理组件、一或多个存储器装置以及其它系统组件。在不同实施例中，计算系统可安置在单个电子芯片或多个电子芯片上。此外，计算系统可安置在单个电子装置或者彼此接近或远离定位的多个电子装置上。

在任何情况下，存储器装置可包含用于基于从各种系统组件(例如，处理器)接收存取命令(例如，存储器存取请求)来存储数据及检索经存储数据的多个存储器组件。例如，处理器可使用数个数据位传输存取命令。在不同实施例中，处理器可使用不同通信协议(例如，存储器命令协议)传输存取命令。例如，处理器可基于存储器装置的数个通信引脚(后文中是引脚)使用存储器命令协议。存储器装置可在时钟信号的每一上升沿或下降沿处接收对应于存储器装置的数个引脚的数个数据位。

存储器装置可包含数个存储体、控制器电路系统、命令解码器电路系统及用以提供时钟信号的时钟电路，以及其它存储器组件。在一些情况下，控制器电路系统(后文中为控制器)可包含命令解码器电路系统(后文中为命令解码器)。在替代或额外情况下，命令解码器可包含安置在控制器与存储体之间或任何其它可行位置之间的单独电路系统。此外，存储器组件可包含用于与其它系统组件通信的输入/输出接口。例如，一些存储器组件的输入/输出接口可包含用于从处理器接收存取命令的引脚。

在不同实施例中，存储器装置可包含不同数目个存储体(例如，2个存储体、4个存储体、8个存储体等)。每一存储体可包含布置成行及列的数个存储器单元。此外，在不同情况下，存储体可包含存储器单元的不同数目个行及/或列(例如，18行、22行等)。

在任何情况下，如将明白，命令解码器可包含用以接收存取命令且将存取指令提供到存储体的电路系统。命令解码器可通过提供存取指令来促进存取目标存储器单元。存取命令可包含用以对目标存储器单元执行包含存储器读取操作及存储器写入操作的存储器操作的请求。在一些情况下，计算系统的处理器可将存取命令传输到存储器装置。在不同情况下，任何其它可行的处理电路系统可将存取命令传输到存储器装置。

如上文所提及，处理器可使用存储器命令协议将存取命令传输到存储器装置。此外，至少部分地基于存储器装置的引脚的数目确定存储器命令协议。例如，在时钟信号的每一上升沿或下降沿处，命令解码器可接收对应于引脚数目的存取命令的数个数据位。随后，命令解码器可提供存取指令以激活目标存储器单元的相应行及列以用于存取目标存储器单元(例如，从目标存储器单元读取及/或写入到目标存储器单元)。

考虑到前述内容，在不同实施例中，存取命令可包含不同长度或包含不同数目个数据位。在一些情况下，每一存取命令可包含标头，然后是与目标存储器单元相关联的数个地址位。例如，标头可指示对存储体的读取及/或写入存取指令。此外，地址位可包含指示目标存储器单元的行、列及/或存储体的目标存储器单元的地址信息。

此外，存储器装置可在一个存储器周期存取一组目标存储器单元。例如，存储器周期可对应于一或多个时钟周期。此外，在每一存储器周期，存储器装置可接收指示所述一组目标存储器单元的一组地址位。在不同实施例中，如将明白，存储器装置可使用一或多个存取命令接收所述一组地址位。

所述一组地址位可包含对应于存储器装置中的存储器单元的数个列、行及/或存储体的数个数据位。例如，在每一存储周期，每一组地址位可包含用于指示所述一组目标存储器单元的存储器装置的每行存储器单元的一个地址位。

考虑到前述内容，在一些情况下，所述一组地址位可包含高于阈值的数个地址位。地址位的阈值数目可基于存储器装置的引脚的数目。此外，所述一组地址位的地址位的数目可对应于存储器装置的存储器单元的行及/或列的数目。

在一些实施例中，处理器可传输多个存取命令(各自包含标头及所述一组地址位的一部分)，以指示目标存储器单元的地址信息。因此，每一存取命令可包含用于存取目标存储器单元的所述一组地址位的一部分。即，每一存储器周期可对应于多个存取命令，每一存取命令包含相应命令标头及所述一组地址位的一部分，可联合提供地址信息。在此类实施例中，存储器装置可使用单个时钟周期接收每一存取命令。例如，每一时钟周期可对应于时钟信号的上升沿及/或下降沿。

如上文所提及，地址位的数目可对应于存储器装置的行、列及/或存储体的数目。在一些情况下，每一地址位可对应于存储器装置的相应行及/或存储体。此外，存储器装置的引脚的数目可对应于存储器装置的命令解码器在每一时钟周期可接收的数据位的数目。因此，存储器装置可使用单个时钟周期接收数个存取命令以在每一存储器周期接收所述一组地址位。

在替代或额外实施例中，处理器可使用多时钟周期存储器命令协议传输存取命令。在此类实施例中，处理器可使用多个时钟周期传输包含所述一组地址位的存取命令。例如，处理器可在第一时钟周期中提供标头及所述一组地址位的一部分。此外，处理器可至少在第二时钟周期中提供所述一组地址位的剩余部分。在一些情况下，存取命令可使用多个时钟周期(例如，第二时钟周期、第三时钟周期、第四时钟周期等)提供所述一组地址位的剩余部分。

在此类实施例中，处理器可使用多个时钟周期提供一个标头，然后是数个地址位。因此，处理器可基于随多个时钟周期使用一个标头来提供额外地址位。因而，存储器装置可在多个时钟周期内接收每一存取命令。此外，每一存取命令可包含所述一组地址位且对应于一个存储器周期。

存储器装置的命令解码器可使用多时钟周期存储器命令协议接收存取命令。命令解码器可包含用以解码使用多时钟周期存储器命令协议提供的每一存取命令的电路系统。因此，命令解码器可基于接收及解码使用多时钟周期存储器命令协议提供的每一存取命令来将存取指令提供到存储体。

因此，存储器装置可基于随多个时钟周期接收一个标头来高效地存取存储体中的所述一组目标存储器单元。如上文所论述，存储体的引脚的数目可对应于存储体在每一时钟周期中可接收的数据位的数目。因此，基于以较低开销(例如，每多个时钟周期一个标头)高效地接收及解码地址位，存储器装置可使用较少数目个引脚。

在一个非限制性实例中，存储器装置可包含用于传达数据位的7个引脚。此外，存储器装置的存储体可包含22个行。此外，存储器装置可包含安置在2个存储器群组中的8个存储体。例如，每一存储器群组可包含4个存储体。在此实例中，存取指令可包含对应于22行数据存储体的22个地址位及用以识别对应存储体的4个地址位。因此，命令解码器可接收具有26个地址位的存取命令以识别目标存储器单元。此外，存取命令可包含具有2个数据位的标头以基于使用多时钟周期存储器命令协议来指示对存储器装置的存储器读取及/或写入请求。

当使用多时钟周期存储器命令协议时，命令解码器可在多个时钟周期内使用28个数据位接收每一存取命令。如上文所提及，28个数据位可包含26个地址位及2个标头数据位。在一些情况下，在每一时钟周期，存储体可在每一时钟周期的时钟信号的上升沿及随后的下降沿处接收存取指令的数据位。因此，当使用多时钟周期存储器命令协议时，存储体可使用7个引脚在2个时钟周期(每一时钟周期包含上升沿及下降沿)内接收每一存取指令的28个数据位。

此外，命令解码器可包含用以解码存取命令的电路系统。因此，命令解码器可使用所述电路系统以基于接收及解码使用多时钟周期存储器命令协议提供的存取命令来将存取指令提供到存储体。因而，命令解码器可基于使用所述电路系统以解码使用多时钟周期存储器命令协议提供的存取命令来促进高效地存取所述一组目标存储器单元。

现参考附图，图1描绘说明存储器装置100(例如，设备的存储器子系统)的某些特征的简化框图。具体来说，图1的框图描绘说明存储器装置100的某些功能性的功能框图。根据一个实施例，存储器装置100可包含随机存取存储器(RAM)装置、铁电RAM(FeRAM)装置、动态RAM(DRAM)装置、静态RAM(SRAM)装置(包含双倍数据速率SRAM装置)、快闪存储器及/或3D存储器阵列，包含相变存储器(PC)装置及/或其它基于硫族化物的存储器，例如自选择存储器(SSM)。此外，此3D存储器阵列的每一存储器单元可包含对应逻辑存储装置(例如，电容器、电阻器或(若干)硫族化物材料的电阻)。

存储器装置100可包含各自包含一或多个存储器阵列的数个存储体102。可基于电子系统内的存储器装置100的应用及设计使用存储器装置100上的存储体102的各种配置、组织及大小。例如，在不同实施例中，存储体102可包含存储器单元的不同数目个行及/或列。此外，存储体102可各自包含用于与存储器装置100的其它块通信的数个引脚。例如，每一存储体102可在每一时钟周期每引脚接收一个数据位。此外，存储体102可被分组成多个存储器群组(例如，两个存储器群组、三个存储器群组)。

存储器装置100还可包含命令接口104及输入/输出(I/O)接口106。命令接口104经配置以提供从处理器(例如，设备的处理器子系统)或控制器(例如存储器控制器108)接收的数个信号。在不同实施例中，存储器控制器108(后文中为控制器108)可包含一或多个处理器(例如，存储器处理器)、一或多个可编程逻辑结构或者任何其它合适处理组件。

在一些实施例中，总线110可提供信号路径或信号路径群组以容许控制器108、命令接口104与I/O接口106之间的双向通信。例如，控制器108可经由命令接口104及总线110从I/O接口接收存储器存取请求。此外，控制器108可经由总线110将用于执行存储器操作的存取命令及/或存取指令提供到命令接口104。

类似地，外部总线112可提供另一信号路径或信号路径群组以容许在I/O接口106、控制器108、命令解码器120及/或其它组件之间双向传输信号，例如数据信号及存取命令(例如，读取/写入请求)。因此，控制器108可将各种信号(例如，存取命令、存取指令或其它信号)提供到存储器装置100的不同组件以促进传输及接收待写入到存储体102或从存储体102读取的数据。

即便如此，命令接口104可从控制器108接收不同信号。例如，复位命令可被用来在通电期间复位命令接口104、状态寄存器、状态机及类似者。还可将各种测试信号提供到存储器装置100。例如，控制器108可使用此类测试信号来测试存储器装置100的不同组件的连接性。在一些实施例中，命令接口104还可在存储器装置100中检测到错误时将警报信号提供到控制器108。此外，I/O接口106可另外或替代地用于将此类警报信号提供到例如电连接到存储器装置100的其它系统组件。

命令接口104还可从外部装置接收一或多个时钟信号(例如，外部时钟信号)。此外，命令接口104可包含时钟输入电路114(CIC)及命令地址输入电路116(CAIC)。命令接口104可使用时钟输入电路114及命令地址输入电路116来接收输入信号(包含存取命令)以促进与存储体102及存储器装置100的其它组件的通信。

此外，时钟输入电路114可接收一或多个时钟信号(例如，外部时钟信号)且从所述时钟信号产生内部时钟信号(CLK)。在一些实施例中，命令接口104可将CLK提供到命令解码器120及内部时钟产生器，例如延迟锁定环(DLL)118电路。DLL 118可基于经接收CLK产生相控内部时钟信号(LCLK)。例如，DLL 118可将LCLK提供到I/O接口106。随后，I/O接口106可使用经接收LCLK作为时钟信号以用于使用外部总线112传输读取数据。

命令接口104还可将内部时钟信号CLK提供到各种其它存储器组件。如上文所提及，命令解码器120可接收内部时钟信号CLK。在一些情况下，命令解码器120还可经由总线122及/或通过经由外部总线112接收的I/O接口106接收存取命令。例如，命令解码器120可通过I/O接口106接收由一或多个外部装置传输的存取命令。在一些情况下，处理器可传输存取命令。

命令解码器120可解码存取命令及/或存储器存取请求以提供用于存取目标存储器单元的对应存取指令。例如，命令解码器120可经由总线路径126将存取指令提供到与存储体102相关联的一或多个控制块132。在一些情况下，命令解码器120可通过总线124与DLL118协调地将存取指令提供到控制块132。例如，命令解码器120可与CLK及/或LCLK在线地(例如，同步地)协调存取指令的产生。

因此，命令解码器120可解码存取命令(例如，存储器存取请求)以提供存取指令。在一些情况下，命令解码器120可使用外部时钟信号的上升沿及/或下降沿接收存取命令。例如，处理器可使用存储器命令协议(例如多时钟周期存储器命令协议)传输存取命令。此外，处理器可至少部分地基于存储器装置100或I/O接口106的引脚的数目、存储体102的行及/或列的数目以及存储体102的数目使用特定存储器命令协议。随后，命令解码器120可基于接收及解码存取命令来将存取指令提供到存储体102。

因此，命令解码器120可经由总线路径126使用CLK的一或多个时钟周期将存取指令提供到存储体102。命令解码器120还可经由例如一或多个全局布线线130将各种信号传输到一或多个寄存器128。此外，存储器装置100可包含其它解码器(例如行解码器及列解码器)以促进对存储体102的存取，如下文所论述。

在一些实施例中，每一存储体102可包含相应控制块132。在一些情况下，控制块132中的每一者还可基于接收存取指令来提供行解码及列解码能力。因此，控制块132可促进存取相应存储体102的存储器单元。例如，控制块132可包含用以基于接收存取指令来促进存取相应存储体102的存储器单元的电路系统(例如，逻辑电路系统)。

在一些情况下，控制块132可接收存取指令且确定与目标存储器单元相关联的目标存储体102。在特定情况下，命令解码器120可包含控制块132。此外，控制块132还可提供时序控制及数据控制功能以促进执行关于相应存储体102的不同命令。

此外，命令解码器120可将寄存器命令提供到一或多个寄存器128以促进存储体102、控制块132及类似者中的一或多者的操作。例如，一或多个寄存器128中的一者可提供用以配置存储器装置100的可编程操作及/或配置的各种模式的指令。一或多个寄存器128可被包含在各种半导体装置中以提供及/或定义存储器装置100的各种组件的操作。

在一些实施例中，一或多个寄存器128可提供配置信息以定义存储器装置100的操作。例如，一或多个寄存器128可包含用于DRAM、同步DRAM、FeRAM、硫族化物存储器(例如，SSM存储器、PC存储器)或其它类型的存储器的操作指令。如上文所论述，一或多个寄存器128可经由一或多个全局布线线130从命令解码器120或其它组件接收各种信号。

在一些实施例中，一或多个全局布线线130可包含共同数据路径、共同地址路径、共同写入命令路径及共同读取命令路径。一或多个全局布线线130可横跨存储器装置100，使得一或多个寄存器128中的每一者可耦合到全局布线线130。额外寄存器可涉及跨半导体装置(例如，裸片)的额外布线，使得所述寄存器通信地耦合到对应存储器组件。

I/O接口106可包含用以促进与外部组件(例如，处理组件，例如处理器)的数据通信的数个引脚(例如，7个引脚)。特定来说，I/O接口106可经由所述引脚接收存取命令。此外，存储在存储体102的存储器单元上的数据可通过数据路径134传输到存储体102及/或从存储体102检索。数据路径134可包含经由I/O接口106到一或多个外部装置的多个双向数据总线。针对某些存储器装置(例如DDR5 SDRAM存储器装置)，I/O信号可被划分成上及下字节；然而，不结合其它存储器装置类型利用此分段。

即便如此，在不同实施例中，存储器装置100可包含额外或替代组件。即，存储器装置100可包含额外或替代组件，例如电力供应电路(用于接收外部VDD及VSS信号)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置100的温度)等。因此，应理解，提供图1的框图仅是为了强调存储器装置100的某些功能特征以帮辅助后续具体实施方式。

现参考图2，说明根据本公开的各种实例的存储器装置100的存储体102。存储体102可包含可编程以存储不同存储器状态的数个存储器单元200。在所描绘实施例中，存储器单元200可布置成多行(例如，22行、19行等)及多列。

可通过激活或选择适当字线202及数字线204来对存储器单元200执行存储器操作，例如读取及写入存储器状态。激活或选择字线202或数字线204可包含将电压施加到相应线。字线202及数字线204可包含导电材料。

例如，字线202及数字线204可由金属(例如铜、铝、金、钨等)、金属合金、其它导电材料或类似者制成。在所描绘实施例中，存储器单元200的每一行连接到单条字线202，且存储器单元200的每一列连接到单条数字线204。此外，存储器单元200中的每一者可与存储体102的行及列相关联。因此，存储器单元200中的每一者连接到相应字线202及相应数字线204。

通过施加电压到单条字线202及单条数字线204，可在它们的相交点处激活(或存取)单个存储器单元200。存取存储器单元200可包含对存储器单元200执行读取或写入操作。例如，读取操作可包含感测来自存储器单元200的电荷电平。字线202与数字线204的相交点可被称为相应存储器单元200的地址。因此，命令解码器120可提供包含地址位的存取指令，以指示对应于目标存储器单元200的字线202及数字线204。

在一些架构中，存储器单元200的存储器状态存储装置(例如，电容器)可通过选择组件与数字线电隔离。字线202可连接到选择组件且可控制选择组件。例如，选择组件可为晶体管且字线202可连接到晶体管的栅极。激活字线202可导致存储器单元200的电容器与其对应数字线204之间的电连接或闭合电路。接着可激活数字线204以读取抑或写入存储器单元200。

因此，可通过相应行解码器206及相应列解码器210控制存取存储器单元200。如上文所提及，在不同实施例中，控制器108、命令解码器120及/或控制块132可包含行解码器206及/或列解码器210。在一些实例中，行解码器206可从命令解码器120接收行地址且可基于经接收行地址激活适当字线202。

类似地，列解码器210可从命令解码器120接收列地址且激活适当数字线204。命令解码器120可基于接收及解码存取命令以及提供存取指令来提供行地址及列地址。例如，存储体102可包含多个字线202(标记为WL_1到WL_M)及多个数字线204(标记为DL_1到DL_N)，其中M及N取决于阵列大小。因此，通过激活字线202及数字线204(例如，WL_2及DL_3)，可在它们的相交点处存取存储器单元200。

在任何情况下，在存取之后，可通过感测组件208读取或感测存储器单元200以确定存储器单元200的经存储状态。例如，在存取存储器单元200之后，存储器单元200的铁电电容器可将第一电荷(例如，介电电荷)放电到其对应数字线204上。在其它实例中，在存取存储器单元200之后，存储器单元200的铁电电容器可将第二或第三电荷(例如，极化电荷)放电到其对应数字线204上。对铁电电容器放电可基于加偏压于铁电电容器或将电压施加到所述铁电电容器。

放电可引起数字线204的电压改变，感测组件208可将所述电压与参考电压(未展示)进行比较以便确定存储器单元200的经存储状态。例如，如果数字线204具有高于参考电压的电压，那么感测组件208可确定存储器单元200中的经存储状态与第一预定义存储器状态相关。在一些情况下，第一存储器状态可包含状态1，或可为另一值—包含与实现存储多于两个值(例如，每单元3种状态或每单元1.5个位)的多级感测相关联的其它逻辑值。感测组件208可包含各种晶体管或放大器以便检测及放大信号差，这可被称为锁存。接着可通过列解码器210输出存储器单元200的经检测逻辑状态作为输出212。

在一些实例中，检测及放大信号差可包含锁存感测组件208中感测的电荷。这个电荷的一个实例可包含锁存与存储器单元200相关联的介电电荷。作为实例，感测组件208可感测与存储器单元200相关联的介电电荷。经感测介电电荷可被锁存在感测组件208内的锁存器或与感测组件208电子通信的单独锁存器中。

考虑到前述内容，图3A及3B描绘与命令解码器120的至少一部分相关联的电路的示意图。特定来说，图3A描绘与命令解码器120的至少一部分相关联的电路的示意图的第一部分且图3B描绘所第二部分。命令解码器120可包含用于接收及解码使用多时钟周期存储器命令协议传输的存取命令的电路300。在一些情况下，电路300还可接收及解码使用其它存储器命令协议(例如，单时钟周期存储器命令协议)传输的存取命令。随后，电路300可将存取指令提供到下游存储器组件。

电路300可包含电路的第一部分300A、电路的第二部分300B及电路的第三部分300C。电路的第一部分300A及电路的第二部分300B可基于接收标头304(INT_CA_R1<1:0>)来提供激活信号302(INT_ACT_1P)。例如，当命令解码器120正在使用多时钟周期存储器命令协议接收存取命令时，电路的第一部分300A及电路的第二部分300B可产生及使用激活信号302。如将明白，电路的第三部分300C可基于电路的第一部分300A及电路的第二部分300B的操作接收存取命令的地址位且将所述地址位提供到下游存储器组件。在一些情况下，下游存储器组件可包含图1的控制块132、图1的存储体102及/或图2的行解码器206及列解码器210。

当使用多时钟周期存储器命令协议时，存储器装置100可使用外部时钟信号的多个沿接收存取命令。如上文所提及，外部时钟信号的每一时钟周期可包含外部时钟信号的上升沿及下降沿。此外，在一些情况下，用于执行存储器操作的每一存储器周期可对应于外部时钟信号的一或多个时钟周期。因此，在特定情况下，命令解码器120的电路300可使用外部时钟信号接收存取命令且基于使用存储器装置100的内部时钟信号(例如，CLK)，在一个存储器周期中提供用于执行存储器操作的存取指令。

考虑到前述内容，电路300的反相器306可接收与外部时钟信号的第一沿相关联的高(或逻辑1)芯片选择信号308(INT_CS)。例如，芯片选择信号308可指示接收使用多时钟周期存储器命令协议提供的第一存取命令。反相器306可将具有逻辑0值的反相芯片选择信号提供到NOR门310。基于接收芯片选择信号308，NOR门310可将逻辑1值输出到NAND门312。

NAND门312还可使用多时钟周期存储器命令协议接收利用外部时钟信号的第一沿提供的标头304。例如，标头304可包含两个逻辑1值或高数据位。下文还参考图5论述标头304的实施例。在任何情况下，NAND门312可基于从标头304及NOR门310接收高信号(或逻辑1值)来将逻辑0值提供到反相器314。反相器314可又将逻辑1值提供到锁存电路316(例如，触发器)。

锁存电路316还可接收内部存储器时钟信号318。在所描绘实施例中，内部存储器时钟信号318可对应于上文关于图1所论述的CLK。内部存储器时钟信号318可根据时钟频率在逻辑0值与逻辑1值之间切换。在任何情况下，锁存电路316可响应于从反相器314接收逻辑1值且接收内部存储器时钟信号318(例如，内部存储器时钟信号318的上升沿)而提供逻辑1值。

锁存电路316可将逻辑1值提供到AND门320。AND门320还可接收内部存储器时钟信号318。因此，AND门320可基于接收锁存电路316的逻辑1值及内部存储器时钟信号318(例如，内部时钟信号318的上升沿)来提供高(或逻辑1值)第一内部信号322(INT_ACT1)。AND门320可将具有逻辑1值的第一内部信号322提供到NOR门324的第一输入及电路的第三部分300C的锁存电路326。

电路的第三部分300C的锁存电路326可基于接收具有逻辑1值的第一内部信号322来接收地址位的第一部分328(INT_CA_R1<6:2>)及地址位的第二部分330(INT_CA_F1<6:0>)。在一些情况下，地址位的第一部分328可包含利用外部时钟信号的第一沿接收的存取命令的地址位。例如，当存储器装置100使用7个引脚来接收数据位时，存储器装置100可接收标头304及地址位的第一部分328。

例如，标头304可包含2个数据位且地址位的第一部分328可包含5个数据位。此外，地址位的第二部分330可包含利用外部时钟信号的第二沿(例如，后续时钟沿)接收的存取命令的地址位。例如，地址位的第二部分330可包含经由存储器装置100的7个引脚接收的7个数据位。因此，在一个实例中，锁存电路可利用外部时钟信号的第一及第二沿接收存取命令的12个地址位。

电路的第一部分300A的NOR门324可将第一信号332提供到电路的第二部分300B的NOR门334。NOR门324可基于接收具有逻辑1值的第一内部信号322及内部存储器时钟信号318来提供第一信号332。因而，NOR门324可将逻辑0值作为第一信号332提供到NOR门334的第一输入。NOR门334的第二输入可保持为低或接收逻辑0值。因此，NOR门334可又基于在第一输入处接收第一信号332及在第二输入处接收逻辑0值来提供第二信号336。因此，NOR门334可将逻辑1值作为第二信号336提供(或返回)到NOR门324的第二输入。

随后，NOR门324可基于接收第二信号336的逻辑1值来提供逻辑0值。NOR门324可将逻辑0值提供到反相器338。因而，反相器338可提供逻辑1值作为激活信号302。例如，激活信号302的逻辑1值(例如，激活信号302的上升沿)可指示接收利用外部时钟信号的第一沿及第二沿提供的存取命令。

此外，如将明白，激活信号302可促进接收使用多时钟周期存储器命令协议提供的存取命令的剩余地址位以用于在一个存储器周期中执行存储器操作。因而，存储器装置100可使用电路300以利用存储器周期中的外部时钟周期的后续沿高效地接收存取命令(例如，每一存取命令)的额外地址位。在特定情况下，基于使用多时钟周期存储器命令协议，外部时钟周期的后续沿可仅包含地址位。此类地址位可包含与目标存储器单元200的存储体地址、行地址及/或列地址相关的信息。

考虑到前述内容，反相器338可将激活信号302(INT_ACT1P)的逻辑1值提供到NOR门310(例如，在反馈方案中)。在一些情况下，电路300可接收第二芯片选择信号308。在此类情况下，NOR门310还可从反相器306接收逻辑0值。在任何情况下，NOR门310可在接收具有逻辑1值的激活信号302时将逻辑0值提供到NAND门312。因此，NAND门312可将逻辑1值提供到反相器314。

反相器314又可将逻辑0值提供到锁存电路316。随后，锁存电路316及AND门320可将第一内部信号322的逻辑0值提供到NOR门324的第一输入及电路的第三部分300C的锁存电路326。在一些情况下，锁存电路326可基于接收第一内部信号322的逻辑0值而不接收(例如，输入)额外数据位。

当使用一个时钟周期提供存取指令时，电路300可将经接收地址位提供到下游存储器组件。例如，锁存电路326可将地址位的第一部分328及地址位的第二部分330提供到下游存储器组件。然而，当使用多个时钟周期(例如，2个时钟周期、3个时钟周期等)提供存取指令时，电路300可基于本文中所描述的操作接收地址位的剩余部分。即便如此，应明白，本文中所描述的实例实施例是以实例的方式且不同电路方案可执行用于接收地址位的剩余部分的类似或不同功能。

在任何情况下，NAND门340可接收具有逻辑1值的激活信号302及具有逻辑1值的参考电压342(例如，VPERI)。例如，内部或外部电源可提供参考电压342。随后，NAND门340可响应于接收激活信号302的逻辑1输入及高参考电压342而将逻辑0值提供到反相器344。反相器344可又将逻辑1输出提供到锁存电路346(例如，触发器)。锁存电路346还可接收内部存储器时钟信号318。

随后，锁存电路346可将逻辑1输出提供到AND门348。AND门348还可接收内部存储器时钟信号318。AND门348可提供具有逻辑1值的第二内部信号350。AND门348可将第二内部信号350提供到NOR门334的第二输入及电路的第三部分300A的锁存电路352。锁存电路352可基于接收第二内部信号350(INT_ACT2)来接收(例如，输入)地址位的第三部分354(INT_CA_R2<6:0>)及地址位的第四部分356(INT_CA_F2<6:0>)。

例如，锁存电路352可在外部时钟信号的第三沿处接收地址位的第三部分354且可在外部时钟信号的第四沿处接收地址位的第四部分356。此外，当存储器装置100包含用于传达数据位的7个引脚时，地址位的第三部分354及地址位的第四部分356可各自包含7个(或多达7个)地址位。因此，锁存电路352可利用外部时钟信号的第三及第四沿接收14个地址位。

因而，NOR门334可接收从电路的第一部分300A的NOR门324输出的第二内部信号350及第一信号332。因而，NOR门334可将逻辑0值作为第二信号336提供到NOR门324。因此，NOR门324可基于接收第一内部信号322及第二信号336的逻辑0值来提供逻辑1值。因此，反相器338可为激活信号302提供逻辑0值。在一些情况下，电路的第一部分300A可响应于反相器338可为激活信号302提供逻辑1值而变为空闲。此外，电路的第二部分300B可响应于反相器338可为激活信号302提供逻辑0值而变为空闲。

AND门348还可将第二内部信号350(INT_ACT2)提供到反相器串358。反相器串358可包含偶数个反相器。例如，在所描绘实施例中，反相器串358可包含4个反相器。此类反相器可缓冲或延迟第二内部信号350。因此，在不同实施例中，可使用不同电子组件代替反相器串358。例如，在一些情况下，反相器串358可包含数个缓冲器。

在任何情况下，反相器串358可延迟第二内部信号350。随后，反相器串358可提供触发信号360(INT_ACT2_2)。反相器串358可将触发信号360提供到锁存电路362。锁存电路362可连接到锁存电路326及352的输出。地址位的第一部分328、地址位的第二部分330、地址位的第三部分354及地址位的第四部分356可包含存储体地址364及行地址366。因此，基于接收触发信号360，锁存电路362可从锁存电路326及352接收存储体地址364及行地址366。

因此，锁存电路362可基于接收触发信号360来将存储体地址364及行地址366提供到下游存储器组件。例如，锁存电路362可经由总线路径126将存储体地址364及行地址366提供到存储体102的控制块132，如上文关于图1所描述。

在不同实施例中，控制器108、命令接口104、控制块132、行解码器206、列解码器210或前述存储器组件(或块)的组合以及其它可行存储器组件可包含电路300。此外，应明白，电路300以实例的方式进行描绘且在其它情况下，存储器装置100可包含用于接收及解码使用多时钟周期存储器命令协议提供的存取命令以将存取指令提供到下游存储器组件的不同电路300。

考虑到前述内容，图4是描绘用于使用多时钟周期存储器命令协议及命令解码器120的电路300存取存储器装置100的存储器单元200的信号的实例时序的时序图400。时序图400可包含经由外部总线112接收的信号、命令解码器120(例如，电路300)的信号及经由总线路径126传输以存取所请求存储器单元200的信号。

如上文所提及，存储器装置100可接收存取命令402(CA<6:0>)。在一些情况下，存储器装置100可经由处理组件(例如，处理器)接收存取命令402。在任何情况下，存储器装置100可接收使用多时钟周期存储器命令协议提供的存取命令402。因此，如上文所提及，存取命令402可包含标头304、地址位的第一部分328、地址位的第二部分330、地址位的第三部分354及地址位的第四部分356。

此外，在一些情况下，存储器装置100可根据外部时钟信号404的沿接收存取命令402。在一些情况下，存储器装置100可利用外部时钟信号404的第一上升沿406(R1)接收标头304及地址位的第一部分328，且可利用外部时钟信号404的第一下降沿408(F1)接收地址位的第二部分330。外部芯片选择信号414的第一高信号可指示利用第一上升沿406接收标头304及地址位的第一部分328且利用第一下降沿408接收地址位的第二部分330。

类似地，存储器装置100可利用外部时钟信号404的第二上升沿410(R2)接收地址位的第三部分354，且可利用外部时钟信号404的第二下降沿412(F2)接收地址位的第四部分356。此外，外部芯片选择信号414的第二高信号可指示利用第二上升沿410接收地址位的第三部分354，且可利用第二下降沿412接收地址位的第四部分356。例如，上文关于图1所描述的存储器装置100的I/O接口106可接收存取命令402。I/O接口106可将存取命令402提供到命令解码器120(或电路300)。

现参考命令解码器120的信号，命令解码器120可基于第一内部信号322在内部存储器时钟信号318的第一上升沿416处锁存地址位的第一部分328及地址位的第二部分330。如上文所提及且在时序图400中所描绘，命令解码器120可基于接收芯片选择信号308的第一逻辑1值及标头304来提供第一内部信号322。

随后，命令解码器120可基于第二内部信号350在内部存储器时钟信号318的第二上升沿418处锁存地址位的第三部分354及地址位的第四部分356。命令解码器120可基于提供激活信号302来提供第二内部信号350。如上文所提及，命令解码器120可基于提供第一内部信号322来提供激活信号302。

因此，命令解码器120可包含存储体地址364及行地址366。随后，命令解码器120可将用于基于触发信号360执行所请求存储器操作的存取指令368提供到下游存储器组件(例如，存储体102)。存取指令368可包含存储体地址364及行地址366。

在一个非限制性实例中，存储器装置100的存储体102可包含22行存储器单元200。此外，存储器装置100可包含安置在2个存储器群组中的8个存储体102。例如，每一存储器群组可包含4个存储体102。此外，存储器装置100可包含7个引脚。因此，存储器装置100可在外部时钟信号404的教示沿处接收7个数据位。

在此实例中，存取命令402可包含对应于22行存储体102及目标存储体102的26个数据位，包含标头304及地址位。因此，使用多命令存储器命令协议，命令解码器120可使用26个数据位高效地接收及解码存取命令402以识别目标存储器单元200且执行所请求存储器操作。例如，命令解码器120可基于利用外部时钟信号404及/或内部存储器时钟信号318的多个(例如，2个)时钟周期接收一个标头304以用于在一个存储器周期中执行所请求存储器操作，经由7个引脚以22行标定存储体102高效地接收及解码存取命令402。因此，存储器装置可使用多时钟周期存储器命令协议更快且更高效地接收及解码存储器存取请求。

图5是描绘使用多时钟周期存储器命令协议提供的实例存取命令402的图500。图500可描绘使用存储器装置100的7个引脚502(例如，CA0、CA1、…、CA6)来接收存取命令402。在一些实施例中，I/O接口106可包含引脚502。

在一些实施例中，如上文所描述及图5中所描绘，当接收外部芯片选择信号414的第一逻辑1值时，命令解码器120(例如，电路300)可在外部时钟信号404的第一上升沿406处接收存取命令402的标头304(例如，高信号H)及地址位的第一部分328。在所描绘实施例中，地址位的第一部分328可包含行地址366的5个数据位(例如，R13、R14、R15、R16及R17)。

此外，命令解码器120可在第一下降沿408处接收存取命令402的地址位的第二部分330。在所描绘实施例中，地址位的第二部分330可包含指示存储体地址364的4个数据位(例如，BA0、BA1、BG0及BA2以及BG1及BA3)。地址位的第二部分330还可包含行地址366的3个数据位。

当接收外部芯片选择信号414的第二逻辑1值时，命令解码器120可在外部时钟信号404的第二上升沿410处接收存取命令402的地址位的第三部分354。在所描绘实施例中，地址位的第三部分354可包含行地址366的7个数据位。

类似地，当接收外部芯片选择信号414的第二逻辑1值时，命令解码器120可在外部时钟信号404的第二下降沿412处接收存取命令402的地址位的第四部分356。在所描绘实施例中，地址位的第四部分356可包含行地址366的7个数据位。

考虑到这些技术效应，提供此类存储器命令协议可容许在使用具有恒定数目个通信引脚的存储器阵列的每一存储体中包含较高数目个行及/或列的存储器装置时高效地执行存储器操作。例如，控制器可通过使用较高数目个时钟周期提供命令来高效地存取具有较高数目个行及/或列以及较低数目个通信引脚的存储体的存储器单元。此外，在一些情况下，控制器可被用于存储器主机接口的主机侧上；例如，处理器、微控制器、现场可编程门阵列(FPGA)、专用集成电路(ASIC)或类似者可各自包含存储器控制器以促进执行此类操作。此外，通信网络可实现其间的数据通信且因此，使客户端装置能够利用可通过控制器存取的硬件资源。

至少部分地基于到客户端装置的用户输入，与存储器装置相关联的处理电路系统可执行一或多个操作以传输用于存取布置成存储器阵列的多行数据存储体的存储器单元的一或多个存储器存取请求。此外，控制器可基于存储体的行的数目及存储体的通信引脚的数目使用数个时钟周期提供命令以促进对一或多个存储器存取请求的高效响应。

客户端装置与存储器装置之间传达的数据可被用于各种目的，包含但不限于通过客户端装置处的图形用户接口(GUI)向用户呈现可视化、处理操作、计算或类似者。因此，考虑到这一点，对存储器、控制器操作及存储器操作的上述改进可表现为可视化质量(例如，显现速度、显现质量)的改进、处理操作的改进、计算的改进或类似者。

已以实例的方式展示上文所描述的具体实施例，且应理解，这些实施例可具各种修改及替代形式。应进一步理解，权利要求书并不意在限于所公开的特定形式，而是涵盖落入本公开的精神及范围内的所有修改、等效物及替代方案。

参考本文中所呈现及要求的技术且将其应用于明确地改进本技术领域且因而并非是抽象的、无形的或纯理论的具有实践性质的材料对象及具体实例。此外，如果本说明书结尾所附的任何权利要求含有指定为“用于[执行][功能]…的构件”或“用于[执行][功能]…的步骤”的一或多个要素，那么希望此类要素应根据35U.S.C.112(f)规定进行解释。然而，针对含有以任何其它方式指定的要素的任何权利要求，希望此类要素不应根据35U.S.C.112(f)规定进行解释。

Claims (20)

1.一种存储器装置，其包括：

多个存储体，所述多个存储体中的每一存储体包括多个存储器单元；及

命令解码器电路系统，其中所述命令解码器电路系统经配置以接收在外部时钟信号的两个时钟周期内提供的存取命令以存取所述多个存储体的所述多个存储器单元中的一或多个目标存储器单元，其中命令解码器电路系统包括：

第一部分，其包括经配置以响应于在所述两个时钟周期中的第一时钟周期接收所述存取命令的标头及第一芯片选择信号而提供第一信号及激活信号的电路系统；

第二部分，其包括经配置以响应于接收所述激活信号而提供第二信号的电路系统；及

第三部分，其包括经配置以进行以下者的电路系统：

基于接收所述第一信号，在所述两个时钟周期中的所述第一时钟周期接收所述存取命令的地址位的第一部分；

基于接收所述第二信号，在所述两个时钟周期中的第二时钟周期接收所述存取命令的地址位的第二部分；及

基于接收与所述第二信号相关联的触发信号，提供所述地址位的所述第一部分及所述地址位的所述第二部分以存取所述目标存储器单元。

2.根据权利要求1所述的存储器装置，其中每一时钟周期对应于所述外部时钟信号的上升沿及下降沿，且其中所述存储器装置经配置以在所述外部时钟信号的所述上升沿及所述下降沿处接收数据位。

3.根据权利要求2所述的存储器装置，其中所述存储器装置包括用于接收所述存取命令的7个引脚，其中所述存储器装置经配置以在所述外部时钟信号的每一上升沿或下降沿处使用每一引脚接收1个数据位。

4.根据权利要求3所述的存储器装置，其中所述命令解码器电路系统经配置以：

在所述第一时钟周期接收与所述标头相关联的2个数据位及与所述地址位的所述第一部分相关联的12个数据位；及

在所述第二时钟周期接收与所述地址位的所述第二部分相关联的14个数据位。

5.根据权利要求1所述的存储器装置，其中所述触发信号是与所述第二信号相关联的延迟信号。

6.根据权利要求1所述的存储器装置，其中所述多个存储体中的存储体包括22行存储器单元。

7.根据权利要求6所述的存储器装置，其中所述存取命令包括对应于所述22行所述存储体的22个地址位。

8.一种方法，其包括：

通过存储器系统的命令解码器电路系统接收存取命令的标头及地址位的第一部分以用于在外部时钟信号的第一时钟周期执行存储器操作；

由所述命令解码器电路系统基于接收所述标头来提供第一信号及激活信号；

由所述命令解码器电路系统的锁存电路系统基于所述第一信号锁存所述地址位的所述第一部分；

由所述命令解码器电路系统基于接收所述激活信号来提供第二信号及触发信号；

由所述命令解码器电路系统在所述外部时钟信号的第二时钟周期接收所述存取命令的所述地址位的第二部分；

由所述命令解码器电路系统基于所述第二信号锁存所述地址位的所述第二部分；及

由所述命令解码器电路系统基于所述触发信号将所述地址位的所述第一部分及所述第二部分提供到下游存储器组件以用于执行所述存储器操作。

9.根据权利要求8所述的方法，其中所述存储器装置包括7个引脚。

10.根据权利要求9所述的方法，其中所述第一时钟周期及所述第二时钟周期各自包括所述外部时钟信号的上升沿及下降沿。

11.根据权利要求10所述的方法，其中所述存储器系统经配置以使用所述7个引脚在所述第一时钟周期及所述第二时钟周期中的每一者的所述上升沿处接收所述存取命令的7个数据位，且在所述下降沿处接收所述存取命令的7个数据位。

12.根据权利要求8所述的方法，其中所述存取命令包括28个数据位，所述28个数据位包括所述标头的2个数据位及26个地址位。

13.根据权利要求12所述的方法，其中所述26个地址位包括对应于所述存储器装置的存储体的22行存储器单元的22行地址位。

14.一种设备，其包括：

处理器子系统，其经配置以提供用于执行一或多个存储器操作的存取命令；

总线；及

存储器子系统，其经由所述总线通信地耦合到所述处理器子系统，其中所述存储器子系统包括：

第一部分，其经配置以经由所述总线接收所述存取命令的标头且响应于接收所述标头而提供第一信号，其中所述第一部分经配置以将所述第一信号提供到：

所述第一部分的第一NOR门，其中所述第一NOR门经配置以基于接收所述第一信号来将高激活信号提供到所述第一部分的第二NOR门及所述存储器子系统的第二部分；及

所述存储器子系统的第三部分的第一锁存电路，其中所述第一锁存电路经配置以接收所述存取命令的第一地址部分；

所述第二部分，其经配置以响应于接收所述高激活信号而提供第二信号，其中所述第二部分经配置以将所述第二信号提供到：

所述第二部分的第一NOR门，其耦合到所述第一部分的所述第一NOR门，其中所述第一部分的所述第一NOR门经配置以基于所述第二部分的所述第一NOR门接收所述第二信号而将低激活信号提供到所述第一部分的所述第二NOR门及所述存储器子系统的所述第二部分；

延迟电路，其中所述延迟电路经配置以将所述第二信号的延迟信号提供到所述第三部分的第三锁存电路；及

所述第三部分的第二锁存电路，其中所述第二锁存电路经配置以接收所述存取命令的第二地址部分；及

所述第三部分，其包括：

所述第一锁存电路；

所述第二锁存电路；及

第三锁存电路，其经配置以基于从所述延迟电路接收所述第二信号的所述延迟信号来提供所述存取命令的所述第一地址部分及所述存取命令的所述第二地址部分。

15.根据权利要求14所述的设备，其中所述第一信号基于所述第一部分的所述第二NOR门接收所述第一信号而转变为低。

16.根据权利要求14所述的设备，其中所述存取命令的所述第一地址部分及所述第二地址部分指示用于执行所述一或多个存储器操作的一或多个目标存储器单元。

17.根据权利要求14所述的设备，其中：

所述存储器子系统的所述第一部分经配置以响应于所述第一部分的所述第二NOR门接收所述高激活信号而变为空闲；且

所述存储器子系统的所述第二部分经配置以响应于接收所述低激活信号而变为空闲。

18.根据权利要求14所述的设备，其中所述存取命令包括26个数据位，且其中所述存储器子系统经配置以使用第一时钟周期的上升沿及下降沿以及第二时钟周期的上升沿及下降沿接收所述存取命令。

19.根据权利要求14所述的设备，其中所述延迟电路包括数个反相器或缓冲器。

20.根据权利要求14所述的设备，其中所述存储器子系统经配置以基于与所述设备相关联的时钟信号的第一时钟周期接收所述存取命令的所述标头及所述第一地址部分，且基于所述时钟信号的第二时钟周期接收所述存取命令的所述第二地址部分。