JP2003223783A

JP2003223783A - 半導体装置

Info

Publication number: JP2003223783A
Application number: JP2002018154A
Authority: JP
Inventors: Takuya Ishida; 琢也石田; Jun Setogawa; 潤瀬戸川
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-01-28
Filing date: 2002-01-28
Publication date: 2003-08-08
Also published as: US6711084B2; US20030142572A1

Abstract

(57)【要約】【課題】外部電源電位の立上がりに比べて内部で発生
する内部電源電位の立上がりが遅い場合でも、適切なパ
ワーオンリセット信号を発生し誤動作が防止された半導
体装置を提供する。【解決手段】内部電源電位を動作電源電位として受け
発振動作を行なうリングオシレータ６２の出力を、外部
電源電位を動作電源電位として受けるカウンタ６４によ
ってカウントし、リセットを解除する。内部電源電位が
遅れた場合でも、内部電源電位で動作する回路に対して
確実にリセットをかけることができる。また、リングオ
シレータ６２のインバータの段数やカウンタ６４のビッ
ト数を増減させることにより、パワーオンリセット時間
の調整を面積の増加を少なく抑えつつ行なうことができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、より特定的には、電源投入時に内部の回路を初期化
するためのパワーオンリセット回路を搭載する半導体装
置に関する。

【０００２】

【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）などの半導体記憶装置には、電源投入時の
誤動作を防ぐために、内部のラッチ回路を初期化するた
めのパワーオンリセット回路が設けられている。

【０００３】図２１は、従来の代表的なパワーオンリセ
ット回路５０２の構成を示した回路図である。

【０００４】図２１を参照して、パワーオンリセット回
路５０２は、外部電源電位ｅｘｔＶｃｃが与えられるノ
ードと接地ノードとの間に直列に接続される抵抗５０４
およびキャパシタ５０６と、抵抗５０４とキャパシタ５
０６の接続ノードに入力が接続されパワーオンリセット
信号ＰＯＲを出力するインバータ５０８を含む。図２１
で、抵抗５０４とキャパシタ５０６の接続ノードの電位
を電位ＶＲＣとする。

【０００５】図２２は、パワーオンリセット回路５０２
の動作を説明するための動作波形図である。

【０００６】図２１、図２２を参照して、時刻ｔ０にお
いて電源が投入されると電源電位ｅｘｔＶｃｃが上昇を
開始する。このとき抵抗５０４の存在によりキャパシタ
５０６の電極へ電荷が充電されるまでに時間を要するた
めに、電位ＶＲＣは電源電位ｅｘｔＶｃｃに比べて立上
がりが遅れる。

【０００７】時刻ｔ０〜ｔ１の間は電源電位が低くイン
バータ５０８の動作も不安定である。

【０００８】時刻ｔ１〜ｔ２の間はインバータ５０８の
出力が安定する。このとき、インバータのしきい値電圧
ＶＴＨに比べて電位ＶＲＣは低いので、インバータ５０
８はＨレベルを出力する。このＨレベルは、電源電位ｅ
ｘｔＶｃｃの上昇とともに上昇する。時刻ｔ１〜ｔ２の
間に出力されるこのＨレベルのパワーオンリセット信号
ＰＯＲによって他の内部回路のリセットが行なわれる。
時刻ｔ１〜ｔ２の期間はリセット期間ＴＲＳＴである。

【０００９】時刻ｔ２において電位ＶＲＣがしきい値電
圧ＶＴＨを超えると、インバータ５０８はＬレベルを出
力する。したがって、パワーオンリセット信号／ＰＯＲ
はＬレベルとなり、内部回路に対するリセットが解除さ
れる。

【００１０】

【発明が解決しようとする課題】半導体装置の中で、特
に、半導体記憶装置は、実際には内部の回路は外部電源
電位を直接受けて動作しているのではない。高速化およ
び低消費電力化のために、複数搭載される内部回路のそ
れぞれに最適な内部電源電位が発生され、内部回路はこ
れらの内部電源電位を受けて動作している。また、これ
らの内部電源電位を発生する内部電源発生回路には、内
部電源電位の安定化のために出力ノードに大きな容量が
つけられている。

【００１１】したがって、内部電源電位の立上がりは、
外部電源電位の立上がりよりも遅れてしまう。このた
め、内部電源電位が立上がる前にパワーオンリセット回
路の出力が反転し、パワーオンリセットが解除されてし
まい内部回路が十分に初期化されないという場合があ
る。

【００１２】また、従来のパワーオンリセット回路５０
２には、非常に大きな抵抗と容量が必要であり、各内部
電源電位に対応して複数のパワーオンリセット回路を設
けると、パワーオンリセットの増加分によりチップ面積
が増大してしまうという問題点があった。

【００１３】この発明の目的は、半導体装置内部で発生
される内部電源電位の活性化に応じて確実に動作し、か
つ回路を実現するための面積が小さいパワーオンリセッ
ト回路を搭載する半導体装置を提供することである。

【００１４】

【課題を解決するための手段】請求項１に記載の半導体
装置は、外部電源電位を受けて第１の内部電源電位を発
生する第１の電源回路と、第１の内部電源電位の活性化
に応じて第１のリセット信号を出力する第１のパワーオ
ンリセット回路とを備え、第１のパワーオンリセット回
路は、第１の内部電源電位の活性化に応じて発振を行な
う第１の発振回路と、外部電源電位を動作電源電位とし
て受け、発振回路の出力に応じて計数動作を行ない、計
数値が所定値に達すると第１のリセット信号をリセット
状態からリセット解除状態に遷移させる第１の計数回路
とを含む。

【００１５】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、第１のパワーオン
リセット回路は、第１の発振回路の出力を受けて、所定
値よりも幅が狭いパルスを消去するノイズキャンセル回
路をさらに含む。

【００１６】請求項３に記載の半導体装置は、請求項２
に記載の半導体装置の構成に加えて、ノイズキャンセル
回路は、発振回路の出力を遅延させる遅延回路と、発振
回路の出力と遅延回路の出力とを受けるＮＡＮＤ回路と
を含む。

【００１７】請求項４に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、第１の発振回路
は、第１の内部電源電位を動作電源電位として受け、第
１の発振回路は、直列に接続された偶数段のインバータ
と、入力に偶数段のインバータの出力と発振リセット信
号とを受け、出力に偶数段のインバータの入力が接続さ
れるＮＡＮＤ回路とを含む。

【００１８】請求項５に記載の半導体装置は、請求項４
に記載の半導体装置の構成に加えて、外部電源電位の活
性化に応じて第１の計数回路をリセットする外部パワー
オンリセット回路をさらに備え、第１のパワーオンリセ
ット回路は、外部パワーオンリセット回路の出力に応じ
て発振リセット信号を非活性化し、第１のリセット信号
に応じて発振リセット信号を活性化する発振停止制御回
路をさらに含む。

【００１９】請求項６に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、第１の計数回路
は、第１の発振回路の出力を受ける直列に接続された複
数のＴフリップフロップを含む。

【００２０】請求項７に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、第１の計数回路
は、第１の発振回路の出力を受けて信号の周波数を２の
ｎ乗の分の１にする分周動作を行なう第１の計数部と、
第１の計数部の出力に応じて計数動作を行なう第２の計
数部とを含む。

【００２１】請求項８に記載の半導体装置は、請求項７
に記載の半導体装置の構成に加えて、第２の計数部は、
環状に接続され、第１の計数部の出力に応じてシフト動
作を行なう複数のＤフリップフロップを含む。

【００２２】請求項９に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、第１の内部電源電
位を動作電源電位として受け、第１のリセット信号に応
じてリセットされる第１の内部回路をさらに備え、第１
の内部回路は、外部から与えられるデータの保持を行な
うメモリアレイを含む。

【００２３】請求項１０に記載の半導体装置は、請求項
９に記載の半導体装置の構成に加えて、外部電源電位を
受けて第２の内部電源電位を発生する第２の電源回路
と、第２の内部電源電位の活性化に応じて第２のリセッ
ト信号を出力する第２のパワーオンリセット回路とを備
え、第２のパワーオンリセット回路は、第２の内部電源
電位の活性化に応じて発振を行なう第２の発振回路と、
外部電源電位を動作電源電位として受け、第２の発振回
路の出力に応じて計数動作を行ない、計数値が所定値に
達すると第２のリセット信号を出力する第２の計数回路
とを含み、第２の内部電源電位を動作電源電位として受
け、第２のリセット信号に応じてリセットされる第２の
内部回路をさらに備え、第２の内部回路は、外部から制
御信号を受けて、メモリアレイに対するタイミング制御
を行なう制御回路を含む。

【００２４】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。

【００２５】［実施の形態１］図１は、本発明の実施の
形態１の半導体装置１の構成を示す概略ブロック図であ
る。半導体装置１は、具体的な例としてダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）を示して説明をする
ことにする。

【００２６】図１を参照して、半導体装置１は、外部か
ら与えられるアドレス信号で指定される領域に入力デー
タＤｉｎを書込み、アドレス信号Ａ０〜Ａｉによって指
定される領域に保持データを読出してデータ出力信号Ｑ
を出力する内部回路２と、制御信号／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥに応じて内部回路２の動作タイミングを制御
する内部回路３０と、外部から外部電源電位ｅｘｔＶｃ
ｃを受けて内部電源電位Ｖｄｄ１，Ｖｄｄ２を出力する
内部電源発生回路５０と、外部電源電位ｅｘｔＶｃｃお
よび内部電源電位Ｖｄｄ１，Ｖｄｄ２に応じてリセット
信号／ＰＯＲ１，／ＰＯＲ２をそれぞれ内部回路２，３
０に出力するリセット信号発生回路５５とを含む。

【００２７】内部電源発生回路５０は、外部電源電位ｅ
ｘｔＶｃｃを受けて内部電源電位Ｖｄｄ１を出力する電
圧降下回路（ＶＤＣ）５２と、外部電源電位ｅｘｔＶｃ
ｃを受けて内部電源電位Ｖｄｄ２を出力する電圧降下回
路５４とを含む。内部電源電位Ｖｄｄ１は、内部回路２
に与えられる。内部電源電位Ｖｄｄ２は、内部回路３０
に与えられる。

【００２８】リセット信号発生回路５５は、外部電源電
位ｅｘｔＶｃｃに応じてパワーオンリセット信号ＥＸＴ
ＰＯＲを出力する外部パワーオンリセット回路５８と、
パワーオンリセット信号ＥＸＴＰＯＲに応じて初期化さ
れ内部電源電位Ｖｄｄ１に応じてパワーオンリセット信
号／ＰＯＲ１を出力するパワーオンリセット回路５６
と、パワーオンリセット信号ＥＸＴＰＯＲに応じて初期
化され内部電源電位Ｖｄｄ２に応じてパワーオンリセッ
ト信号／ＰＯＲ２を出力するパワーオンリセット回路６
０とを含む。

【００２９】内部回路２は、各々が行列状に配列される
複数のメモリセルを有するメモリセルアレイ１４と、外
部から与えられるアドレス信号Ａ０〜Ａｉを取込むロウ
アドレスバッファ４，コラムアドレスバッファ５とを含
む。

【００３０】メモリセルアレイ１４には、メモリセルの
行に対応する１つのワード線ＷＬとメモリセルの列に対
応する１つのビット線ＢＬと、ワード線ＷＬとビット線
ＢＬの交点に対応して設けられる１つのメモリセルＭＣ
とが代表的に示されている。

【００３１】内部回路２は、さらに、ロウアドレスバッ
ファ４の出力するアドレス信号Ｘと制御信号ＲＸ，ＳＯ
とに応じてメモリセルアレイ１４の行を特定するロウデ
コーダ１０と、コラムアドレスバッファの出力するアド
レス信号Ｙと制御信号ＣＤＥとに応じてメモリセルアレ
イ１４の列を特定するコラムデコーダ１２と、メモリセ
ルＭＣからビット線ＢＬに呼出されたデータを増幅する
センスアンプ１６とを含む。

【００３２】内部回路２は、さらに、データ入力信号Ｄ
ｉｎを制御信号ＤＩＬに応じて受けるデータ入力バッフ
ァ２２と、データ入力バッファ２２から書込データを受
ける書込データバスＷＤＢと、書込データバスＷＤＢに
よって伝達された書込データを制御信号ＷＤＥに応じて
入出力線Ｉ／Ｏに出力するライトドライバ１９とを含
む。

【００３３】内部回路２は、さらに、センスアンプ１６
によって入出力線Ｉ／Ｏに読出されたデータを制御信号
ＰＡＥに応じて増幅するプリアンプ１８と、プリアンプ
１８から読出データを受けるリードデータバスＲＤＢ
と、リードデータバスＲＤＢによって伝達された読出デ
ータを制御信号ＯＥＭに応じてデータ出力信号Ｑとして
出力する出力バッファ２０とを含む。

【００３４】内部回路３０は、制御信号／ＲＡＳ，／Ｃ
ＡＳ，／ＷＥをそれぞれ受ける／ＲＡＳバッファ３２，
／ＣＡＳバッファ３４，／ＷＥバッファ３６と、／ＲＡ
Ｓバッファ３２および／ＣＡＳバッファ３４の出力に応
じてリフレッシュ動作の制御を行なうリフレッシュ制御
回路４０と、コラムアドレスバッファ５から出力される
アドレス信号の遷移を検出するＡＴＤ回路４８とを含
む。

【００３５】／ＲＡＳバッファ３２からは、制御信号Ｒ
ＡＬ，ＲＡＤＥが出力される。制御信号ＲＡＬは、ロウ
アドレス信号をロウアドレスバッファにラッチするため
のロウアドレスラッチ信号である。また、制御信号ＲＡ
ＤＥは、ロウデコーダを活性化するためのロウアドレス
イネーブル信号である。

【００３６】／ＣＡＳバッファ３４からは、制御信号Ｃ
ＡＬ，ＣＡＤＥが出力される。制御信号ＣＡＬは、コラ
ムアドレス信号をコラムアドレスバッファにラッチする
ためのコラムアドレスラッチ信号である。また、制御信
号ＣＡＤＥは、コラムデコーダを活性化するためのコラ
ムアドレスイネーブル信号である。

【００３７】内部回路３０は、さらに、／ＲＡＳバッフ
ァ３２から制御信号ＲＡＤＥを受け制御信号ＲＸ，ＳＯ
を出力するアレイ制御回路４４と、／ＲＡＳバッファ３
２から制御信号ＲＡＬを受けて制御信号をロウアドレス
バッファ４に出力するロウアドレス制御回路４１と含
む。

【００３８】内部回路３０は、さらに、ＡＴＤ回路４８
の出力と／ＣＡＳバッファ３４から与えられる制御信号
ＣＡＤＥとに応じて制御信号ＯＥＭ，ＰＡＥ，ＣＤＥを
出力する読出制御回路４６と、ＡＴＤ回路４８、／ＣＡ
Ｓバッファ３４、／ＷＥバッファ３６の出力に応じて制
御信号ＤＩＬ，ＷＤＥ，ＣＤＥを出力する書込制御回路
３８とを含む。

【００３９】簡単に動作を説明する。まずデータはＮ
（＝ｎ×ｍ）ビットのメモリアレイに蓄積される。読
出、書込を行なおうとするアドレス情報は、ロウアドレ
スバッファ４、コラムアドレスバッファ５に伝達され
る。ロウデコーダ１０は、特定のワード線ＷＬを選択駆
動し、そのワード線に繋がるｍビットのメモリセルの情
報がビット線を経てセンスアンプ１６に伝達される。

【００４０】次に、コラムデコーダ１２が特定のビット
線ＢＬを選択する。したがって、１つのセンスアンプユ
ニットが入出力線Ｉ／Ｏを介して入出力回路に結合さ
れ、書込制御回路３８、読出制御回路４６の指令に従っ
て書込および読出が実行される。

【００４１】近年、半導体記憶装置の消費電力の削減お
よびトランジスタの信頼性確保のために、メモリアレイ
部の低電圧動作化が進められ、チップ外部から印加され
る電源電位ｅｘｔＶｃｃに対して、チップ内部でのトラ
ンジスタ駆動電位がより低電源電位で動作することが強
く求められるようになってきた。

【００４２】チップ内で信頼性を確保するため、安定な
内部電源電位Ｖｄｄ１，Ｖｄｄ２を発生する回路が電圧
降下回路（ＶＤＣ）である。図１にしめす半導体装置１
は、アレイ回路部系（内部回路２）用のＶＤＣ５２と周
辺回路部系（内部回路３０）用のＶＤＣ５４とを別々に
有している。これらのＶＤＣからそれぞれ異なった電圧
を発生させることにより、２つの内部回路に適したそれ
ぞれの電圧で回路を動作させることができるようにな
る。

【００４３】パワーオンリセット回路５６は、電源投入
時の誤動作を防ぐために、内部回路に含まれるラッチ回
路を初期化するためのリセット信号を出力する回路であ
る。

【００４４】図２は、図１におけるパワーオンリセット
回路５６の構成を示す回路図である。

【００４５】図２を参照して、パワーオンリセット回路
５６は、内部電源電位Ｖｄｄ１を動作電源電位として受
けて発振動作を行なうリングオシレータ６２と、外部電
源電位ｅｘｔＶｃｃを動作電源電位として受けてリング
オシレータ６２の出力する信号ＲＯＳＣを計数するカウ
ンタ６４とを含む。カウンタ６４は図１における外部パ
ワーオンリセット回路５８の出力する信号ＥＸＴＰＯＲ
に応じて初期化されその初期化が解除された後にリング
オシレータ６２の出力する信号ＲＯＳＣの変化に応じて
計数動作を行ない、計数値が所定の値に達するとパワー
オンリセット信号／ＰＯＲをＬレベルからＨレベルに非
活性化する。この非活性化により内部回路はリセットが
解除される。

【００４６】パワーオンリセット回路５６は、さらに、
パワーオンリセット信号／ＰＯＲを受けて反転しリセッ
ト信号／ＲＳＴを出力するインバータ６６を含む。イン
バータ６６は、外部パワーオンリセット回路５８の出力
する信号ＥＸＴＰＯＲに応じて発振リセット信号／ＲＳ
Ｔを非活性化し、パワーオンリセット信号／ＰＯＲに応
じて発振リセット信号／ＲＳＴを活性化する発振停止制
御回路として動作する。なお、この発振停止制御回路と
して、信号ＥＸＴＰＯＲに応じて発振リセット信号／Ｒ
ＳＴを非活性化し、パワーオンリセット信号／ＰＯＲに
応じて発振リセット信号／ＲＳＴを活性化するラッチ回
路を用いてもよい。

【００４７】パワーオンリセット信号／ＰＯＲがＨレベ
ルになりリセット解除が行なわれると、インバータ６６
によってリセット信号／ＲＳＴが活性化され、リングオ
シレータ６２は発振を停止する。必要なリセット時間が
経過すると発振回路の発振が停止するので、不要な消費
電流を低減させることができる。

【００４８】図３は、図２におけるリングオシレータ６
２の構成を示した回路図である。リングオシレータ６２
は、一方の入力にリセット信号／ＲＳＴを受けるＮＡＮ
Ｄ回路７２と、ＮＡＮＤ回路７２の出力を受ける直列に
接続された４つのインバータ７４〜８０とを含む。イン
バータ８０は、信号ＲＯＳＣを出力し、この信号ＲＯＳ
ＣはＮＡＮＤ回路７２の他方の入力にも与えられる。

【００４９】一般には、リングオシレータは、奇数段の
インバータチェーンの出力を入力に帰還させることによ
って構成される。しかし、図３では、パワーオンリセッ
トが解除された後にリングオシレータの発振を停止し消
費電力の低減を図れる構成としている。具体的には、イ
ンバータチェーンの初段に代えて、ＮＡＮＤ回路７２を
用いている。

【００５０】図４は、図３に示したリングオシレータ６
２の動作を説明するための動作波形図である。

【００５１】図３、図４を参照して、時刻ｔ０〜ｔ１に
おいて、リセット信号／ＲＳＴがＨレベルのときは、Ｎ
ＡＮＤ回路７２はインバータ８０の出力を反転するイン
バータとして動作するため、リングオシレータ６２は発
振する。

【００５２】一方、時刻ｔ１以降にリセット信号／ＲＳ
ＴがＬレベルになると、ＮＡＮＤ回路７２の出力はＨレ
ベルに固定されるため、リングオシレータ６２は発振を
停止する。

【００５３】図５は、図２におけるカウンタ６４の構成
例の１つを示した回路図である。図５を参照して、カウ
ンタ６４は、直列に接続される４つのＴフリップフロッ
プ８２〜８８を含む。Ｔフリップフロップ８２〜８８
は、Ｔ入力に与えられる信号の立下りエッジに応じてＱ
出力の信号が反転するフリップフロップである。

【００５４】Ｔフリップフロップ８２〜８８は、図１の
外部パワーオンリセット回路５８の出力する信号ＥＸＴ
ＰＯＲによって初期化される。

【００５５】Ｔフリップフロップ８２は、図２のリング
オシレータ６２から信号ＲＯＳＣをＴ入力ノードに受け
る。Ｔフリップフロップ８４は、Ｔフリップフロップ８
２のＱ出力から与えられる信号Ｔ２をＴ入力に受ける。
Ｔフリップフロップ８６は、Ｔフリップフロップ８４の
Ｑ出力から与えられる信号Ｔ３をＴ入力に受ける。Ｔフ
リップフロップ８８は、Ｔフリップフロップ８６のＱ出
力から与えられる信号Ｔ４をＴ入力に受ける。

【００５６】カウンタ６４は、信号ＲＯＳＣに生ずるパ
ルス数を２進数でカウントすることができる。また、カ
ウンタのビット数は、直列に接続するフリップフロップ
の個数で変えることができる。

【００５７】図６は、図５におけるＴフリップフロップ
８２の構成を示す回路図である。図６を参照して、Ｔフ
リップフロップ８２は、入力信号Ｔを受けて反転するイ
ンバータ１０１と、入力信号Ｔと出力信号／Ｑとを受け
るＮＡＮＤ回路９２と、入力信号Ｔと出力信号Ｑとを受
けるＮＡＮＤ回路９４と、ＮＡＮＤ回路９２の出力を一
方の入力に受けるＡＮＤ回路９６と、ＡＮＤ回路９６の
出力とリセット信号ＥＸＴＰＯＲとを受けるＮＯＲ回路
１００と、ＮＯＲ回路１００の出力とＮＡＮＤ回路９４
の出力とを受けるＮＡＮＤ回路９８とを含む。ＮＡＮＤ
回路９８の出力はＡＮＤ回路９６の他方の入力に与えら
れる。

【００５８】Ｔフリップフロップ８２は、さらに、イン
バータ１０１の出力とＮＯＲ回路１００の出力とを受け
るＮＡＮＤ回路１０２と、インバータ１０１の出力とＮ
ＡＮＤ回路９８の出力とを受けるＮＡＮＤ回路１０４
と、ＮＡＮＤ回路１０２の出力と信号／Ｑとを受けるＮ
ＡＮＤ回路１０６と、ＮＡＮＤ回路１０６の出力とリセ
ット信号ＥＸＴＰＯＲとを受けて信号Ｑを出力するＮＯ
Ｒ回路１１０と、信号ＱとＮＡＮＤ回路１０４の出力と
を受けて信号／Ｑを出力するＮＡＮＤ回路１０８とを含
む。

【００５９】なお、Ｔフリップフロップ８４〜８８は、
Ｔフリップフロップ８２と同様な構成を有するので説明
は繰返さない。

【００６０】図７は、図５のカウンタ６４の動作を説明
するための動作波形図である。図５、図７を参照して、
リセット信号ＥＸＴＰＯＲがＬレベルに解除された後
に、時刻ｔ０において信号ＲＯＳＣがＨレベルからＬレ
ベルに立下がると、Ｔフリップフロップ８２は出力を反
転させるので、信号Ｔ２はＬレベルからＨレベルに立上
がる。

【００６１】時刻ｔ１において、再び信号ＲＯＳＣがＨ
レベルからＬレベルに立下がると、Ｔフリップフロップ
８２は、再び出力を反転させるので、信号Ｔ２はＨレベ
ルからＬレベルに立下がる。信号Ｔ２がＨレベルからＬ
レベルに立下がると、Ｔフリップフロップ８４は出力を
反転させるので、信号Ｔ３はＬレベルからＨレベルに立
上がる。

【００６２】続いて時刻ｔ２において信号Ｔ２が再びＨ
レベルからＬレベルに立下がると、Ｔフリップフロップ
８４は出力を反転させるので、信号Ｔ３はＨレベルから
Ｌレベルに立下がる。信号Ｔ３がＨレベルからＬレベル
に立下がると、Ｔフリップフロップ８６は出力を反転さ
せるので、信号Ｔ４はＬレベルからＨレベルに立上が
る。

【００６３】時刻ｔ３において、信号Ｔ３がＨレベルか
らＬレベルに立下がると、再びＴフリップフロップ８６
は出力を反転させるので、信号Ｔ４はＨレベルからＬレ
ベルに立下がる。すると、Ｔフリップフロップ８８は出
力を反転させるので、パワーオンリセット信号／ＰＯＲ
はＬレベルからＨレベルに立上がり、時刻ｔ３以降はリ
セットが解除された状態となる。

【００６４】図８は、実施の形態１におけるパワーオン
リセット回路５６の動作を説明するための動作波形図で
ある。

【００６５】図２、図８を参照して、時刻ｔ０において
外部電源電位ｅｘｔＶｃｃが立上がりを開始すると、こ
の外部電源電位を動作電源電位として受けるカウンタ６
４も動作可能な状態となる。

【００６６】時刻ｔ１〜ｔ２において、カウンタ６４の
内部のＴフリップフロップの初期状態を決定するため
に、外部電源電位に応じて出力されるリセット信号ＥＸ
ＴＰＯＲによってカウンタ６４は初期化される。外部電
源電位の立上がりに少し遅れて、内部電源電位Ｖｄｄ１
が立上がるが、この電位が所定のしきい値Ｖ２以下であ
るとこれを受けて動作を行なうリングオシレータ６２は
まだ発振を開始しない。

【００６７】しかし、時刻ｔ３において内部電源電位Ｖ
ｄｄ１がしきい値Ｖ２以上になったときにリングオシレ
ータ６２は発振動作を開始する。そしてその発振信号Ｒ
ＯＳＣに生ずるパルス数をカウンタ６４がカウントす
る。

【００６８】時刻ｔ４において、計数値が所定の値に到
達すると、カウンタ６４の所定のビットが“０”から
“１”に変化する。そのビットの変化に応じてパワーオ
ンリセット信号／ＰＯＲがＬレベルからＨレベルに変化
し、内部回路のリセットが解除される。

【００６９】また、このパワーオンリセット信号／ＰＯ
Ｒを、インバータ６６を介してリングオシレータ６２の
入力に帰還させることにより、リングオシレータ６２の
発振を停止させる。これによって、カウンタ６４はこれ
以上計数動作を行なわないので、パワーオンリセット信
号／ＰＯＲは以降変化を行なわない。したがって、電源
を立上がっている間は再びリセットがかかることはな
い。

【００７０】以上説明したように、リングオシレータ６
２を内部電源電位で動作させ、カウンタ６４を外部電源
電位で動作させることにより、外部電源電位が立上がっ
ても内部電源電位が立上がるまでリングオシレータ６２
は発振することはない。このため、内部電源電位が立上
がる前にパワーオンリセットが解除されてしまうといっ
た不具合を解消することができる。

【００７１】また、図２１で示した従来のパワーオンリ
セット回路をカウンタ６４の初期化に用いるので、カウ
ンタ自身も確実に初期化させることができ、パワーオン
リセット回路自身の電源投入時の誤動作をなくすことが
できる。

【００７２】さらに、リングオシレータに含まれるイン
バータの段数を変えることによって、発振のパルス幅を
変化させることができるので、パワーオンリセット解除
までの時間を自由に変化させることができる。また、カ
ウンタのビット数を変えることによって、パワーオンリ
セット解除までの所定のカウント値を変化させることが
できるので、それによってもパワーオンリセット解除ま
での時間を自由に変化させることができる。

【００７３】さらに、従来の抵抗と容量素子を用いた図
２１に示すようなパワーオンリセット回路を複数個設け
る場合に比べて、本発明のパワーオンリセット回路は基
本的にインバータとＮＡＮＤ回路のみで構成されるた
め、回路面積の増加を小さく抑えることができる。

【００７４】［実施の形態２］実施の形態２の半導体装
置は、図１に示した半導体装置の構成において、パワー
オンリセット回路５６に代えてパワーオンリセット回路
２００を備える。

【００７５】図９は、パワーオンリセット回路２００の
構成を示す回路図である。図９を参照して、パワーオン
リセット回路２００は、図２に示したパワーオンリセッ
ト回路５６の構成において、リングオシレータ６２の出
力する信号ＲＯＳＣを受けてノイズを低減し、カウンタ
６４に信号ＣＲＯＳＣを与えるノイズキャンセラ２０２
をさらに含む。他の構成はパワーオンリセット回路５６
と同様であり説明は繰返さない。

【００７６】図１０は、ノイズキャンセラ２０２の構成
を示す回路図である。図１０を参照して、ノイズキャン
セラ２０２は、信号ＲＯＳＣを受ける遅延回路２０３
と、遅延回路２０３の出力信号ＤＲＯＳＣと信号ＲＯＳ
Ｃとを受けるＮＡＮＤ回路２１２と、ＮＡＮＤ回路２１
２の出力を受けて反転し信号ＣＲＯＳＣを出力するイン
バータ２１４とを含む。

【００７７】遅延回路２０３は、直列に接続される４段
のインバータ２０４〜２１０を含む。なお、遅延回路２
０３は４段に限らず偶数段の直列に接続されたインバー
タであればよい。このインバータの段数を調節すること
により消去すべきノイズパルスの幅を変化させることが
できる。

【００７８】図１１は、図１０に示したノイズキャンセ
ラ２０２の動作を説明するための動作波形図である。

【００７９】図１０、図１１を参照して、時刻ｔ１にお
いて信号ＲＯＳＣがＬレベルからＨレベルに立上がり、
この立上がりは遅延回路２０３の遅延時間ＴＤ後の時刻
ｔ２において信号ＤＲＯＳＣの立上がりとして現われ
る。

【００８０】時刻ｔ３における信号ＲＯＳＣの立下がり
は、同じく遅延時間ＴＤ後の時刻ｔ４の信号ＤＲＯＳＣ
の立下がりとして現われる。したがって、時刻ｔ２〜ｔ
３においてＮＡＮＤ回路２１２の出力はＬレベルとな
り、その反転信号である信号ＣＲＯＳＣはＨレベルとな
る。このパルス幅は、元のパルス幅よりもＴＤ分狭くな
った信号となっている。

【００８１】次に、時刻ｔ５において幅がＷのノイズパ
ルスが信号ＲＯＳＣに発生したとする。すると、このパ
ルスはやはり遅延時間ＴＤ遅れて信号ＤＲＯＳＣとして
現われる。このとき、幅ＷがＴＤよりも小さければ、信
号ＲＯＳＣのパルスと信号ＤＲＯＳＣのパルスに重なり
が生じない。ＮＡＮＤ回路２１２の出力はＬレベルにな
らないので、その反転信号である信号ＣＲＯＳＣはＬレ
ベルの状態を保つ。つまり、遅延時間ＴＤよりも狭いパ
ルス幅Ｗのノイズが信号ＲＯＳＣに発生した場合にノイ
ズは消去される。

【００８２】以上説明したように、ノイズキャンセラ２
０２を用いることにより、細いパルス状のノイズが除去
できる。電源立上げ時には、特にリングオシレータが不
安定なため、多くのノイズが発生するが、このノイズキ
ャンセラ２０２によってそれらのノイズを打消すことが
できる。このため、カウンタがノイズをカウントしてし
まい所定のリセット時間が確保できずリセットが早期に
解除されて誤動作が生ずるといったような不具合を防止
することができる。

【００８３】［実施の形態３］実施の形態１では、カウ
ンタとしてＴフリップフロップを直列に接続されたカウ
ンタを用いたが、遅延時間の選択は２のｎ乗倍で設定さ
れるため、リセット期間の調整を粗くしか行なうことが
できない。したがって、リセット時間が必要以上に長く
なり、内部回路の起動に時間がかかってしまう場合も考
えられる。

【００８４】一方、カウンタとしてリングカウンタを採
用すると、シフトレジスタの段数を調整することによ
り、発振器の出力信号のパルスを任意の数だけカウント
してリセット期間を定めることができる。しかしながら
すべてのカウントをシフトレジスタで行なうのでは、面
積が大きくなりすぎてしまう。

【００８５】図１２は、実施の形態３で用いられるパワ
ーオンリセット回路３００の構成を示した回路図であ
る。

【００８６】図１２を参照して、パワーオンリセット回
路３００は、図２に示したパワーオンリセット回路５６
の構成において、カウンタ６４に代えてカウンタ３０１
を含む。

【００８７】カウンタ３０１は、信号ＲＯＳＣを受けて
分周する分周部３０２と、分周部３０２が出力する信号
ＲＯＳＣを受けて計数動作を行ないパワーオンリセット
信号／ＰＯＲを出力するリングカウンタ３０５とを含
む。

【００８８】図１３は、分周部３０２の構成を示した回
路図である。図１３を参照して、分周部３０２は、信号
ＲＯＳＣを受けて反転するインバータ３０３と、信号Ｒ
ＯＳＣの２分の１の周波数の信号Ｑ１を出力する分周部
３０４と、信号Ｑ１および信号ＲＯＳＣに応じて分周動
作を行ない信号／Ｑ２を出力する分周部３０６と、信号
Ｑ１，／Ｑ２およびインバータ３０３の出力を受けて信
号ＱＲＯＳＣを出力する３入力のＮＯＲ回路３０８とを
含む。

【００８９】分周部３０４は、信号／Ｑ１と信号ＲＯＳ
Ｃとを受けるＮＡＮＤ回路３１２と、信号Ｑ１と信号Ｒ
ＯＳＣとを受けるＮＡＮＤ回路３１４と、ＮＡＮＤ回路
３１２の出力を一方の入力に受けるＮＡＮＤ回路３１６
と、ＮＡＮＤ回路３１６，３１４の出力を受けるＮＡＮ
Ｄ回路３１８とを含む。ＮＡＮＤ回路３１８の出力はＮ
ＡＮＤ回路３１６の他方の入力に与えられる。

【００９０】分周部３０４は、さらに、インバータ３０
３の出力とＮＡＮＤ回路３１６の出力とを受けるＮＡＮ
Ｄ回路３２２と、インバータ３０３の出力とＮＡＮＤ回
路３１８の出力とを受けるＮＡＮＤ回路３２４と、信号
／Ｑ１とＮＡＮＤ回路３２２の出力とを受けて信号Ｑ１
を出力するＮＡＮＤ回路３２６と、信号Ｑ１とＮＡＮＤ
回路３２４の出力とを受けて信号／Ｑ１を出力するＮＡ
ＮＤ回路３２８とを含む。

【００９１】分周部３０６は、信号／Ｑ２，Ｑ１，ＲＯ
ＳＣを受ける３入力のＮＡＮＤ回路３３２と、信号Ｑ
１，Ｑ２，ＲＯＳＣを受ける３入力のＮＡＮＤ回路３３
４と、ＮＡＮＤ回路３３２の出力を一方の入力に受ける
ＮＡＮＤ回路３３６と、ＮＡＮＤ回路３３６，３３４の
出力を受けるＮＡＮＤ回路３３８とを含む。ＮＡＮＤ回
路３３８の出力は、ＮＡＮＤ回路３３６の他方の入力に
与えられる。

【００９２】分周部３０６は、さらに、ＮＡＮＤ回路３
３６の出力とインバータ３０３の出力とを受けるＮＡＮ
Ｄ回路３４２と、ＮＡＮＤ回路３３８の出力とインバー
タ３０３の出力とを受けるＮＡＮＤ回路３４４と、信号
／Ｑ２とＮＡＮＤ回路３４２の出力とを受けて信号Ｑ２
を出力するＮＡＮＤ回路３４６と、信号Ｑ２とＮＡＮＤ
回路３４４の出力とを受けて信号／Ｑ２を出力するＮＡ
ＮＤ回路３４８とを含む。

【００９３】図１４は、図１３に示した分周部３０２の
動作を説明するための動作波形図である。

【００９４】図１３、図１４を参照して、時刻ｔ１〜ｔ
２において信号ＱＲＯＳＣにパルスが現われる。そして
次に信号ＱＲＯＳＣにパルスが現われるのは時刻ｔ３〜
ｔ４の間である。分周動作の結果、信号ＱＲＯＳＣの周
波数は信号ＲＯＳＣに対して４分の１の周波数になる。

【００９５】図１５は、図１２におけるリングカウンタ
３０５の構成を示す回路図である。図１５を参照して、
リングカウンタ３０５は、直列に接続されたＤフリップ
フロップ３５４．１〜３５４．ｎと、リセット信号ＥＸ
ＴＰＯＲを受けて反転するインバータ３５２とを含む。
Ｄフリップフロップ３５４．１〜３５４．ｎは、信号Ｑ
ＲＯＳＣをクロック信号として受ける。そしてこのクロ
ック信号に同期してデータのシフト動作を行なう。Ｄフ
リップフロップ３５４．ｎまでシフトされたデータはＤ
フリップフロップ３５４．１まで再び帰還される。Ｄフ
リップフロップ３５４．１はセット付Ｄフリップフロッ
プであり、インバータ３５２の出力がＬレベルのときに
データがセットされる。

【００９６】一方、Ｄフリップフロップ３５４．２〜３
４３．ｎはリセット付Ｄフリップフロップであり、イン
バータ３５２の出力がＬレベルのときにデータがリセッ
トされる。

【００９７】図１６は、図１５におけるＤフリップフロ
ップ３５４．１の構成を示した回路図である。

【００９８】図１６を参照して、Ｄフリップフロップ３
５４．１は、クロック入力Ｔを受けて反転し反転クロッ
ク／Ｔを出力するインバータ３６２と、反転クロック／
Ｔの活性化時に入力信号Ｄが与えられるノードＮ１とノ
ードＮ２とを接続するトランスミッションゲート３６４
と、ノードＮ２に入力が接続されるインバータ３６６
と、セット信号／Ｓとインバータ３６６の出力とを受け
るＮＡＮＤ回路３６８と、ＮＡＮＤ回路３６８の出力が
接続されるノードＮ３とノードＮ２との間に接続されク
ロック入力Ｔの活性化時に導通するトランスミッション
ゲート３７０とを含む。

【００９９】Ｄフリップフロップ３５４．１は、さら
に、ノードＮ３とノードＮ４との間に接続されクロック
入力Ｔの活性化時に導通するトランスミッションゲート
３７２と、ノードＮ４に入力が接続されるインバータ３
７４と、セット入力／Ｓとインバータ３７４の出力とを
受け出力信号Ｑを出力するＮＡＮＤ回路３７６と、ＮＡ
ＮＤ回路３７６の出力が接続されるノードＮ５とノード
Ｎ４との間に接続され反転クロック／Ｔの活性化時に導
通するトランスミッションゲート３７８とをさらに含
む。

【０１００】図１７は、Ｄフリップフロップ３５４．２
の構成を示した回路図である。図１７を参照して、Ｄフ
リップフロップ３５４．２は、クロック入力Ｔを受けて
反転し反転クロック／Ｔを出力するインバータ３８２
と、データ入力Ｄが与えられるノードとノードＮ１２と
の間に接続され反転クロック／Ｔが活性化時に導通する
トランスミッションゲート３８４と、一方の入力にはリ
セット信号／Ｒが与えられ他方の入力はノードＮ１２に
接続されるＮＡＮＤ回路３８６と、ＮＡＮＤ回路３８６
の出力を受けて反転するインバータ３８８と、インバー
タ３８８の出力が与えられるノードＮ１３とノードＮ１
２との間に接続されクロック入力Ｔの活性化時に導通す
るトランスミッションゲート３９０とを含む。

【０１０１】Ｄフリップフロップ３５４．２は、さら
に、ノードＮ１３とノードＮ１４との間に接続されクロ
ック入力Ｔの活性化時に導通するトランスミッションゲ
ート３９２と、リセット入力／Ｒを一方の入力に受け他
方の入力はノードＮ１４に接続されるＮＡＮＤ回路３９
４と、ＮＡＮＤ回路３９４の出力を受けて反転し出力Ｑ
を出力するインバータ３９６と、インバータ３９６の出
力が接続されるノードＮ１５とノードＮ１４との間に接
続され反転クロック／Ｔの活性化時に導通するトランス
ミッションゲート３９８とを含む。

【０１０２】なお、Ｄフリップフロップ３５４．３〜３
５４．ｎの構成は、Ｄフリップフロップ３５４．２と同
様であり説明は繰返さない。

【０１０３】以上説明したように、実施の形態３で用い
られるパワーオンリセット回路では、カウンタのカウン
ト数を２のｎ乗以外の値に設定でき、リセット解除まで
の時間の調整を細かく行なうことができる。また、分周
部とリングカウンタとを組合せることにより、リングカ
ウンタのみでカウンタを構成した場合と比べて回路面積
の増加を抑えることができる。

【０１０４】［実施の形態３の変形例］実施の形態３の
変形例では、図１３で説明した分周部３０２に代えて分
周部３０２Ａを用いる。

【０１０５】図１８は、分周部３０２Ａの構成を示した
回路図である。図１８を参照して、分周部３０２Ａは、
信号ＲＯＳＣの活性化に応じてデータがセットされ信号
ＲＥＳＥＴに応じてリセットされるラッチ回路４０２
と、ラッチ回路４０２から出力される信号ＱＲＯＳＣの
立上がりに応じて所定のパルス幅のパルスを発生するパ
ルス発生回路４０４と、パルス発生回路４０４から出力
される信号ＯＵＴ１を遅延する遅延回路４０６と、遅延
回路４０６の出力する信号ＯＵＴ２の立上がりに応じて
リセット信号ＲＥＳＥＴを活性化し、信号ＯＵＴ２がＬ
レベルに非活性化された後に信号ＲＯＳＣが活性化され
るまでリセット信号ＲＥＳＥＴの活性化を保持する保持
回路４０８とを含む。

【０１０６】ラッチ回路４０２は、信号ＺＥＸＴＰＯＲ
を受けて反転するインバータ４１０と、信号ＲＯＳＣと
信号ＱＲＯＳＣとを受けるＮＯＲ回路４１２と、ＯＲ回
路４１２の出力とインバータ４１０の出力と信号ＲＥＳ
ＥＴとを受けて信号ＱＲＯＳＣを出力する３入力のＮＯ
Ｒ回路４１４とを含む。

【０１０７】なお、信号ＺＥＸＴＰＯＲは信号ＥＸＴＰ
ＯＲの反転信号である。パルス発生回路４０４は、信号
ＱＲＯＳＣと信号ＺＥＸＴＰＯＲとを受けるＮＡＮＤ回
路４１６と、ＮＡＮＤ回路４１６の出力を受ける直列に
接続された複数のインバータ４１８〜４２０と、インバ
ータ４２０の出力と信号ＱＲＯＳＣとを受けるＮＡＮＤ
回路４２２と、ＮＡＮＤ回路４２２の出力を受けて反転
し信号ＯＵＴ１を出力するインバータ４２４とを含む。
ＮＡＮＤ回路４１６とインバータ４１８〜４２０は、信
号ＺＥＸＴＰＯＲがＨレベルの場合には奇数段のインバ
ータ列となり、この奇数段のインバータ列の遅延量はＢ
である。

【０１０８】遅延回路４０６は、信号ＯＵＴ１と信号Ｚ
ＥＸＴＰＯＲとを受けるＮＡＮＤ回路４２６と、ＮＡＮ
Ｄ回路４２６の出力を受けて反転するインバータ４２８
と、インバータ４２８の出力と信号ＺＥＸＴＰＯＲとを
受けるＮＡＮＤ回路４３０と、ＮＡＮＤ回路４３０の出
力を受けて反転し信号ＯＵＴ２を出力するインバータ４
３２とを含む。なお、遅延回路４０６は、信号ＺＥＸＴ
ＰＯＲがＨレベルの場合には、偶数段のインバータ列と
なり、このインバータ列の遅延量はＡである。遅延量Ａ
を調整するためにインバータ４２８に直列に複数個のイ
ンバータを挿入してもよい。

【０１０９】保持回路４０８は、信号ＲＯＳＣの活性化
に応じて信号ＯＵＴを受けて反転するクロックドインバ
ータ４３４と、信号ＺＥＸＴＰＯＲを受けて反転するイ
ンバータ４３６と、クロックドインバータ４３４の出力
とインバータ４３６の出力とを受けるＮＯＲ回路４３８
と、ＮＯＲ回路４３８の出力を受けて反転しクロックド
インバータ４３４の出力ノードにフィードバックするイ
ンバータ４４０と、ＮＯＲ回路４３８の出力と信号ＯＵ
Ｔ２とを受けるＮＯＲ回路４４２と、ＮＯＲ回路４４２
の出力を受けて反転し信号ＲＥＳＥＴを出力するインバ
ータ４４４とを含む。

【０１１０】図１９は、図１８に示した分周部３０２Ａ
の動作を説明するための動作波形図である。

【０１１１】図１８、図１９を参照して、時刻ｔ０以前
に信号ＺＥＸＴＰＯＲが一旦Ｌレベルに設定されて初期
化がなされており、信号ＲＯＳＣ，ＱＲＯＳＣ，ＯＵＴ
１，ＯＵＴ２，ＲＥＳＥＴはすべてＬレベルに設定され
ている。

【０１１２】時刻ｔ１において信号ＲＯＳＣがＬレベル
からＨレベルに立上がると、ラッチ回路４０２にデータ
がセットされ信号ＱＲＯＳＣはＬレベルからＨレベルに
立上がる。応じて、パルス発生回路４０４は信号ＯＵＴ
１をＬレベルからＨレベルに変化させ、そして時刻ｔ１
から遅延量Ｂが経過した時刻ｔ２において信号ＯＵＴ１
をＨレベルからＬレベルに立下げる。

【０１１３】時刻ｔ１における信号ＯＵＴ１の立上がり
は、遅延回路４０６を経由するので遅延回路４０６の出
力である信号ＯＵＴ２は時刻ｔ３においてＬレベルから
Ｈレベルに立上がる。時刻ｔ１〜ｔ３は遅延回路４０６
の遅延量Ａに相当する時間である。

【０１１４】時刻ｔ３において信号ＯＵＴ２の立上がり
に応じて信号ＲＥＳＥＴがＬレベルからＨレベルに変化
すると、ラッチ回路４０２がリセットされるので信号Ｑ
ＲＯＳＣはＨレベルからＬレベルに立下がる。

【０１１５】同様に時刻ｔ４において時刻ｔ２における
信号ＯＵＴ１の立下がりが伝達されて信号ＯＵＴ２がＨ
レベルからＬレベルに立下がる。

【０１１６】しかし、信号ＯＵＴ２が時刻ｔ４において
ＨレベルからＬレベルに変化しても保持回路４０８が存
在するので信号ＲＥＳＥＴは直ちに変化することはな
い。

【０１１７】時刻ｔ５において、保持回路４０８のクロ
ックドインバータ４３４が信号ＲＯＳＣの立上がりに応
じて活性化される。Ｌレベルとなった信号ＯＵＴ２がＯ
Ｒ回路４３８にも伝達されるので、応じて信号ＲＥＳＥ
ＴはＨレベルからＬレベルに立下がる。そして信号ＱＲ
ＯＳＣは再びＬレベルからＨレベルに立上がり時刻ｔ１
〜時刻ｔ５の動作が繰返される。

【０１１８】図１８に示した分周部３０２Ａを用いるこ
とにより、図１３に示した分周部３０２を用いた場合に
比べて回路面積をさらに小さくできる。また、遅延量
Ａ，Ｂを調整することによって分周の周期を簡単に変え
ることができるという利点もある。

【０１１９】［実施の形態４］図２０は、実施の形態４
で用いられるパワーオンリセット回路４００の構成を示
した回路図である。

【０１２０】図２０を参照して、パワーオンリセット回
路４００は、図１２で示したパワーオンリセット回路３
００の構成に加えてリングオシレータ６２とカウンタ３
０１との間にノイズキャンセラ２０２を設ける。ノイズ
キャンセラ２０２の構成は、図１０で説明しているの
で、説明は繰返さない。

【０１２１】これにより、リングオシレータ６２で発生
された信号ＲＯＳＣにパルス幅の狭いノイズが重畳した
場合にこれを除去した信号ＣＲＯＳＣをカウンタ３０１
に与える。

【０１２２】実施の形態４のパワーオンリセット回路を
用いることにより、電源立上げ時にノイズによる誤動作
を防止でき、かつ、リセット解除までの時間の調整を回
路面積の増加を抑えつつ実現することができる。

【０１２３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１２４】

【発明の効果】請求項１に記載の半導体装置は、内部電
源電位に応じて発振回路が発振し、それを計数回路が計
数してリセット信号が発生されるので、外部電源電位に
対して内部電源電位の立上りが遅い場合であっても、適
切なリセット信号を発生することができる。

【０１２５】請求項２，３に記載の半導体装置は、請求
項１に記載の半導体装置の奏する効果に加えて、ノイズ
キャンセル回路によって発振回路の出力に発生するノイ
ズが除去されるので、計数回路が誤動作してリセット時
間が不充分になってしまうことを防止することができ
る。

【０１２６】請求項４，５に記載の半導体装置は、請求
項１に記載の半導体装置の奏する効果に加えて、リセッ
ト時間が経過すると発振回路の発振が停止されるので、
不要な消費電流を低減させることができる。

【０１２７】請求項６に記載の半導体装置は、請求項１
に記載の半導体装置の奏する効果に加えて、具体的な計
数回路を実現することができる。

【０１２８】請求項７，８に記載の半導体装置は、請求
項１に記載の半導体装置の奏する効果に加えて、計数回
路によってリセット時間を調整することが容易に行なえ
る。

【０１２９】請求項９，１０に記載の半導体装置は、請
求項１に記載の半導体装置の奏する効果に加えて、メモ
リアレイが含まれる複数の内部電源電位を用いる半導体
記憶装置において、確実に内部回路の初期化を行なうこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の半導体装置１の構成
を示す概略ブロック図である。

【図２】図１におけるパワーオンリセット回路５６の
構成を示す回路図である。

【図３】図２におけるリングオシレータ６２の構成を
示した回路図である。

【図４】図３に示したリングオシレータ６２の動作を
説明するための動作波形図である。

【図５】図２におけるカウンタ６４の構成例の１つを
示した回路図である。

【図６】図５におけるＴフリップフロップ８２の構成
を示す回路図である。

【図７】図５のカウンタ６４の動作を説明するための
動作波形図である。

【図８】実施の形態１におけるパワーオンリセット回
路５６の動作を説明するための動作波形図である。

【図９】パワーオンリセット回路２００の構成を示す
回路図である。

【図１０】ノイズキャンセラ２０２の構成を示す回路
図である。

【図１１】図１０に示したノイズキャンセラ２０２の
動作を説明するための動作波形図である。

【図１２】実施の形態３で用いられるパワーオンリセ
ット回路３００の構成を示した回路図である。

【図１３】分周部３０２の構成を示した回路図であ
る。

【図１４】図１３に示した分周部３０２の動作を説明
するための動作波形図である。

【図１５】図１２におけるリングカウンタ３０５の構
成を示す回路図である。

【図１６】図１５におけるＤフリップフロップ３５
４．１の構成を示した回路図である。

【図１７】Ｄフリップフロップ３５４．２の構成を示
した回路図である。

【図１８】分周部３０２Ａの構成を示した回路図であ
る。

【図１９】図１８に示した分周部３０２Ａの動作を説
明するための動作波形図である。

【図２０】実施の形態４で用いられるパワーオンリセ
ット回路４００の構成を示した回路図である。

【図２１】従来の代表的なパワーオンリセット回路５
０２の構成を示した回路図である。

【図２２】パワーオンリセット回路５０２の動作を説
明するための動作波形図である。

【符号の説明】

１半導体装置、２，３０内部回路、４ロウアドレ
スバッファ、５コラムアドレスバッファ、１０ロウ
デコーダ、１２コラムデコーダ、１４メモリセルア
レイ、１６センスアンプ、１８プリアンプ、１９
ライトドライバ、２０出力バッファ、２２データ入
力バッファ、３２／ＲＡＳバッファ、３４／ＣＡＳ
バッファ、３６／ＷＥバッファ、３８書込制御回
路、４０リフレッシュ制御回路、４１ロウアドレス制
御回路、４４アレイ制御回路、４６読出制御回路、
４８ＡＴＤ回路、５０内部電源発生回路、５４電
圧降下回路、５５リセット信号発生回路、５６，６
０，２００，３００，４００，５０２パワーオンリセ
ット回路、５８外部パワーオンリセット回路、６２，
６４，３０１カウンタ、６２リングオシレータ、６
６，７４，８０，１０１，２０４，２１４，３０３，３
５２，３６２，３６６，３７４，３８２，３８８，３９
６，５０８インバータ、７２，９２，９４，９８，１
０２〜１０８，２１２，３１２〜３４８，３６８，３７
６，３８６，３９４ＮＡＮＤ回路、８２〜８８Ｔフ
リップフロップ、９６ＡＮＤ回路、１００，１１０，
３０８ＮＯＲ回路、２０２ノイズキャンセラ、２０３
遅延回路、３０２，３０４，３０６分周部、３０５
リングカウンタ、３５４．１〜３５４．ｎＤフリッ
プフロップ、３６４，３７０，３７２，３７８，３８
４，３９０，３９２，３９８トランスミッションゲー
ト、５０４抵抗、５０６キャパシタ、ＢＬビット
線、Ｉ／Ｏ入出力線、ＭＣメモリセル、ＲＤＢリ
ードデータバス、ＷＤＢ書込データバス、ＷＬワー
ド線。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5J055 AX57 BX41 CX27 GX01 GX02 5M024 AA21 AA51 BB27 BB32 GG01 GG05 GG06 GG12 GG20 PP01 PP02 PP03 PP07

Claims

【特許請求の範囲】

【請求項１】外部電源電位を受けて第１の内部電源電
位を発生する第１の電源回路と、前記第１の内部電源電位の活性化に応じて第１のリセッ
ト信号を出力する第１のパワーオンリセット回路とを備
え、前記第１のパワーオンリセット回路は、前記第１の内部電源電位の活性化に応じて発振を行なう
第１の発振回路と、前記外部電源電位を動作電源電位として受け、前記発振
回路の出力に応じて計数動作を行ない、計数値が所定値
に達すると前記第１のリセット信号をリセット状態から
リセット解除状態に遷移させる第１の計数回路とを含
む、半導体装置。
【請求項２】前記第１のパワーオンリセット回路は、前記第１の発振回路の出力を受けて、所定値よりも幅が
狭いパルスを消去するノイズキャンセル回路をさらに含
む、請求項１に記載の半導体装置。
【請求項３】前記ノイズキャンセル回路は、前記発振回路の出力を遅延させる遅延回路と、前記発振回路の出力と前記遅延回路の出力とを受けるＮ
ＡＮＤ回路とを含む、請求項２に記載の半導体装置。
【請求項４】前記第１の発振回路は、前記第１の内部
電源電位を動作電源電位として受け、前記第１の発振回路は、直列に接続された偶数段のインバータと、入力に前記偶数段のインバータの出力と発振リセット信
号とを受け、出力に前記偶数段のインバータの入力が接
続されるＮＡＮＤ回路とを含む、請求項１に記載の半導
体装置。
【請求項５】前記外部電源電位の活性化に応じて前記
第１の計数回路をリセットする外部パワーオンリセット
回路をさらに備え、前記第１のパワーオンリセット回路は、前記外部パワーオンリセット回路の出力に応じて前記発
振リセット信号を非活性化し、前記第１のリセット信号
に応じて前記発振リセット信号を活性化する発振停止制
御回路をさらに含む、請求項４に記載の半導体装置。
【請求項６】前記第１の計数回路は、前記第１の発振回路の出力を受ける直列に接続された複
数のＴフリップフロップを含む、請求項１に記載の半導
体装置。
【請求項７】前記第１の計数回路は、前記第１の発振回路の出力を受けて信号の周波数を２の
ｎ乗の分の１にする分周動作を行なう第１の計数部と、前記第１の計数部の出力に応じて計数動作を行なう第２
の計数部とを含む、請求項１に記載の半導体装置。
【請求項８】前記第２の計数部は、環状に接続され、前記第１の計数部の出力に応じてシフ
ト動作を行なう複数のＤフリップフロップを含む、請求
項７に記載の半導体装置。
【請求項９】前記第１の内部電源電位を動作電源電位
として受け、前記第１のリセット信号に応じてリセット
される第１の内部回路をさらに備え、前記第１の内部回路は、外部から与えられるデータの保
持を行なうメモリアレイを含む、請求項１に記載の半導
体装置。
【請求項１０】外部電源電位を受けて第２の内部電源
電位を発生する第２の電源回路と、前記第２の内部電源電位の活性化に応じて第２のリセッ
ト信号を出力する第２のパワーオンリセット回路とを備
え、前記第２のパワーオンリセット回路は、前記第２の内部電源電位の活性化に応じて発振を行なう
第２の発振回路と、前記外部電源電位を動作電源電位として受け、前記第２
の発振回路の出力に応じて計数動作を行ない、計数値が
所定値に達すると前記第２のリセット信号を出力する第
２の計数回路とを含み、前記第２の内部電源電位を動作電源電位として受け、前
記第２のリセット信号に応じてリセットされる第２の内
部回路をさらに備え、前記第２の内部回路は、外部から制御信号を受けて、前
記メモリアレイに対するタイミング制御を行なう制御回
路を含む、請求項９に記載の半導体装置。