CN112119460A - 用于切换存储器电路中的刷新状态的设备及方法 - Google Patents

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Abstract

本发明揭示一种设备，其可包含半导体装置，所述半导体装置包含经配置以接收内部时钟信号及基于所述内部时钟信号提供本地时钟信号的内部时钟电路。所述内部时钟电路包括经配置以响应于接收到退出自刷新模式的命令而停用所述本地时钟信号的提供达所述内部时钟信号的数个循环的时钟同步器。

Description

用于切换存储器电路中的刷新状态的设备及方法
背景技术
例如动态随机存取存储器(DRAM)的存储器装置需要自刷新来维持每一存储器单元中的电荷及数据值。在一些操作模式期间，一些电路组件可长时间保持非作用。在这些非作用周期期间，负偏压温度不稳定性(NBTI)效应可发生于例如金属氧化物半导体场效晶体管(MOSFET)的一些晶体管中。NBTI描述其中晶体管的栅极到源极电压是负的案例，这可导致阈值电压改变且因此导致受影响的晶体管降级。用于避免NBTI的一些方法包含周期性切换控制正常非作用电路系统的信号，但信号切换的一些伪像会在存储器装置变到不同操作模式时保留，且可导致虚假不正确数据被传输。
发明内容
在本发明的一方面中，一种设备包含经配置以接收第一时钟信号及基于所述第一时钟信号提供第二时钟信号的时钟电路。所述时钟电路还包含经配置以响应于接收到退出自刷新模式的命令而停用所述第二时钟信号的提供达所述第一时钟信号的数个循环的时钟同步器。
在本发明的一方面中，一种设备包含命令解码器及内部时钟电路。所述命令解码器经配置以响应于本地时钟信号而解码分别用于从存储器阵列读取数据或将数据写入到存储器阵列的读取或写入命令。所述内部时钟电路经配置以响应于接收到自刷新模式信号且还响应于内部时钟信号而启用所述本地时钟信号。所述自刷新模式信号包含指示从自刷新模式退出的第一值。所述内部时钟电路经配置以还在启用所述本地时钟信号之后使所述命令解码器的激活延迟数个时钟循环。
在本发明的一方面中，一种方法包含：在存储器阵列的内部时钟电路处接收自刷新模式信号；响应于所述自刷新模式信号具有指示从自刷新模式退出的第一值而启用本地时钟信号；在激活所述本地时钟信号之后的数个时钟循环取消激活命令掩码信号；及响应于所述命令掩码信号的所述取消激活及所述本地时钟信号而启用从所述存储器阵列读取数据或将数据写入到所述存储器阵列。
附图说明
将参考下图描述本发明，其中相同元件符号表示所有图中的相同项。
图1说明根据本文中揭示的一些实例的存储器装置的实例的示意性框图。
图2说明根据本文中揭示的一些实例的半导体中的内部时钟电路的示意性框图。
图3说明根据本文中揭示的一些实例的半导体计数器电路中的时钟同步器的示意图。
图4说明根据本文中揭示的一些实例的命令掩码电路的示意图。
图5说明根据本文中揭示的一些实例的用于在退出自刷新时启用从存储器装置读取数据或将数据写入到存储器装置的过程的实例。
图6说明根据本文中揭示的一些实例的半导体装置中的信号的时序图的实例。
具体实施方式
下文陈述特定细节以提供本发明的实施例的充分理解。然而，所属领域的技术人员应明白，可在没有这些特定细节的情况下实践本发明的实施例。此外，本发明的特定实施例仅供例示且不应用于将本发明的范围限于这些特定实施例。
图1说明根据本文中揭示的一些实例的半导体装置100的实例的示意性框图。半导体装置100包含存储器裸片。存储器裸片可包含命令/地址输入电路105、地址解码器110、命令解码器115、时钟输入电路120、内部时钟电路130、行解码器140、列解码器145、存储器阵列150、读取/写入放大器155、I/O电路160及电源电路170。
在一些实例中，半导体装置100可包含(但不限于)集成到(举例来说)单个半导体芯片中的DRAM装置，例如双倍数据率(DDR)DDR4、DDR5、低功耗DDR(LPDDR)。裸片可安装于例如存储器模块衬底、母板或类似物的外部衬底上。半导体装置100可进一步包含存储器阵列150。存储器阵列150包含多个存储体，每一存储体包含多个字线WL、多个位线BL及布置于多个字线WL与多个位线BL的相交点处的多个存储器单元MC。字线WL的选择由行解码器140执行，且位线BL的选择由列解码器145执行。感测放大器(SA)针对其对应位线BL定位，且连接到至少一个相应本地I/O线(LIOT/B)，LIOT/B又可经由用作开关的传送门(TG)耦合到至少两个主I/O线对(MIOT/B)中的相应者。
半导体装置100可操作于正常操作模式及自刷新模式中。在正常操作模式中，启用数据读取或写入，而在自刷新模式中，停用数据读取或写入。半导体装置100可采用多个外部端子，其包含耦合到命令/地址总线(C/A)的地址及命令端子、时钟端子CK及/CK、数据端子DQ、DQS及DM、电力供应端子VDD2、VSS、VDDQ及VSSQ。
可从外部对命令/地址端子供应地址信号及存储体地址信号。供应到地址端子的地址信号及存储体地址信号经由命令/地址输入电路105传送到地址解码器110。地址解码器110接收地址信号且解码地址信号以提供解码地址信号ADD。ADD信号包含解码行地址信号及解码列地址信号。将解码行地址信号提供到行解码器140，且将解码列地址信号提供到列解码器145。地址解码器110还接收存储体地址信号且将存储体地址信号供应到行解码器140、列解码器145。
可进一步从例如(举例来说)存储器控制器的外部对命令/地址端子供应命令信号。命令信号可经由C/A总线、经由命令/地址输入电路105提供到命令解码器115。命令解码器115解码命令信号以产生各种内部命令，其包含选择字线的行命令信号ACT及选择位线的列命令信号Read/Write(例如读取命令或写入命令)及进入或退出自刷新模式的命令。
因此，当发出读取命令且对行地址及列地址及时供应读取命令时，从由这些行地址及列地址指定的存储器阵列150中的存储器单元读取读取数据。读取数据DQ经由读取/写入放大器155及输入/输出电路160从数据端子DQ(数据)、DQS(数据选通)及DM(数据掩码)输出到外部。类似地，当发出写入命令且对行地址及列地址及时供应此命令且接着将写入数据供应到数据端子DQ、DQS、DM时，写入数据由输入/输出电路160的数据接收器接收且经由输入/输出电路160及读取/写入放大器155供应到存储器阵列150且写入到由行地址及列地址指定的存储器单元。
转到解释半导体装置100的外部端子，对时钟端子CK及/CK分别供应外部时钟信号及互补外部时钟信号。可将外部时钟信号(包含互补外部时钟信号)供应到时钟输入电路120。时钟输入电路120可接收外部时钟信号以产生内部时钟信号ICLK。将ICLK信号供应到内部时钟电路130，内部时钟电路130可经配置以接收ICLK信号及基于接收到的ICLK信号产生本地时钟信号LCLK。尽管不限于此，但内部时钟电路130可包含从内部时钟信号ICLK产生LCLK信号的延迟锁相环(DLL)电路、工作循环校正(DCC)电路或其组合。LCLK信号经供应到输入/输出电路160，且用作用于确定I/O操作的时序的时序信号。换句话说，输入/输出电路160可经配置以响应于LCLK信号而传输或接收数据。
对电力供应端子供应电力供应电势VDD及VSS。将这些电力供应电势VDD2及VSS供应到内部电压发生器电路170。内部电压发生器电路170基于电力供应电势VDD2及VSS产生各种内部电势VARY、VKK、VPERI及类似物。内部电势VARY主要用于存储器阵列150的感测放大器中，内部电势VKK主要用于行解码器140中，且内部电势VPERI用于许多其它电路块中。
还对电力供应端子供应电力供应电势VDDQ及VSSQ。将这些电力供应电势VDDQ及VSSQ供应到输入/输出电路160。电力供应电势VDDQ及VSSQ通常为分别相同于电力供应电势VDD2及VSS的电势。然而，专用电力供应电势VDDQ及VSSQ用于输入/输出电路160，使得由输入/输出电路160产生的电力供应噪声不传播到其它电路块。
进一步参考图1，时钟输入电路120可经配置以接收CK及/CK信号。时钟输入电路120还可包含经配置以产生NBTI时钟信号NBTI CLK的NBTI时钟发生器180。在一些实例中，NBTI CLK信号可具有比CK及/CK信号的频率低的频率。在一些案例中，时钟输入电路120可具有切换电路182，例如多路复用器。切换电路182可经配置以接收控制在输出处提供CK及/CK信号或NBTI CLK信号中的哪一个作为ICLK信号的NBTI信号。NBTI信号可指示进入到NBTI时钟模式中或从NBTI时钟模式退出。在一些实例中，NBTI模式可与自刷新模式或操作相关联。在一些实例中，NBTI信号可由命令解码器115供应。在其它实例中，NBTI信号可由命令地址输入电路105或刷新电路供应，刷新电路可为命令地址输入电路105、命令解码器115或半导体装置100的任何合适组件的一部分。
进一步参考图1，在一些案例中，命令地址输入电路105可提供时钟启用信号CKE。时钟启用信号CKE指示时钟输入电路120的内部时钟缓冲器是被启用还是被停用。在一些实例中，时钟启用信号CKE响应于进入到自刷新模式中而设置到第一值(例如非作用状态)及响应于从自刷新模式退出而设置到第二值(例如作用状态)。在一些实例中，内部时钟电路130可响应于时钟启用信号CKE而提供LCLK信号。
在一些实例中，可响应于从正常操作进入到自刷新模式中而将时钟启用信号CKE设置到非作用状态，且作为响应，NTBI信号可从第一值转变到第二值。当在自刷新模式中时，可停用从存储器单元阵列145读取数据及将数据写入到存储器单元阵列145。可响应于从自刷新模式退出而进入到正常操作中而将时钟启用信号CKE设置到作用状态，且作为响应，NTBI信号可从第二值转变到第一值。NBTI信号可立即转变到第二值，或可在从取消激活时钟启用信号CKE的时间起的一定延迟之后转变到第二值。响应于NBTI信号，切换电路182可在CK及/CK与自刷新时钟信号NBTI CLK之间切换。在一些实例中，CK及/CK信号可包含比NBTI CLK信号高频率的时钟信号，且作为响应，LCLK信号的频率还可包含更高频率时钟信号。因此，当ICLK信号是基于CK及/CK信号时，半导体装置100的电路系统可以较高时钟频率操作。当半导体装置100处于正常操作(例如读取/写入数据)中时，可取消激活NBTI CLK信号，且切换电路182可响应于NBTI信号具有第一值而提供CK及/CK信号作为ICLK信号。内部时钟电路130可基于ICLK信号提供LCLK信号。
响应于进入自刷新模式，可激活NBTI CLK信号，且切换电路182可响应于NBTI信号转变到第二值而提供NBTI CLK信号作为ICLK信号。在一些实例中，可期望在自刷新模式期间功耗较低。然而，完全切断信号ICLK信号(例如及LCLK信号)会导致半导体装置100的一些电路系统NBTI降级。因此，将ICLK信号切换到较低频率NBTI CLK信号可使用比使用具有较高频率的时钟(例如具有CK及/CK信号的频率的时钟)更少的功耗来防止半导体装置100的NBTI。
在一些案例中，当半导体装置100退出自刷新模式时，可取消激活NBTI CLK信号，且切换电路182可响应于NBTI信号转变到第一值而提供CK及/CK信号作为ICLK信号。然而，因为时钟信号传播通过半导体装置100的电路系统(包含在时钟输入电路120及内部时钟电路130内)，所以转变回正常操作时ICLK信号及/或LCLK信号上的伪像会导致命令、地址及/或数据被错误传输或接收。因此，响应于从自刷新模式退出，内部时钟电路130可包含停用LCLK信号的传播及响应于从自刷新模式转变到正常操作而使命令的处理延迟的电路系统。内部时钟电路130可从命令解码器115接收指示何时进入或退出自刷新模式的自刷新模式信号SREF。内部时钟电路130可包含同步器，其经配置以响应于SREFF信号(例如SREF信号的低电平有效补码)指示退出自刷新模式而停用LCLK信号的提供直到ICLK信号已切换达第一预设数目个循环。内部时钟电路130可进一步包含命令掩码电路，其经配置以响应于SREFF信号指示退出自刷新模式而提供导致命令解码器115使接收到的命令的处理延迟直到ICLK信号已切换达第二预设数目个时钟循环的CMD MASK信号。在一些实例中，时钟循环的第一预设数目小于循环的第二预设数目。在一段时间内停用LCLK信号及停用接收到的命令的处理可减少不正确地解译、传输或接收数据的机会。
图2说明根据本文中揭示的一些实例的半导体中的内部时钟电路200的示意性框图。举例来说，内部时钟电路200可经实施于图1中所展示的内部时钟电路130中。在一些案例中，内部时钟电路200可包含耦合到时钟树206及命令掩码电路208的时钟同步器204。时钟同步器204可经配置以接收内部时钟信号ICLK、CMD MASK信号、低电平有效时钟启用信号CKEF及低电平有效自刷新模式信号SREFF。在一些案例中，ICLK信号可从时钟输入电路(例如图1中的120)供应。(例如图1的半导体装置100)ICLK信号可基于图1的CK及/CK信号(例如，在正常操作期间)或NBTI CLK信号中的一者。NBTI CLK信号可具有比CK及/CK信号低的频率。响应于CKEF转变到非作用状态、SREFF信号转变到作用状态及CMD MASK信号转变到作用状态(例如，指示从自刷新模式退出)，时钟同步器204可经配置以停用内部时钟信号ICLKF的补码的提供达ICLK信号的数个循环。CKEF信号可指示时钟输入电路的输入时钟缓冲器是否被启用，且SREFF信号可指示转变到自刷新模式中及从自刷新模式转变出。此延迟可具有在ICLK信号从NBTI时钟切换时“清理”ICLK信号的效应。时钟同步器204可包含经配置以响应于ICLK与CMD MASK信号的组合(例如同步器时钟信号SYNCLK)而接收及传播SREFF信号作为低电平有效掉电自刷新模式信号PDREF(1)到(N)的串联耦合的触发器(FF)及/或锁存器。串联耦合的FF及/或锁存器可响应于CKEF信号的转变而复位。时钟同步器204可经配置以将PDREF(1)到(N)信号及SYNCLK信号提供到命令掩码电路208。
可将ICLKF信号提供到时钟树206。时钟树206可经配置以基于ICLKF信号在输出处提供LCLK信号。时钟树206可包含调整LCLK信号相对于ICLK信号的时序的DLL、DCC及/或其它电路系统。可将LCLK信号提供到半导体装置的下游电路系统，例如I/O电路系统(例如图1的输入/输出电路160)。
命令掩码电路208可耦合到时钟同步器204且经配置以基于SREFF、PDREFF(1)到(N)、SYNCLK及CKEF信号提供CMD MASK信号。命令掩码电路208可包含：串联耦合的FF，其经配置以响应于组合SYNCLK信号而接收及传播PDREFF(N)信号；及其它逻辑，其经配置以比较SREFF、PDREFF(1)到(N)及串联耦合的触发器的输出以设置CMD MASK信号。串联耦合的FF可响应于CKEF信号的转变而复位。
在操作中，内部时钟电路200接收ICLK、SREFF及CKEF信号。当将CKEF信号设置到作用状态(例如，指示输入时钟缓冲器被停用)且将SREFF信号设置到非作用状态(例如，指示内部时钟电路200处于自刷新模式)时，时钟同步器204基于ICLK信号提供ICLKF信号，且时钟树206基于ICLKF信号提供LCLK信号。当处于自刷新模式中时，ICLK可基于NBTI CLK信号，例如图1的NBTI CLK信号。另外，命令掩码电路208可基于SREFF信号将CMD MASK信号提供到作用状态(例如，指示命令处理被停用)。响应于CMD MASK信号被设置为作用，时钟同步器204可提供ICLK信号作为SYNCLK信号。
响应于CKEF信号转变到非作用状态(例如，指示输入时钟缓冲器被启用)，可使时钟同步器204及命令掩码电路208的电路系统复位，其包含使PDREF(1)到(N)信号复位。作为响应，可停用基于ICLK信号的ICLKF信号的输出。响应于SREFF信号转变到作用状态(例如，指示退出自刷新模式)，时钟同步器204的电路系统可传播SREFF信号以响应于SYNCLK信号而循序地设置PDREF(1)到(N)信号。在从SREFF信号转变到作用状态起N次转变SYNCLK信号之后，可设置PDSREFF(N)信号，且作为响应，时钟同步器204能够基于ICLKF信号提供ICLKF信号。命令掩码电路208的电路系统可响应于SYNCLK信号而传播PDSREFF(N)信号。在从SREFF信号转变到作用状态起N+M次转变SYNCLK信号之后，CMD MASK信号可转变到非作用状态(例如，启用接收到的命令的处理)。响应于CMD MASK信号转变到非作用状态，可停用SYNCLK信号，此可停用时钟同步器204及命令掩码电路208的电路系统。停用ICLKF信号及响应于在一段时间内从自刷新模式退出而经由CMD MASK信号停用命令处理可防止在从自刷新模式退出期间基于ICLK信号上的剩余伪像错误传输及接收数据。
图3说明根据本文中揭示的一些实例的实例时钟同步器300的示意图。时钟同步器300可经实施于图1的内部时钟电路130及/或图2的时钟同步器204中。
在一些实例中，时钟同步器300可包含串联耦合的一或多个触发器302(1)、302(2)、…、302(N)。举例来说，第一触发器302(1)的输出可耦合到第二触发器302(2)的输入，使得信号可传播通过一或多个翻转302(1)…302(N)。在非限制性实例中，低电平有效自刷新模式信号SREFF可从命令解码器电路(例如图1的命令解码器115)供应到第一触发器302(1)的输入D，接着传播通过一或多个触发器302(1)…302(N)。同步信号SYNCLK可经供应到触发器302(1)…302(N)中的每一者的时钟端子，且触发器302(1)…302(N)中的每一者可响应于SYNCLK信号而产生相应输出信号PDSREFF(1)、PSDREFF(2)、…、PDSREFF(N)。另外，来自最后一触发器302(N)的输出可耦合到时钟门控拓扑304。时钟门控拓扑304可包含可经配置以保持最后一触发器302(N)的输出作为输出信号OUT的锁存器。时钟同步器300还可包含响应于OUT信号而产生ICLKF信号的逻辑门，例如NAND门306。
在一些案例中，时钟同步器300可包含耦合到反相器310以响应于耦合到NAND门308的输入的ICLK信号而提供SYNCLK信号的NAND门308。因此，门308仅在CMDMASK是作用时(例如在NBTI交递窗期间)才唤醒SYNCLK。在所有其它时间停用SYNCLK。此促进半导体装置节省电力。SYNCLK信号可经供应到一或多个触发器302(1)…302(N)中的每一者的时钟端子(CLK)。SYNCLK信号还可耦合到时钟门控拓扑304的锁存器端子(LAT)。
在操作中，当半导体装置(例如图1的半导体装置100)在操作于自刷新模式中时，可将SREFF信号设置到非作用状态。通常，SREFF信号将响应于SYNCLK信号而传播通过触发器302(1)…302(N)且锁存于时钟门控拓扑304的输出处。然而，当处于自刷新模式中时，可将CKEF信号设置到作用状态，且作为响应，可使触发器302(1)…302(N)的低电平有效复位端子(RF)及时钟门控拓扑304的高电平有效复位端子RT保持复位状态(经由反相器)。响应于触发器302(1)…302(N)及时钟门控拓扑304的相应RF端子及RT端子保持复位状态，PDSREFF(1)…PDSREFF(N)信号及OUT信号可全部保持其先前设置值。因此，当处于自刷新模式中时，ICLKF信号基于ICLK信号(例如，基于NBTI CLK信号)继续提供以防止NBTI降级。
当半导体装置(例如图1的半导体装置100)处于自刷新模式中时，触发器(例如302(1)…302(N))处于复位状态。当半导体装置退出自刷新模式时，SREFF信号可转变到作用状态且CKEF信号可转变到非作用状态。响应于CKEF信号转变到非作用状态，可释放触发器的RF端子，且通过其时控SREF信息，如本文中进一步描述。具有低电平有效值的OUT信号可经由NAND门306停用ICLKF信号。作用状态中的SREFF信号可响应于SYNCLK信号而传播通过一或多个触发器302(1)…302(N)以供应到时钟门控拓扑304。经传播SREF信号可保持于时钟门控拓扑304的输出处作为OUT信号。OUT信号基于SREFF信号的传播转变到作用状态可使ICLKF信号能够基于ICLK信号转变。
因此，如所描述，一旦退出自刷新模式，则停用ICLKF信号直到设置到作用状态的SREFF信号传播通过触发器302(1)…302(N)及时钟门控拓扑304以响应于SYNCLK信号而将OUT信号转变到作用状态。换句话说，因为设置到作用状态的SREFF信号在一定延迟之后到达时钟门控拓扑304，所以ICLKF信号的切换也在一定延迟之后从NBTI CLK信号转变到CK及/CK信号。此可允许在恢复正常操作之前清除半导体装置的电路系统内的伪像(例如部分或虚假时钟)，为此将CK及/CK时钟信号供应到ICLKF信号。延迟中的时钟循环的数目可基于时钟同步器300的触发器302(1)…302(N)的数目。举例来说，触发器的数目可为4，且从内部时钟信号切换到外部时钟信号将对应地延迟4个时钟循环。
另外及/或替代地，时钟同步器300还可经配置以激活或取消激活SYNCLK信号。此可提供在无需触发器302(1)…302(N)时取消激活时钟同步器300的一或多个触发器302(1)…302(N)的优点。举例来说，时钟同步器300可经配置以在NAND门308处接收CMD MASK信号。当处于自刷新模式中时(例如，在从退出自刷新模式起的延迟内)，可将CMD MASK信号设置到非作用状态(例如，指示命令解码被停用)。当处于正常操作中时(例如，在从退出自刷新模式起的延迟之后)，可将命令掩码信号设置到作用状态(例如，指示命令解码被启用)。当将CMD MASK信号设置到非作用状态时，使SYNCLK信号保持恒定非作用状态，从而停用提供到一或多个触发器302(1)…302(N)的SYNCLK信号。
当将CMD MASK信号设置到作用状态时，逻辑NAND门308的输入呈高电平且SYNCLK信号可响应于ICLK信号而改变。
当半导体退出自刷新模式时，SREFF信号可转变到作用状态。在退出自刷新期间，CMD MASK信号在几个时钟循环内保持作用状态。此允许SYNCLK信号在其从NBTI CLK信号转变到CK/CK信号时与ICLK信号同步。响应于SYNCLK信号，一或多个触发器302(1)…302(N)可使SREFF信号的作用状态传播通过最后一触发器302(N)及时钟门控拓扑304而到OUT信号。在数个时钟循环的延迟之后，CMD MASK信号可转变到非作用状态。响应于命令掩码转变到非作用状态，SYNCLK信号经由NAND门308设置到恒定作用状态，从而取消激活触发器302(1)…302(N)。对应地，来自时钟门控拓扑304的OUT信号保持作用状态。此允许ICLKF信号经由NAND门306与ICLK信号同步。因为CMD MASK信号从接收到退出自刷新的命令的时间起一定延迟后到达，所以可在退出自刷新模式之后的一段时间内停用ICLKF信号及基于ICLKF的本地时钟信号(例如图1及2的LCLK信号)。
图4说明根据本文中揭示的一些实例的命令掩码电路400的示意图。命令掩码电路400可经实施于图1的内部时钟电路130、图2的命令掩码电路208或其组合中。
命令掩码电路400可包含串联耦合的一或多个触发器402(1)…402(M)。举例来说，第一触发器402(1)的输出可耦合到第二触发器的输入，第二触发器的输出耦合到第三触发器的输入，等等依此类推，直到最后一触发器402(M)。在此配置中，信号可传播通过一或多个触发器402(1)…402(M)。在一些案例中，一或多个触发器402(1)…402(M)还可耦合到时钟同步器的一或多个触发器，例如图3的时钟同步器300的触发器302(1)…302(N)中的一或多者。举例来说，命令掩码电路400的第一触发器402(1)的输入可耦合到图3的时钟同步器300的最后一触发器的输出(例如，用于接收PDSREFF(N)信号)。触发器402(1)…402(M)中的每一者的时钟端子还可耦合到SYNCLK信号。因此，PDSREFF(N)信号可传播通过触发器402(1)…402(M)以提供相应PDSREFF(N)…PDSREFF(N+M)信号。
在一些案例中，命令掩码电路400可包含经配置以接收来自时钟同步器的触发器的SREFF信号及输出信号(例如PDSREFF(1)…PDSREFF(N)信号)及来自触发器402(1)…402(M)的输出信号(例如PDSREFF(N+1)…PDSREFF(N+M)信号)的时钟逻辑电路420。在一些案例中，时钟逻辑电路420可包含一或多个逻辑门，例如适应PDSREFF(1)…PDSREFF(N+M)信号的计数的一或多个NAND门。举例来说，如果时钟同步器300具有4个触发器，且如果命令掩码电路400具有3个触发器，那么时钟逻辑电路420可包含具有8个输入(例如7个触发器加SREFF信号)的一个NAND门。替代地，时钟逻辑电路420可包含两个4输入NAND门及并联耦合两个NAND门的输出的OR门。在本实例中，两个NAND门的每一输入耦合到来自时钟同步器300或命令掩码电路400的触发器的7个输入中的一者。两个NAND门的输出通过OR门进行OR运算。
命令掩码电路400可包含经配置以提供CMD MASK信号的额外逻辑门，例如NAND门408及反相器410。在实例配置中，当在退出自刷新时设置到作用状态的SREFF信号(例如图3的SREFF信号)已传播通过时钟同步器的触发器中的每一者且又传播通过触发器402(1)…402(M)中的每一者时，一或多个触发器(例如302(1)…302(N)、402(1)…402(M))中的每一者的输出信号将变成高电平，从而导致时钟逻辑电路420产生转变到非作用状态的CMDMASK信号，其指示命令解码器(例如图1的命令解码器115)被启用。CMD MASK信号可在从时钟同步器的最后一触发器的输出起的另一延迟后设置到非作用状态，例如基于图3的PDSREFF(N)信号。经延迟CMD MASK信号可经提供到时钟同步器以用于产生SYNCLK信号(例如图3的SYNCLK信号)。
各种方法可经实施于参考图1到4描述的实施例中。图5说明根据本文中揭示的一些实例的用于响应于退出自刷新模式而操作半导体装置的实例方法500。方法500可完全或部分由I/O电路160(图1)、内部时钟电路130(图1)、时钟输入电路120(图1)、内部时钟电路200(图2)、时钟同步器300(图3)、命令掩码电路400(图4)或其组合执行。
方法500可包含在502在存储器阵列的内部时钟电路处接收自刷新模式信号。在一些实例中，自刷新模式信号可对应于图1及/或2的SREF信号及/或图3及/或4的SREFF信号。存储器阵列可对应于图1的存储器单元阵列150。内部时钟电路可对应于图1的内部时钟电路130及/或图2的内部时钟电路200。自刷新模式信号可响应于退出自刷新的命令而供应。自刷新模式信号可与退出自刷新CKE的命令一起从图1中的命令地址输入电路105供应。
方法500可进一步包含在504响应于自刷新模式信号具有第一值而启用本地时钟信号。第一值指示从自刷新模式退出。本地时钟信号可对应于图1及2的LCLK信号。在一些实例中，启用本地时钟信号可包含使具有第一值的刷新模式信号传播通过在内部时钟电路的时钟同步器中串联耦合的多个触发器以响应于同步器时钟信号而启用本地时钟信号。时钟同步器可对应于图2的时钟同步器204及/或图3的时钟同步器300。在一些实例中，多个触发器可对应于图3的触发器302(1)…302(N)。同步器点击信号可对应于图2到4中的任何者的SYNCLK信号。
在一些实例中，方法500还可包含在506在激活本地时钟信号之后的数个时钟循环取消激活命令掩码信号CMD MASK。命令掩码信号可对应于图1到4中的任何者的CMD MASK信号。在一些实例中，方法500可进一步包含使时钟同步器的多个触发器中的一个触发器的输出信号传播通过串联耦合的内部时钟电路的命令掩码电路的第二多个触发器以响应于同步器时钟信号而取消激活命令掩码信号，其中命令掩码信号的取消激活从由时钟同步器产生的本地时钟信号的启用起延迟数个时钟循环。命令掩码电路可对应于图2的命令掩码电路208及/或图4的命令掩码电路400。在一些实例中，第二多个触发器可对应于图4的触发器402(1)…402(M)。在一些实例中，命令掩码信号的延迟时钟循环的数目是基于命令掩码电路的触发器的数目。在一些实例中，取消激活命令掩码信号可包含在具有第一值的自刷新模式信号已传播通过时钟同步器的一或多个触发器中的最后一者时将命令掩码信号转变到逻辑低。在一些实例中，取消激活命令掩码信号可包含还在具有第一值的自刷新模式信号也已传播通过命令掩码电路的一或多个触发器中的最后一者时将命令掩码信号转变到逻辑低。在一些实例中，方法500可进一步包含响应于命令掩码信号及内部时钟信号而启用同步器时钟信号及响应于取消激活命令掩码信号而停用同步器时钟信号。
图6说明根据本文中揭示的一些实例的响应于退出自刷新模式而操作半导体装置的时序图600的实例。时序图600可描绘I/O电路160(图1)、内部时钟电路130(图1)、时钟输入电路120(图1)、内部时钟电路200(图2)、时钟同步器300(图3)、命令掩码电路400(图4)或其组合的操作。命令信号CMD可对应于经由图1的命令及地址总线接收的信号。时钟启用信号CKE可对应于图1的CKE信号、图2到4的CKEF信号的补码或其组合。内部时钟信号ICLK可对应于图1到3的ICLK信号。低电平有效自刷新模式信号SREFF信号可对应于图1及/或2的SREF信号的补码、图3及/或4的SREFF信号或其组合。低电平有效掉电自刷新模式信号PDREFF(1)到(6)可对应于图3及4的PDREFF(1)到(M)信号。举例来说，在时序图600中描绘的实例中，时钟同步器可包含对应于PDREFF(1)到(4)信号的4个触发器，且命令掩码电路可包含对应于PDREFF(5)到(6)信号的2个触发器。命令掩码信号CMD MASK可对应于图1到4的CMD MASK信号。举例来说，在时序图600中描绘的实例中，时钟同步器可包含4个触发器，且命令掩码电路可包含2个触发器。低电平有效内部时钟信号ICLKF可对应于图3的ICLKF信号。
在时间T1之前，半导体装置可处于自刷新模式中。在时间T1，命令行CKE可响应于接收到退出自刷新的命令而从低逻辑电平变到高逻辑电平。在时间T2，响应于自刷新退出命令，SREFF信号可从低电平变到高电平。SREFF信号可传播通过时钟同步器(例如图2的时钟同步器204及/或图3的时钟同步器300)的一或多个触发器作为PDSREFF(1)、PDSREFF(2)…PDSREFF(6)信号。
在时间T3，ICLK信号可开始以更高频率转变，从而指示例如图1的CK及/CK的外部时钟信号开始。然而，ICLKF信号可基于PDSREFF(4)信号具有低逻辑值来保持停用。
在时间T4，PDSREFF(4)转变到高逻辑值，且作为响应，ICLKF信号可基于ICLK信号开始转变。
在时间T4到T5之间，时钟同步器及命令掩码电路的触发器可经配置以基于CMDMASK信号具有低逻辑值来操作。在时间T5，CMD MASK信号可响应于PDREFF(6)信号转变到高逻辑值而转变到低电平。可响应于CMD MASK信号转变到高逻辑值而停用时钟同步器及命令掩码电路的触发器。
时序图600是用于说明各种描述实施例的操作的实例。尽管时序图600描绘所包含信号的信号转变的特定布置，但所属领域的技术人员应了解，可在不背离本发明的范围的情况下在不同案例中包含额外或不同转变。此外，时序图600中表示的信号的量值的描绘不希望是按比例的，且代表性时序是时序特性的说明性实例。
图1到6中的各个实施例可相较于现存存储器装置及系统的优点在于：响应于退出自刷新的命令，ICLKF信号产生全循环清除时钟信号。此外，在对反相时钟信号持续供应外部时钟信号之后停用命令掩码信号(从而导致命令解码器就绪)。这些各种特征促成降低由于在退出自刷新时转变时钟信号而解码意外命令的可能性的优点。
应从上文了解，尽管本文中已出于说明目的描述本发明的特定实施例，但可在不背离本发明的精神及范围的情况下对各种特征进行各种修改或组合。举例来说，本文中揭示的例如内部时钟电路(图2)的时钟同步器及命令掩码电路的各种电路可包含一个集成电路或多个电路。在其它案例中，时钟输入电路(例如图1中的120)可为独立的或为内部时钟电路130(图1)的部分。退出自刷新模式CKE的命令及/或内部NBTI信号可由命令地址输入电路105或命令解码器115供应。因此，本发明仅受所附权利要求书限制。

Claims (20)

1.一种设备，其包括：
时钟电路，其经配置以接收第一时钟信号及基于所述第一时钟信号提供第二时钟信号；其中所述时钟电路包括经配置以响应于接收到退出自刷新模式的命令而停用所述第二时钟信号的提供达所述第一时钟信号的数个循环的时钟同步器。
2.根据权利要求1所述的设备，其进一步包括经配置以至少部分基于所述第二时钟信号传输或接收数据的输入/输出I/O电路。
3.根据权利要求1所述的设备，其中所述时钟同步器包括串联耦合的多个触发器，其中至少部分响应于自刷新模式信号传播通过所述多个触发器中的每一者而启用所述第二时钟信号的提供。
4.根据权利要求3所述的设备，其中所述多个触发器中的第一触发器经配置以至少部分响应于同步器时钟信号而将具有第一值的所述自刷新模式信号提供到所述多个触发器中的第二触发器的输入，其中所述第一值指示从所述自刷新模式退出，且所述同步器时钟信号是基于所述第一时钟信号。
5.一种设备，其包括：
命令解码器，其经配置以响应于本地时钟信号而解码分别用于从存储器阵列读取数据或将数据写入到存储器阵列的读取或写入命令；及
内部时钟电路，其经配置以：
响应于接收到具有第一值的自刷新模式信号且还响应于内部时钟信号而启用所述本地时钟信号，其中所述第一值指示从自刷新模式退出；及
在启用所述本地时钟信号之后使所述命令解码器的激活延迟数个时钟循环。
6.根据权利要求5所述的设备，其中所述命令解码器经配置以将所述自刷新模式信号提供到所述内部时钟电路。
7.根据权利要求5所述的设备，其中所述内部时钟电路包括时钟同步器，所述时钟同步器包括串联耦合的多个触发器且经配置以响应于所述自刷新模式信号传播通过所述多个触发器而启用所述本地时钟信号。
8.根据权利要求7所述的设备，其中所述时钟同步器的所述多个触发器中的第一触发器经配置以响应于同步器时钟信号而将所述自刷新模式信号提供到所述多个触发器中的第二触发器的输入，其中所述同步器时钟信号是基于所述内部时钟信号。
9.根据权利要求7所述的设备，其中所述内部时钟电路进一步包括耦合到所述时钟同步器且经配置以基于提供到所述命令解码器的命令掩码信号的值控制所述命令解码器的所述激活的命令掩码电路，其中所述命令掩码信号是基于来自所述时钟同步器的所述多个触发器的输出信号。
10.根据权利要求9所述的设备，其中所述命令掩码电路包括串联耦合到所述时钟同步器的所述多个触发器中的一者的第二多个触发器，且所述命令掩码信号还基于来自所述第二多个触发器的输出信号。
11.根据权利要求10所述的设备，其中所述命令掩码电路的所述第二多个触发器中的第一触发器的输出耦合到所述命令掩码电路的所述第二多个触发器中的第二触发器的输入以响应于所述同步器时钟信号而使所述第一触发器的输出信号传播到所述第二触发器。
12.根据权利要求9所述的设备，其中所述命令掩码电路进一步经配置以通过在激活所述本地时钟信号之后的所述数个时钟循环取消激活所述命令掩码信号来供应所述命令掩码信号。
13.根据权利要求12所述的设备，其中将来自所述命令掩码电路的所述命令掩码信号进一步供应到所述时钟同步器以激活或取消激活所述时钟同步器的所述多个触发器的时钟。
14.一种方法，其包括：
在存储器阵列的内部时钟电路处接收自刷新模式信号；
响应于所述自刷新模式信号具有第一值而启用本地时钟信号，其中所述第一值指示从自刷新模式退出；
在激活所述本地时钟信号之后的数个时钟循环取消激活命令掩码信号；及
响应于所述命令掩码信号的所述取消激活及所述本地时钟信号而启用从所述存储器阵列读取数据或将数据写入到所述存储器阵列。
15.根据权利要求14所述的方法，其中启用所述本地时钟信号包括使具有所述第一值的所述自刷新模式信号传播通过在所述内部时钟电路的时钟同步器中串联耦合的多个触发器以响应于同步器时钟信号而启用所述本地时钟信号。
16.根据权利要求15所述的方法，其进一步包括使所述时钟同步器的所述多个触发器中的一个触发器的输出信号传播通过串联耦合的所述内部时钟电路的命令掩码电路的第二多个触发器以响应于所述同步器时钟信号而取消激活所述命令掩码信号，其中所述命令掩码信号的所述取消激活从由所述时钟同步器产生的所述本地时钟信号的所述启用起延迟所述数个时钟循环。
17.根据权利要求16所述的方法，其中所述命令掩码信号的延迟时钟循环的数目是基于所述命令掩码电路的触发器的数目。
18.根据权利要求16所述的方法，其中取消激活所述命令掩码信号包括在具有所述第一值的所述自刷新模式信号已传播通过所述时钟同步器的所述一或多个触发器中的最后一者时将所述命令掩码信号转变到逻辑低。
19.根据权利要求18所述的方法，其中取消激活所述命令掩码信号包括还在具有所述第一值的所述自刷新模式信号也已传播通过所述命令掩码电路的所述一或多个触发器中的最后一者时将所述命令掩码信号转变到所述逻辑低。
20.根据权利要求15所述的方法，其进一步包括：
响应于所述命令掩码信号及内部时钟信号而启用所述同步器时钟信号；及
响应于所述命令掩码信号的所述取消激活而停用所述同步器时钟信号。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11049543B2 (en) * 2019-09-03 2021-06-29 Micron Technology, Inc. Apparatuses and methods for deactivating a delay locked loop update in semiconductor devices
KR20220099347A (ko) * 2021-01-06 2022-07-13 삼성전자주식회사 메모리 장치를 제어하는 가속기, 이를 포함하는 컴퓨팅 시스템 및 가속기의 동작방법

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0640981A2 (en) * 1993-08-26 1995-03-01 Nec Corporation Semiconductor integrated circuit device having low-power consumption signal input circuit responsive to high-speed small-amplitude input signal
KR20030001844A (ko) * 2001-06-28 2003-01-08 삼성전자 주식회사 노이즈에 둔감한 셀프 리프레쉬 제어회로
CN1411070A (zh) * 2001-09-28 2003-04-16 富士通株式会社 半导体存储器件
US20110103165A1 (en) * 2009-10-29 2011-05-05 Hynix Semiconductor Inc. Self-refresh test circuit of semiconductor memory apparatus
US20120155212A1 (en) * 2010-12-16 2012-06-21 Elpida Memory, Inc. Semiconductor device generating a clock signal when required
US20120269015A1 (en) * 2011-04-25 2012-10-25 Micron Technology, Inc. Command paths, apparatuses, memories, and methods for providing internal commands to a data path
US20130031305A1 (en) * 2011-07-28 2013-01-31 Elpida Memory, Inc. Information processing system including semiconductor device having self-refresh mode
US20140003178A1 (en) * 2012-06-28 2014-01-02 SK Hynix Inc. Semiconductor memory device
US20140052878A1 (en) * 2007-08-16 2014-02-20 Micron Technology, Inc. Command interface systems and methods
US20150340072A1 (en) * 2014-05-22 2015-11-26 Micron Technology, Inc. Apparatuses and methods for timing provision of a command to input circuitry
CN107408406A (zh) * 2015-04-22 2017-11-28 美光科技公司 用于减少命令移位器的方法及设备
CN108022610A (zh) * 2016-10-28 2018-05-11 芯成半导体有限公司 同步半导体集成电路中的时控式命令时序调整

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011034632A (ja) 2009-07-31 2011-02-17 Elpida Memory Inc 半導体記憶装置及びそのテスト方法
US8446793B2 (en) * 2010-03-31 2013-05-21 Hynix Semiconductor Inc. Semiconductor memory device including clock control circuit and method for operating the same
KR20150000228A (ko) 2013-06-24 2015-01-02 에스케이하이닉스 주식회사 반도체 집적 회로
US8963646B1 (en) * 2013-08-19 2015-02-24 Nanya Technology Corporation Delay line ring oscillation apparatus
CN105280220B (zh) 2015-11-16 2019-03-15 西安紫光国芯半导体有限公司 改善dram存储器自刷新退出的dll锁定过程电路和锁定方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0640981A2 (en) * 1993-08-26 1995-03-01 Nec Corporation Semiconductor integrated circuit device having low-power consumption signal input circuit responsive to high-speed small-amplitude input signal
KR20030001844A (ko) * 2001-06-28 2003-01-08 삼성전자 주식회사 노이즈에 둔감한 셀프 리프레쉬 제어회로
CN1411070A (zh) * 2001-09-28 2003-04-16 富士通株式会社 半导体存储器件
US20140052878A1 (en) * 2007-08-16 2014-02-20 Micron Technology, Inc. Command interface systems and methods
US20110103165A1 (en) * 2009-10-29 2011-05-05 Hynix Semiconductor Inc. Self-refresh test circuit of semiconductor memory apparatus
US20120155212A1 (en) * 2010-12-16 2012-06-21 Elpida Memory, Inc. Semiconductor device generating a clock signal when required
US20120269015A1 (en) * 2011-04-25 2012-10-25 Micron Technology, Inc. Command paths, apparatuses, memories, and methods for providing internal commands to a data path
US20130031305A1 (en) * 2011-07-28 2013-01-31 Elpida Memory, Inc. Information processing system including semiconductor device having self-refresh mode
US20140003178A1 (en) * 2012-06-28 2014-01-02 SK Hynix Inc. Semiconductor memory device
US20150340072A1 (en) * 2014-05-22 2015-11-26 Micron Technology, Inc. Apparatuses and methods for timing provision of a command to input circuitry
CN107408406A (zh) * 2015-04-22 2017-11-28 美光科技公司 用于减少命令移位器的方法及设备
CN108022610A (zh) * 2016-10-28 2018-05-11 芯成半导体有限公司 同步半导体集成电路中的时控式命令时序调整

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