JP2011034632A - 半導体記憶装置及びそのテスト方法 - Google Patents

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Abstract

【課題】パーシャルアレイセルフリフレッシュ機能を高速にテストする。
【解決手段】メモリセルアレイ２０内の複数の領域のうち、セルフリフレッシュ動作を行わない領域を示すマスク情報ＭＡＳＫを格納するマスク情報格納回路３６と、セルフリフレッシュコマンドによって活性化され、リフレッシュアドレスＲｅｆＡＤＤとマスク情報ＭＡＳＫとの一致を検出したことに応答して一致信号ＨＩＴを生成するマスク判定回路３４と、一致信号ＨＩＴの活性化に応答してセルフリフレッシュ動作を禁止するリフレッシュ動作制御回路３５とを備える。マスク判定回路３４は、テストモード信号ＴＳＥＴが活性化している場合には、オートリフレッシュコマンドによっても活性化される。これにより、実際にセルフリフレッシュモードにエントリすることなくパーシャルアレイセルフリフレッシュ機能のテストが行える。
【選択図】図１

Description

本発明は半導体記憶装置及びそのテスト方法に関し、特に、パーシャルアレイセルフリフレッシュ動作を行うことが可能な半導体記憶装置及びそのテスト方法に関する。
代表的な半導体記憶装置であるＤＲＡＭ（Dynamic Random Access Memory）は、広く知られているように、データを保持するために定期的なリフレッシュ動作が必要である。リフレッシュ動作にはいくつかの種類があり、外部からリフレッシュコマンドを発行する度に行うものはオートリフレッシュと呼ばれ、内部でリフレッシュ信号を周期的に自動生成することにより行うものはセルフリフレッシュと呼ばれる。このうち、セルフリフレッシュはスタンバイ時において行われるリフレッシュ動作であり、低消費電力での動作が求められる。
ＤＲＡＭの中でも、モバイル向け製品のように低消費電力が強く求められる分野においては、メモリセルアレイの全てをセルフリフレッシュするのではなく、一部の領域のみをセルフリフレッシュするパーシャルアレイセルフリフレッシュと呼ばれる動作がサポートされていることがある。パーシャルアレイセルフリフレッシュを行えば、データの保持が不要な領域についてはリフレッシュ動作が行われないことから、スタンバイ時における消費電力を低減することが可能となる。
パーシャルアレイセルフリフレッシュにおける領域ごとのリフレッシュ動作の有無は、あらかじめ所定のパターンが用意されているか、或いは、バンクごとに指定することができる。あらかじめ所定のパターンが用意されている例としては、例えばバンク０〜バンク３からなるメモリにおいて、バンク０のみリフレッシュするパターン、バンク０とバンク１のみリフレッシュするパターン、全てのバンク０〜バンク３をリフレッシュするパターンの３パターンが用意されている例が挙げられる。また、バンクごとに指定する例としては、例えばバンク０〜バンク７からなるメモリにおいて、バンクごとにリフレッシュ動作の有無を指定可能な例が挙げられる。この場合、パターンとしては２５５（＝２８−１）パターン存在する（全てのバンクをリフレッシュしないパターンを除くため、２８から１を引いている）。
ここで、パーシャルアレイセルフリフレッシュが正しく機能しているか否かは、出荷前の動作試験によってテストされる。パーシャルアレイセルフリフレッシュのテストは、実際にセルフリフレッシュモードにエントリする必要があることから、１パターンのテストに比較的長い時間（１秒程度）がかかる。ここで、上述した前者の例（３パターン）ではテスト時間は約３秒であり、それほど問題とはならない。しかしながら、上述した後者の例（２５５パターン）ではテスト時間が約２５５秒となり、無視できない時間を要してしまうことになる。
しかも、近年においては、各バンクを複数のセグメントに分割し、リフレッシュ動作の有無をセグメント単位で指定することが求められている。ここで、８バンク×８セグメント構成を想定すると、パターンとしてはバンクについて２５５（＝２８−１）パターン、セグメントについても２５５（＝２８−１）パターン存在することから、合計で６５０２５（＝２５５２）パターンも存在することになる。このため、テスト時間は約６５０２５秒（約１８時間）となり、量産品に対するテスト時間としては非現実的な長さとなってしまう。
「パーシャルアレイセルフリフレッシュ」エルピーダメモリテクニカルノート、２００５年、＜URL: http://www.elpida.com/pdfs/J0597E10.pdf＞
このように、パーシャルアレイセルフリフレッシュ動作を行うことが可能な従来の半導体記憶装置では、リフレッシュ動作の有無を細かく指定可能であるほど、当該機能のテストに多くの時間がかかってしまうという問題があった。尚、かかる問題は、ＤＲＡＭに限らず、データを保持するためにリフレッシュ動作が必要な全ての半導体記憶装置において生じる問題である。
本発明による半導体記憶装置は、セルフリフレッシュコマンドに基づいてセルフリフレッシュ動作を行い、オートリフレッシュコマンドに基づいてオートリフレッシュ動作を行う半導体記憶装置であって、複数の領域を含むメモリセルアレイと、前記複数の領域のうち、前記セルフリフレッシュ動作を行わない領域を示すマスク情報を格納するマスク情報格納回路と、前記セルフリフレッシュコマンドによって活性化され、リフレッシュアドレスと前記マスク情報との一致を検出したことに応答して一致信号を生成するマスク判定回路と、前記一致信号の活性化に応答してセルフリフレッシュ動作を禁止するリフレッシュ動作制御回路と、を備え、前記マスク判定回路は、テストモード信号が活性化している場合には、前記オートリフレッシュコマンドによっても活性化されることを特徴とする。
本発明による半導体記憶装置のテスト方法は、テストモード信号を活性化させた状態で、前記オートリフレッシュコマンドを発行するとともにデータを入力することにより、前記メモリセルアレイへの書き込みを繰り返し行うステップと、前記メモリセルアレイからデータを読み出すステップと、前記メモリセルアレイに書き込んだデータと前記メモリセルアレイから読み出されたデータとを比較することにより、少なくとも前記マスク情報格納回路及び前記マスク判定回路を評価するステップと、を備えることを特徴とする。
本発明によれば、テストモード信号が活性化している場合には、オートリフレッシュコマンドによってマスク判定回路が活性することから、実際にセルフリフレッシュモードにエントリすることなくパーシャルアレイセルフリフレッシュ機能のテストを行うことが可能となる。オートリフレッシュコマンドは短い周期（例えば２００ｎｓ周期）で連続的に発行することができることから、リフレッシュ動作の有無を領域ごとに細かく指定可能であっても、パーシャルアレイセルフリフレッシュ機能が正常であるか否かを短時間でテストすることが可能となる。
本発明の好ましい実施形態による半導体記憶装置１０の構成を示すブロック図である。 メモリセルアレイ２０のバンク及びセグメント構成を示す図である。 （ａ）は、モードレジスタ２８への設定時におけるコマンドアドレス信号の割り付けを説明するための表であり、（ｂ）は、設定信号ＭＲ１６及びＭＲ１７の入力方法を説明するための表である。 （ａ）は信号ＯＰ０〜ＯＰ７とマスクされるバンクとの関係を説明するための表であり、（ｂ）は信号ＯＰ０〜ＯＰ７とマスクされるセグメントとの関係を説明するための表である。 マスク情報ＭＡＳＫによってマスクされるバンク及びセグメントの一例を示す表である。 リフレッシュライト回路４２の機能を説明するための模式図である。 リフレッシュライト回路４２に含まれるデータ反転回路４３の回路図である。 図８は、リフレッシュライト回路４２に含まれるカラムスイッチ制御回路４４の回路図である。 強制オン信号ＹＳＷＦＯＮの機能を説明するための回路図である。 本実施形態による半導体記憶装置１０のテストモード時における動作を説明するためのタイミング図である。 半導体記憶装置１０とこれをテストするテスタ８０との接続関係を示すブロック図である。 テスタ８０を用いた半導体記憶装置１０のテスト方法を示すフローチャートである。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体記憶装置１０の構成を示すブロック図である。
図１に示すように、本実施形態による半導体記憶装置１０は、複数のＤＲＡＭメモリセルＭＣを含むメモリセルアレイ２０を有している。メモリセルアレイ２０内には、複数のワード線ＷＬと複数のビット線ＢＬが互いに交差するように設けられており、その交点にメモリセルＭＣが配置されている。後述するように、メモリセルアレイ２０は８つのバンク０〜バンク７に分割されているとともに、各バンクは８つのセグメント０〜セグメント７に分割されている。
メモリセルアレイ２０に含まれるワード線ＷＬの選択は、ロウ選択信号Ｘａｄｄ又はリフレッシュアドレスＲｅｆＡＤＤに基づき、ワード線制御回路２１によって行われる。また、メモリセルアレイ２０に含まれるビット線ＢＬの選択は、カラム選択信号ＹＳＷＹ又は強制オン信号ＹＳＷＦＯＮに基づき、カラムスイッチ群２２によって行われる。カラムスイッチ群２２は、対応するビット線ＢＬに接続された複数のカラムスイッチＹＳＷによって構成されている。
ロウ選択信号Ｘａｄｄ及びカラム選択信号ＹＳＷＹは、外部のメモリコントローラから供給されるコマンドアドレス信号ＣＡ０〜ＣＡ９に基づいて生成される。具体的には、コマンドアドレス信号ＣＡ０〜ＣＡ９はアドレスラッチ回路２３にてラッチされ、このうち、ロウアドレスに相当する部分はＸデコーダ２４によってデコードされてロウ選択信号Ｘａｄｄとして出力され、カラムアドレスに相当する部分はＹデコーダ２５によってデコードされてカラム選択信号ＹＳＷＹとして出力される。
また、コマンドアドレス信号ＣＡ０〜ＣＡ９は、レジスタ回路２６にも供給される。レジスタ回路２６は、コマンドレジスタ２７及びモードレジスタ２８を含んでおり、コマンドアドレス信号ＣＡ０〜ＣＡ９及びコマンド信号ＣＭＤを受け、これらに基づいて各種信号を生成する。コマンド信号ＣＭＤとしては、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ及びチップセレクト信号ＣＳが含まれる。
コマンドレジスタ２７から出力される信号としては、セルフリフレッシュコマンドの発行に応答して出力されるセルフリフレッシュ内部コマンドＳＲと、オートリフレッシュコマンドの発行に応答して出力されるオートリフレッシュ内部コマンドＡＲが挙げられる。セルフリフレッシュ内部コマンドＳＲは、セルフリフレッシュオシレータ３１に供給され、セルフリフレッシュオシレータ３１はセルフリフレッシュ内部コマンドＳＲが活性化すると、内部リフレッシュ信号ＯＳＣを周期的に自動生成する。内部リフレッシュ信号ＯＳＣの生成周期は、メモリセルアレイ２０に含まれる全てのメモリセルＭＣの情報を保持可能な周期に設定される。
内部リフレッシュ信号ＯＳＣ及びオートリフレッシュ内部コマンドＡＲは、オアゲート３２を介してアドレスカウンタ３３に供給される。アドレスカウンタ３３は、リフレッシュアドレスＲｅｆＡＤＤを生成するカウンタであり、そのカウント値は、内部リフレッシュ信号ＯＳＣ又はオートリフレッシュ内部コマンドＡＲに応答して更新される。リフレッシュアドレスＲｅｆＡＤＤは、マスク判定回路３４及びリフレッシュ動作制御回路３５に供給される。
マスク判定回路３４は、セルフリフレッシュ内部コマンドＳＲによって活性化され、リフレッシュアドレスれｄＡＤＤとマスク情報ＭＡＳＫとの一致を検出したことに応答して、一致信号ＨＩＴをハイレベルに活性化させる。また、リフレッシュ動作制御回路３５は、セルフリフレッシュ内部コマンドＳＲ又はオートリフレッシュ内部コマンドＡＲによって活性化され、一致信号ＨＩＴが活性化していない場合には、リフレッシュ動作信号ＲｅｆＯＰＧＥＮを発生する。リフレッシュ動作信号ＲｅｆＯＰＧＥＮは、ワード線制御回路２１に供給され、これにより、指定されたリフレッシュアドレスＲｅｆＡＤＤに対するリフレッシュ動作が行われる。これに対し、一致信号ＨＩＴが活性化している場合にはリフレッシュ動作信号ＲｅｆＯＰＧＥＮが発生せず、これによりリフレッシュ動作が禁止される。
マスク情報ＭＡＳＫは、メモリセルアレイ２０に含まれるバンク及びセグメントのうち、セルフリフレッシュ動作を行わないバンク及びセグメントを示す情報であり、マスク情報格納回路３６より供給される。マスク情報格納回路３６は、セルフリフレッシュ動作を行わないバンクを示す情報が格納されたバンクマスク情報格納回路３７と、セルフリフレッシュ動作を行わないセグメントを示す情報が格納されたセグメントマスク情報格納回路３８を含んでおり、これにより、バンク及びセグメントごとにセルフリフレッシュ動作の有無を指定することができる。
図２はメモリセルアレイ２０のバンク及びセグメント構成を示す図であり、ハッチングが施されている部分がセルフリフレッシュ動作を行わないバンク及びセグメントであり、ハッチングが施されていない部分がセルフリフレッシュ動作を行うバンク及びセグメントである。
図２に示すように、本実施形態では、メモリセルアレイ２０が８つのバンク０〜バンク７に分割されているとともに、各バンクは８つのセグメント０〜セグメント７に分割されている。そして、各バンク０〜バンク７に対するセルフリフレッシュ動作の有無はバンクマスク情報格納回路３７によって個別に指定され、各セグメント０〜セグメント７に対するセルフリフレッシュ動作の有無はセグメントマスク情報格納回路３８によって個別に指定される。したがって、パーシャルアレイセルフリフレッシュのパターンとしては、バンクについて２５５（＝２８−１）パターン、セグメントについても２５５（＝２８−１）パターン存在することから、合計で６５０２５（＝２５５２）パターンとなる。
尚、バンクマスク情報格納回路３７及びセグメントマスク情報格納回路３８は、それぞれセルフリフレッシュ動作を行うバンク及びセグメントを記憶することによって、間接的にセルフリフレッシュ動作を行わないバンク及びセグメントを記憶しても構わない。
バンクマスク情報格納回路３７及びセグメントマスク情報格納回路３８に対するマスク情報ＭＡＳＫの設定は、モードレジスタ２８より供給される設定信号ＭＲ１６及びＭＲ１７によってそれぞれ行われる。
図３（ａ）は、モードレジスタ２８への設定時におけるコマンドアドレス信号の割り付けを説明するための表であり、図３（ｂ）は、設定信号ＭＲ１６及びＭＲ１７の入力方法を説明するための表である。
図３（ａ）に示すように、モードレジスタ２８への設定時（ＭＲＷ）においては、クロック信号ＣＫの立ち上がりエッジ及び立ち下がりエッジにてコマンドアドレス信号ＣＡ０〜ＣＡ９がそれぞれ取り込まれ、立ち上がりエッジにて取り込まれたＣＡ４〜ＣＡ９及び立ち下がりエッジにて取り込まれたＣＡ０〜ＣＡ１がそれぞれ信号ＭＡ０〜ＭＡ７として用いられ、立ち下がりエッジにて取り込まれたＣＡ２〜ＣＡ９がそれぞれ信号ＯＰ０〜ＯＰ７として用いられる。そして、図３（ｂ）に示すように、信号ＭＡ０〜ＭＡ７の値が１０Ｈ（１６進数）である場合に設定信号ＭＲ１６の入力モードとなり、信号ＯＰ０〜ＯＰ７の値がバンクマスク情報として用いられる。また、信号ＭＡ０〜ＭＡ７の値が１１Ｈ（１６進数）である場合に設定信号ＭＲ１７の入力モードとなり、信号ＯＰ０〜ＯＰ７の値がセグメントマスク情報として用いられる。
図４（ａ）は信号ＯＰ０〜ＯＰ７とマスクされるバンクとの関係を説明するための表であり、図４（ｂ）は信号ＯＰ０〜ＯＰ７とマスクされるセグメントとの関係を説明するための表である。
図４（ａ）に示すように、バンクマスク情報の設定時においては、信号ＯＰ０〜ＯＰ７がそれぞれバンク０〜バンク７に割り当てられ、その論理値が０であれば非マスク設定（セルフリフレッシュ許可設定）され、１であればマスク設定（セルフリフレッシュ禁止設定）される。尚、バンクはバンクアドレスＢＡ２〜ＢＡ０によって指定される。同様に、図４（ｂ）に示すように、セグメントマスク情報の設定時においては、信号ＯＰ０〜ＯＰ７がそれぞれセグメント０〜セグメント７に割り当てられ、その論理値が０であれば非マスク設定され、１であればマスク設定される。尚、セグメントはロウアドレスの上位ビットＲ１２〜Ｒ１０によって指定される。
図５は、マスク情報ＭＡＳＫによってマスクされるバンク及びセグメントの一例を示す表であり、Ｍと表示されている部分がマスクされるバンク及びセグメントである。
図５に示す例では、バンクマスク情報の設定値が１０００００１０ｂ（２進数）であり、セグメントマスク情報の設定値が１００００１００ｂ（２進数）である例を示している。この場合、バンク１及びバンク７と、セグメント２及びセグメント７がマスクされることになる。上述の通り、マスクされた領域については、セルフリフレッシュ動作が行われないため、セルフリフレッシュモードにエントリするとデータが失われる。
図１に戻って、モードレジスタ２８は、所定のテストモードにエントリすると、テストモード信号ＴＳＥＴをハイレベルに活性化させる。テストモード信号ＴＳＥＴは、オートリフレッシュ内部コマンドＡＲとともにアンドゲート４１に入力され、その出力はマスク判定回路３４に供給される。アンドゲート４１の出力がハイレベルに活性化すると、マスク判定回路３４が活性化される。つまり、セルフリフレッシュ内部コマンドＳＲが活性化していなくても、テストモード信号ＴＳＥＴとオートリフレッシュ内部コマンドＡＲによって、マスク判定回路３４を活性化させることが可能となる。
また、テストモード信号ＴＳＥＴは、リフレッシュ動作制御回路３５にも供給される。リフレッシュ動作制御回路３５は、テストモード信号ＴＳＥＴが活性化している場合には、マスク判定回路３４の出力である一致信号ＨＩＴが無効とする。つまり、テストモード信号ＴＳＥＴが活性化している場合、一致信号ＨＩＴが活性化している場合であっても、リフレッシュ動作信号ＲｅｆＯＰＧＥＮを発生させ、これによりリフレッシュ動作を許可する。
以上の構成により、セルフリフレッシュ動作時においては、マスク情報格納回路３６に設定されたマスク情報ＭＡＳＫに基づいてパーシャルアレイセルフリフレッシュを行うことができるとともに、テストモード信号ＴＳＥＴを活性化させれば、オートリフレッシュコマンドによってマスク判定回路３４の動作を有効とすることも可能となる。オートリフレッシュコマンドによってマスク判定回路３４の動作を有効としているのは、以下に説明するパーシャルアレイセルフリフレッシュ機能のテスト時間短縮のために他ならない。
図１に示すように、本実施形態による半導体記憶装置１０は、データ入出力端子５１を介して入出力するデータをバッファリングする入出力バッファ回路５２と、入出力バッファ回路５２を介して入出力するデータをラッチするデータラッチ回路５３と、データラッチ回路５３にラッチされたライトデータを増幅するライトアンプ５４とを備えている。かかる構成により、リード動作時においては、カラム選択信号ＹＳＷＹによって指定されるいずれかのカラムスイッチＹＳＷがオンし、これによりカラム選択信号ＹＳＷＹによって選択されたビット線ＢＬから読み出されたリードデータが、データラッチ回路５３及び入出力バッファ回路５２を介してデータ入出力端子５１に出力される。また、通常のライト動作時においては、データ入出力端子５１に入力されたライトデータが入出力バッファ回路５２、データラッチ回路５３及びライトアンプ５４を経由し、カラム選択信号ＹＳＷＹによって指定されるいずれかのカラムスイッチＹＳＷを介して、選択されたビット線ＢＬにライトデータが供給される。
上述したライト動作は通常動作時における動作であり、テストモード信号ＴＳＥＴがハイレベルに活性化している場合には、リフレッシュライト回路４２によって異なる動作が行われる。リフレッシュライト回路４２には、データ反転回路４３とカラムスイッチ制御回路４４が含まれており、テストモード信号ＴＳＥＴが活性化すると、ライトデータの反転動作及びカラムスイッチＹＳＷの強制オン動作が行われる。
図６は、リフレッシュライト回路４２の機能を説明するための模式図である。
図６に示すように、テストモード信号ＴＳＥＴが非活性状態である場合には、Ａ側が選択されるためデータラッチ回路５３とライトアンプ５４が直接接続される。また、強制オン信号ＹＳＷＦＯＮが非活性状態となることから、通常のライト動作が行われる。
これに対し、テストモード信号ＴＳＥＴが活性化している場合には、Ｂ側が選択されるためデータラッチ回路５３とライトアンプ５４は直接接続されず、リフレッシュライト回路４２を経由してライトデータが供給される。つまり、データラッチ回路５３から出力されるライトデータＤＡＴＡ１が、リフレッシュライト回路４２によってライトデータＤＡＴＡ２に変換され、これがライトアンプ５４に供給されることになる。また、テストモード信号ＴＳＥＴが活性化している場合には、強制オン信号ＹＳＷＦＯＮが活性化し、これにより、対応する複数のカラムスイッチＹＳＷが全て強制的にオンさせられる。ここで、「対応する複数のカラムスイッチＹＳＷ」とは、リフレッシュアドレスＲｅｆＡＤＤに対応する複数のカラムスイッチＹＳＷとの意味である。つまり、カラムスイッチ群２２に含まれる全てのカラムスイッチＹＳＷを強制的にオンさせるのではなく、リフレッシュアドレスＲｅｆＡＤＤに基づき選択されるワード線ＷＬの活性化によってメモリセルＭＣに接続される全てのビット線ＢＬに対応するカラムスイッチＹＳＷを強制的にオンさせる意である。図６において、リフレッシュアドレスＲｅｆＡＤＤ及び強制オン信号ＹＳＷＦＯＮの末尾に（ｎ）が付してあるのは、上記の理由である。ここで、ｎは０〜Ｎの整数である。したがって、リフレッシュアドレスＲｅｆＡＤＤごとに強制オン信号ＹＳＷＦＯＮが存在することになる。
図７は、リフレッシュライト回路４２に含まれるデータ反転回路４３の回路図である。尚、図７に示すデータ反転回路４３はＩ／Ｏごとに存在する。
図７に示すように、データ反転回路４３は、切り替え回路部６１，６２と反転回路部６３とを有している。切り替え回路部６１，６２は、テストモード信号ＴＳＥＴによって制御される回路であり、テストモード信号ＴＳＥＴが非活性状態（ローレベル）である場合には通常パスであるパスＡが選択され、テストモード信号ＴＳＥＴが活性状態（ハイレベル）である場合にはテスト用パスであるパスＢが選択される。これにより、テストモード信号ＴＳＥＴが非活性状態である場合には、データラッチ回路５３から出力されたライトデータＤＡＴＡ１がそのままライトアンプ５４に供給される。一方、テストモード信号ＴＳＥＴが活性状態である場合には、データラッチ回路５３から出力されたライトデータＤＡＴＡ１は、反転回路部６３によってライトデータＤＡＴＡ２に変換された後、ライトアンプ５４に供給される。
反転回路部６３は一致信号ＨＩＴによって制御される回路であり、一致信号ＨＩＴが非活性状態（ローレベル）である場合にはライトデータＤＡＴＡ１をそのままの論理レベルでライトデータＤＡＴＡ２として出力する一方、活性状態（ハイレベル）である場合にはライトデータＤＡＴＡ１を反転し、これをライトデータＤＡＴＡ２として出力する。
以上の構成により、データ反転回路４３は、テストモード信号ＴＳＥＴ及び一致信号ＨＩＴの両方が活性状態（ハイレベル）である場合に限りライトデータを反転させ、その他の場合にはライトデータをそのままスルーすることになる。
図８は、リフレッシュライト回路４２に含まれるカラムスイッチ制御回路４４の回路図である。尚、図８に示すカラムスイッチ制御回路４４はＩ／Ｏごとに存在する。
図８に示すように、カラムスイッチ制御回路４４は、Ｎ＋１個の強制オン信号生成回路部４４−０〜４４−Ｎからなる。個々の強制オン信号生成回路部４４−ｎは、テストモード信号ＴＳＥＴ、リフレッシュ動作信号ＲｅｆＯＰＧＥＮ及び対応するリフレッシュアドレスＲｅｆＡＤＤ（ｎ）が全てハイレベルに活性化した場合に、対応する強制オン信号ＹＳＷＦＯＮ（ｎ）をハイレベルに活性化させる。したがって、テストモード信号ＴＳＥＴが活性化している場合、アドレスカウンタ３３のカウント値が更新される度に、いずれかの強制オン信号ＹＳＷＦＯＮ（ｎ）が活性化することになる。テストモード信号ＴＳＥＴが活性化していない場合には、強制オン信号ＹＳＷＦＯＮ（ｎ）が活性化することはない。
図９は、強制オン信号ＹＳＷＦＯＮの機能を説明するための回路図である。図９においては、強制オン信号ＹＳＷＦＯＮ（０）にかかわる回路部分のみを示しているが、強制オン信号ＹＳＷＦＯＮ（１）〜強制オン信号ＹＳＷＦＯＮ（Ｎ）にかかわる部分も同様の回路構成を有している。
図９に示す例では、Ｍ＋１本のビット線ＢＬとこれらに対応するＭ＋１個のセンスアンプＳ−ＡＭＰが設けられており、各センスアンプＳ−ＡＭＰは、対応するカラムスイッチＹＳＷによってローカルＩ／ＯラインＬＩＯに接続される。これらセンスアンプＳ−ＡＭＰは、センスアンプ活性化信号ＳＥＮによって活性化される。カラムスイッチＹＳＷを制御するカラム選択信号ＹＳＥＬは、それぞれ対応するオアゲート７０より出力される。これらＭ＋１個のオアゲートの一方の入力端には、それぞれ対応するカラム選択信号ＹＳＷＹ（０）〜ＹＳＷＹ（Ｍ）が供給され、他方の入力端には強制オン信号ＹＳＷＦＯＮ（０）が共通に供給されている。ここで、カラム選択信号ＹＳＷＹ（０）〜ＹＳＷＹ（Ｍ）は、カラムアドレスに基づいていずれか１本が活性化される。したがって、通常動作時においては、Ｍ＋１個のカラムスイッチＹＳＷのうちいずれか一つのみがオンし、残りは全てオフ状態に保たれる。
これに対し、テストモード信号ＴＳＥＴが活性化している状態では、Ｍ＋１個のカラムスイッチＹＳＷが全てオンし、これにより、Ｍ＋１本のビット線ＢＬの全てが同じローカルＩ／ＯラインＬＩＯに接続されることになる。その結果、ワード線ＷＬの活性化により選択されている全てのメモリセルＭＣに同じデータが書き込まれる。
以上が本実施形態による半導体記憶装置１０の構成である。次に、本実施形態による半導体記憶装置１０の動作について説明する。
図１０は、本実施形態による半導体記憶装置１０のテストモード時における動作を説明するためのタイミング図である。テストモード時とは、テストモード信号ＴＳＥＴが活性化している状態である。
まず、テストモード信号ＴＳＥＴが活性化している状態でオートリフレッシュコマンドを発行すると、時刻ｔ１において、マスク判定回路３４による判定動作が行われ、一致信号ＨＩＴのレベルが確定する。次に、時刻ｔ２においてリフレッシュ動作信号ＲｅｆＯＰＧＥＮが活性化し、これによりリフレッシュアドレスＲｅｆＡＤＤに対応するワード線ＷＬが選択され、対応するメモリセルＭＣがビット線ＢＬに接続される。既に説明したように、通常動作時であれば、一致信号ＨＩＴがハイレベルに活性化した場合、リフレッシュ動作信号ＲｅｆＯＰＧＥＮの活性化が禁止されるのであるが、テストモード信号ＴＳＥＴが活性化している場合には、一致信号ＨＩＴがハイレベルに活性化してもリフレッシュ動作信号ＲｅｆＯＰＧＥＮの活性化は禁止されず、リフレッシュ動作が許可される。
リフレッシュ動作信号ＲｅｆＯＰＧＥＮが活性化すると、時刻ｔ３において、リフレッシュアドレスＲｅｆＡＤＤ（ｎ）に対応する強制オン信号ＹＳＷＦＯＮ（ｎ）が活性化する。これにより、リフレッシュアドレスＲｅｆＡＤＤ（ｎ）に対応する全てのカラムスイッチＹＳＷがオンする。
この間、データ入出力端子５１より所定のパターンを持ったライトデータＤＡＴＡ１が入力され、データ反転回路４３によってライトデータＤＡＴＡ２に変換される。上述の通り、ライトデータＤＡＴＡ２の論理レベルは、一致信号ＨＩＴが活性化した場合にライトデータＤＡＴＡ１とは反対の論理レベルとなる。その後、時刻ｔ４〜ｔ６においてセンスアンプ活性化信号ＳＥＮが活性化し、これにより、リフレッシュアドレスＲｅｆＡＤＤに基づいて選択された全てのメモリセルＭＣにライトデータＤＡＴＡ２が書き込まれる。
リフレッシュ動作信号ＲｅｆＯＰＧＥＮは、時刻ｔ５において非活性化し、これにより、メモリセルＭＣに対するライトデータＤＡＴＡ２の書き込みが完了する。リフレッシュ動作信号ＲｅｆＯＰＧＥＮが非活性化すると、時刻ｔ７において、強制オン信号ＹＳＷＦＯＮ（ｎ）が非活性化し、これにより一連のライト動作が完了する。
尚、図１０には、通常のライト動作時におけるカラム選択信号ＹＳＷＹの波形が破線で示されている。カラム選択信号ＹＳＷＹは、テストモード時においてはカラムアドレスが入力されないため、カラム選択信号ＹＳＷＹが活性化することはない。
ここで、リフレッシュアドレスＲｅｆＡＤＤはオートリフレッシュコマンドを発行するたびに自動的に更新されることから、図１０に示す動作を繰り返し行うことにより、全てのメモリセルに所望のデータを書き込むことが可能となる。そして、リフレッシュアドレスＲｅｆＡＤＤがマスク情報格納回路３６に格納されたマスク情報ＭＡＳＫと一致した場合には反転データが書き込まれることから、非マスク領域にはライトデータがそのまま書き込まれ、マスク領域には反転したライトデータが書き込まれることになる。
したがって、全てのメモリセルＭＣへの書き込みを行った後、書き込まれたデータを順次読み出せば、パーシャルアレイセルフリフレッシュ機能が正しく働いているか否かを検証することが可能となる。ここで、オートリフレッシュコマンドは短い周期（例えば２００ｎｓ周期）で連続的に発行することができることから、本実施形態のようにパーシャルアレイセルフリフレッシュのパターンが合計で６５０２５パターン存在する場合であっても、リフレッシュアドレスＲｅｆＡＤＤの合計が８１９２アドレスであるとすると、テストに要する時間は２００ｎｓ×８１９２×６５０２５≒１０７秒となり、テスト時間を従来よりも大幅に短縮することが可能となる。
図１１は、本実施形態による半導体記憶装置１０とこれをテストするテスタ８０との接続関係を示すブロック図である。図１０に示すように、テスタ８０はコマンド信号ＣＭＤ及びコマンドアドレス信号ＣＡを半導体記憶装置１０に供給するともに、半導体記憶装置１０との間でライトデータ及びリードデータＤＱの送受信を行う。したがって、テスタ８０としては通常のメモリコントローラと同様の機能を備えていれば足りる。
図１２は、テスタ８０を用いた半導体記憶装置１０のテスト方法を示すフローチャートである。
まず、テスタ８０からコマンド信号ＣＭＤ及びコマンドアドレス信号ＣＡを発行することにより、マスク情報ＭＡＳＫの設定を行う（ステップＳ１）。マスク情報ＭＡＳＫの設定は、上述の通り、設定信号ＭＲ１６及びＭＲ１７によって行う。次に、テスタ８０からコマンド信号ＣＭＤ及びコマンドアドレス信号ＣＡを発行することにより、半導体記憶装置１０をテストモードにエントリさせる（ステップＳ２）。この状態でテスタ８０からオートリフレッシュコマンドを発行するとともに、所定のパターンを有するライトデータを供給する（ステップＳ３）。これにより、上述の通り、非マスク領域であれば所定のパターン通りのライトデータが書き込まれ、マスク領域であれば所定のパターンを反転したライトデータが書き込まれる。
このような動作を全てのリフレッシュアドレスＲｅｆＡＤＤ（本実施形態では８１９２アドレス）に対して行った後（ステップＳ４：ＹＥＳ）、書き込んだライトデータを全て読み出す（ステップＳ５）。そして、非マスク領域から読み出されたリードデータについては上記所定のパターンと一致しており、且つ、マスク領域から読み出されたリードデータについては上記所定のパターンの反転パターンであるか否かを検証する（ステップＳ６）。その結果、リードデータが上記の通りであれば、パーシャルアレイセルフリフレッシュ機能が正しく働いていることを確認することができる。
そして、パーシャルアレイセルフリフレッシュの全パターン（本実施形態では６５０２５パターン）に対して上記の動作を行えば（ステップＳ７：ＹＥＳ）、一連のテストが終了し、パーシャルアレイセルフリフレッシュ機能の検査が完了する。ここで、パーシャルアレイセルフリフレッシュ機能の検査とは、具体的にはマスク情報格納回路３６やマスク判定回路３４の検査などを意味する。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、本発明の対象がＤＲＡＭである場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、リフレッシュ動作によるデータの保持が必要な全ての半導体記憶装置に適用することが可能である。
また、パーシャルアレイセルフリフレッシュ機能の検証において、内部でオートリフレッシュコマンドやライトデータを自動生成しても構わない。また、図１２に示すステップＳ６の評価を半導体記憶装置の内部で行っても構わない。
１０ 半導体記憶装置
２０ メモリセルアレイ
２１ ワード線制御回路
２２ カラムスイッチ群
２３ アドレスラッチ回路
２４ Ｘデコーダ
２５ Ｙデコーダ
２６ レジスタ回路
２７ コマンドレジスタ
２８ モードレジスタ
３１ セルフリフレッシュオシレータ
３２ オアゲート
３３ アドレスカウンタ
３４ マスク判定回路
３５ リフレッシュ動作制御回路
３６ マスク情報格納回路
３７ バンクマスク情報格納回路
３８ セグメントマスク情報格納回路
４１ アンドゲート
４２ リフレッシュライト回路
４３ データ反転回路
４４ カラムスイッチ制御回路
４４ 強制オン信号生成回路部
５１ データ入出力端子
５２ 入出力バッファ回路
５３ データラッチ回路
５４ ライトアンプ
６１，６２ 切り替え回路部
６３ 反転回路部
７０ オアゲート
８０ テスタ
ＡＲ オートリフレッシュ内部コマンド
ＢＬ ビット線
ＣＡ コマンドアドレス信号
ＨＩＴ 一致信号
ＭＡＳＫ マスク情報
ＭＣ メモリセル
ＯＳＣ 内部リフレッシュ信号
ＲｅｆＡＤＤ リフレッシュアドレス
ＲｅｆＯＰＧＥＮ リフレッシュ動作信号
ＳＥＮ センスアンプ活性化信号
ＳＲ セルフリフレッシュ内部コマンド
ＴＳＥＴ テストモード信号
ＷＬ ワード線
Ｘａｄｄ ロウ選択信号
ＹＳＥＬ カラム選択信号
ＹＳＷ カラムスイッチ
ＹＳＷＦＯＮ 強制オン信号
ＹＳＷＹ カラム選択信号

Claims (9)

  1. セルフリフレッシュコマンドに基づいてセルフリフレッシュ動作を行い、オートリフレッシュコマンドに基づいてオートリフレッシュ動作を行う半導体記憶装置であって、
    複数の領域を含むメモリセルアレイと、
    前記複数の領域のうち、前記セルフリフレッシュ動作を行わない領域を示すマスク情報を格納するマスク情報格納回路と、
    前記セルフリフレッシュコマンドによって活性化され、リフレッシュアドレスと前記マスク情報との一致を検出したことに応答して一致信号を生成するマスク判定回路と、
    前記一致信号の活性化に応答してセルフリフレッシュ動作を禁止するリフレッシュ動作制御回路と、を備え、
    前記マスク判定回路は、テストモード信号が活性化している場合には、前記オートリフレッシュコマンドによっても活性化されることを特徴とする半導体記憶装置。
  2. 前記リフレッシュ動作制御回路は、前記テストモード信号が活性化している場合には、前記一致信号の活性化にかかわらずオートリフレッシュ動作を許可することを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記テストモード信号に応答して活性化されるリフレッシュライト回路をさらに備え、
    前記リフレッシュライト回路は、前記一致信号に応じて前記メモリセルアレイに書き込むべきライトデータを変化させることを特徴とする請求項１又は２に記載の半導体記憶装置。
  4. ロウ選択信号又は前記リフレッシュアドレスに基づいて、前記メモリセルアレイに含まれるワード線を選択するワード線制御回路と、
    カラム選択信号に基づいて、前記メモリセルアレイに含まれるビット線を選択するカラムスイッチ群と、をさらに備え、
    前記リフレッシュライト回路は、前記テストモード信号が活性化している場合には、前記カラム選択信号にかかわらず、前記リフレッシュアドレスに基づき選択されるワード線の活性化によってメモリセルに接続される全てのビット線に対応するカラムスイッチを活性化させることを特徴とする請求項３に記載の半導体記憶装置。
  5. テストモードにエントリすることによって前記テストモード信号を生成するモードレジスタをさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
  6. 前記セルフリフレッシュコマンドに応答して内部リフレッシュ信号を周期的に自動生成するセルフリフレッシュオシレータと、前記リフレッシュアドレスを生成するアドレスカウンタとをさらに備え、
    前記アドレスカウンタは、前記オートリフレッシュコマンド又は前記内部リフレッシュ信号に応答して、生成するリフレッシュアドレスを更新することを特徴とする請求項１乃至５のいずれか一項に記載の半導体記憶装置。
  7. 前記メモリセルアレイは複数のバンクに分割されており、
    前記マスク情報格納回路に格納されるマスク情報には、前記セルフリフレッシュ動作を行わないバンクを特定する情報が含まれていることを特徴とする請求項１乃至６のいずれか一項に記載の半導体記憶装置。
  8. 前記複数のバンクはそれぞれ複数のセグメントに分割されており、
    前記マスク情報格納回路に格納されるマスク情報には、前記セルフリフレッシュ動作を行わないセグメントを特定する情報が含まれていることを特徴とする請求項７に記載の半導体記憶装置。
  9. 請求項３又は４に記載の半導体記憶装置のテスト方法であって、
    前記テストモード信号を活性化させた状態で、前記オートリフレッシュコマンドを発行するとともにデータを入力することにより、前記メモリセルアレイへの書き込みを繰り返し行うステップと、
    前記メモリセルアレイからデータを読み出すステップと、
    前記メモリセルアレイに書き込んだデータと前記メモリセルアレイから読み出されたデータとを比較することにより、少なくとも前記マスク情報格納回路及び前記マスク判定回路を評価するステップと、を備えることを特徴とする半導体記憶装置のテスト方法。
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