JP2004071098A - 半導体記憶装置及び半導体記憶装置の試験方法 - Google Patents
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Abstract
【課題】デバイス評価を容易且つ的確に行うことのできる半導体記憶装置を提供すること。
【解決手段】パルス合成回路２６は、制御信号ＣＴＬ （／ＣＥ ，／ＷＥ ，／ＯＥ ）の遷移を検出する遷移検出回路２１〜２３からの検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ 及び外部アドレス信号ＡＤＤ （Ａ０，Ａ１）の遷移を検出する遷移検出回路２４，２５からの検出信号ａｄ０ ，ａｄ１ をパルス発生制御コードｅｎ−ｃｏｄｅ により選択的に論理合成した遷移検出信号ｍｔｄｓを生成する。これにより、不良モードの存在の有無を容易に且つ的確に検出することが可能となる。また、テストモードでは、無用なリフレッシュ動作の発生を抑止して、所望の動作パターンを擬似的に再現することができる。
【選択図】 図１
【解決手段】パルス合成回路２６は、制御信号ＣＴＬ （／ＣＥ ，／ＷＥ ，／ＯＥ ）の遷移を検出する遷移検出回路２１〜２３からの検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ 及び外部アドレス信号ＡＤＤ （Ａ０，Ａ１）の遷移を検出する遷移検出回路２４，２５からの検出信号ａｄ０ ，ａｄ１ をパルス発生制御コードｅｎ−ｃｏｄｅ により選択的に論理合成した遷移検出信号ｍｔｄｓを生成する。これにより、不良モードの存在の有無を容易に且つ的確に検出することが可能となる。また、テストモードでは、無用なリフレッシュ動作の発生を抑止して、所望の動作パターンを擬似的に再現することができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置及び半導体記憶装置の試験方法に係り、詳しくは外部アクセス動作と内部アクセス動作とを処理する機能を備えた半導体記憶装置及びその試験方法に関するものである。
【０００２】
近年、電子情報機器等には記憶容量の大きい半導体記憶装置（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）が用いられている。ＤＲＡＭは、内部回路におけるカウンタ動作に従い、メモリセルに対してセルデータのリフレッシュ動作を行うセルフリフレッシュ機能を有している。このセルフリフレッシュ機能を有するＤＲＡＭは、外部からのリフレッシュ操作が不要であるため、低消費電力化が図れるとともに、ＤＲＡＭ周辺の回路設計が簡単化できる利点がある。
【０００３】
このようなセルフリフレッシュ機能を有するＤＲＡＭにおいて、内部のタイマ等からはリフレッシュ要求（内部アクセス）が所定の時間間隔毎に発生し、外部のメモリコントローラ等からはデータの書込み／読出し要求（外部アクセス）が任意の時間に発生する。つまり、内部アクセスと外部アクセスは互いに非同期に発生する。これらの互いに非同期で発生する２つのアクセスモードを処理するＤＲＡＭ（半導体記憶装置）のデバイス評価を正しく行うことが求められている。
【０００４】
【従来の技術】
図１３は、従来のセルフリフレッシュ機能を有した半導体記憶装置（ＤＲＡＭ）の入力回路部分を示すブロック回路図である。
【０００５】
ＤＲＡＭには、複数の制御信号ＣＴＬ としてのチップイネーブル信号／ＣＥ 、ライトイネーブル信号／ＷＥ 、出力イネーブル信号／ＯＥ と複数（図では簡略化して２ビット示す）の外部アドレス信号ＡＤＤ としてのアドレス信号Ａ０，Ａ１が外部端子を介して供給される。これらの各信号／ＣＥ ，／ＷＥ ，／ＯＥ 及びアドレス信号Ａ０，Ａ１は、それぞれ入力バッファ６１〜６５を介して遷移検出信号発生回路７０に入力される。入力バッファ６１〜６５は、入力信号をデバイスの内部電圧に応じたレベルの信号に変換する入力初段回路であり、ＣＭＯＳインバータ形式又はＣ／Ｍ差動増幅形式等で構成されている。
【０００６】
遷移検出信号発生回路７０は、複数（図では例えば入力バッファ６１〜６５に対応して５つ）の遷移検出回路７１〜７５（図中、ＴＤ（Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｏｒ） で示す）と、パルス合成回路７６とを含む。
【０００７】
遷移検出回路７１，７２，７３は、それぞれ入力される制御信号ＣＴＬ （ここでは／ＣＥ ，／ＷＥ ，／ＯＥ ）の遷移（Ｈレベル又はＬレベルへの変移）を検出して入力検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ を出力する。同様に、遷移検出回路７４，７５は、それぞれ入力される外部アドレス信号ＡＤＤ （ここではＡ０，Ａ１）の状態の遷移（各ビットの変化）を検出してアドレス検出信号ａｄ０ ，ａｄ１ を出力する。各遷移検出回路７１〜７５から出力される検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ は、パルス合成回路７６に入力される。
【０００８】
パルス合成回路７６は、各検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ を論理合成した遷移検出信号ｍｔｄ をメモリ制御回路７７に出力する。
メモリ制御回路７７は、この遷移検出信号ｍｔｄ を受けると、外部アドレス信号ＡＤＤ （ここではＡ０，Ａ１のみ示す）により与えられる所定のリード／ライト用アドレスに対応したメモリセルのワード線を活性化させるためのワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ をメモリコア７９に出力する。
【０００９】
このメモリ制御回路７７には、リフレッシュタイマ７８が接続されている。リフレッシュタイマ７８は所定の時間間隔毎に生成したリフレッシュ要求信号ｒｅｆ−ｒｅｑ をメモリ制御回路７７に出力する。そして、メモリ制御回路７７は、このリフレッシュ要求信号ｒｅｆ−ｒｅｑ を受けると、図示しない内部のアドレスカウンタにより生成される所定のリフレッシュ用アドレスに対応したメモリセルのワード線を活性化させるためのワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ をメモリコア７９に出力する。
【００１０】
また、このメモリ制御回路７７には、図示しないテスト回路からのテスト信号ｔｅｓｔが入力され、メモリ制御回路７７は、そのテスト信号ｔｅｓｔに基づいて、後述するテストモードでの試験を行う。
【００１１】
図１４は、メモリ制御回路７７のブロック回路図である。
メモリ制御回路７７は、リフレッシュ判定回路８１、内部コマンド発生回路８２及びタイミングジェネレータ８３を含む。
【００１２】
リフレッシュ判定回路８１には、パルス合成回路７６からの遷移検出信号ｍｔｄ 、リフレッシュタイマ７８からのリフレッシュ要求信号ｒｅｆ−ｒｅｑ 、及びテスト信号ｔｅｓｔが入力される。
【００１３】
リフレッシュ判定回路８１は、リフレッシュ要求信号ｒｅｆ−ｒｅｑ に応答して、内部アクセス、即ちリフレッシュ動作を開始するためのリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ をタイミングジェネレータ８３に出力し、リフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ を内部コマンド発生回路８２に出力する。
【００１４】
ここで、リフレッシュ判定回路８１は、リフレッシュ要求信号ｒｅｆ−ｒｅｑ よりも先に（早いタイミングで）遷移検出信号ｍｔｄ を入力する場合には、リフレッシュ動作を一旦保留する（つまり、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ 及びリフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ の発生を一旦保留する）。
【００１５】
そして、この場合には、リフレッシュ判定回路８１は、外部アクセス、即ちリード／ライト動作を優先させ、そのリード／ライト処理が完了した後にリフレッシュ動作を開始させる。具体的には、タイミングジェネレータ８３から出力されるリード／ライト状態信号ｒｗ−ｓｔａｔｅがリセットされた後に、リフレッシュ判定回路８１は、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ 及びリフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ を出力する。
【００１６】
このように、リフレッシュ判定回路８１は、互いに非同期で入力されるリフレッシュ要求信号ｒｅｆ−ｒｅｑ と遷移検出信号ｍｔｄ の入力タイミングを判定し、アクセス競合時（一方のアクセス処理中に他方のアクセスを受付ける場合）のリフレッシュ動作とリード／ライト動作の処理の優先度を判断する。
【００１７】
内部コマンド発生回路８２には、遷移検出信号ｍｔｄ が入力される。内部コマンド発生回路８２は、遷移検出信号ｍｔｄ に応答してリード／ライト動作を開始するためのリード／ライト開始信号ｒｗ−ｓｔａｒｔをタイミングジェネレータ８３に出力する。その際、内部コマンド発生回路８２は、リフレッシュ判定回路８１からのリフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ を入力する場合には該リフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ がリセットされた後に、リード／ライト開始信号ｒｗ−ｓｔａｒｔ を出力する。
【００１８】
タイミングジェネレータ８３には、リフレッシュ判定回路８１からのリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ と内部コマンド発生回路８２からのリード／ライト開始信号ｒｗ−ｓｔａｒｔとが入力される。
【００１９】
そして、タイミングジェネレータ８３は、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ に応答して、所定のリフレッシュ用アドレスに対応したワード線を活性化させるためのワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ を出力する。また、タイミングジェネレータ８３は、リード／ライト開始信号ｒｗ−ｓｔａｒｔに応答して、リード／ライト状態信号ｒｗ−ｓｔａｔｅを出力し、所定のリード／ライト用アドレスに対応したワード線を活性化させるためのワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ を出力する。
【００２０】
尚、タイミングジェネレータ８３は、このワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ 以外にも、その他に例えばセンスアンプを活性化させるためのセンスアンプ活性タイミング信号等の各種の内部動作信号を生成する。以下では、説明の都合上、それらの信号についての詳細な説明及び図面は省略し、ワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ についてのみ説明する。
【００２１】
次に、上記のように構成されたＤＲＡＭの動作について説明する。
図１５は、遷移検出信号発生回路７０の動作原理を示す波形図である。
今、例えばチップイネーブル信号／ＣＥ の状態がＬレベルに遷移し、それを検出した遷移検出回路７１は入力検出信号ｃｅｂ （パルス信号）を出力する。その検出信号ｃｅｂ を受けてパルス合成回路７６は遷移検出信号ｍｔｄ を出力する。次いで、例えばアドレス信号Ａ０の状態がＨレベル（１）に遷移し、それを検出した遷移検出回路７４はアドレス検出信号ａｄ０ （パルス信号）を出力する。その検出信号ａｄ０ を受けてパルス合成回路７６は遷移検出信号ｍｔｄ を出力する。
【００２２】
このように、遷移検出信号発生回路７０において、パルス合成回路７６は、制御信号ＣＴＬ （／ＣＥ ，／ＷＥ ，／ＯＥ ）及び外部アドレス信号ＡＤＤ （Ａ０，Ａ１）のうち、何れの信号が状態遷移した場合にも遷移検出信号ｍｔｄ を出力する。
【００２３】
図１６及び図１７は、メモリ制御回路７７の動作原理を示す波形図である。
まず、図１６を参照しながら、アクセス競合時に遷移検出信号ｍｔｄ がリフレッシュ要求信号ｒｅｆ−ｒｅｑ よりも早いタイミングでメモリ制御回路７７に入力される場合について説明する。
【００２４】
今、制御信号ＣＴＬ 及び外部アドレス信号ＡＤＤ のうち、状態遷移した信号を検出してパルス合成回路７６は遷移検出信号ｍｔｄ を出力する。その出力後に於いて、リフレッシュタイマ７８からリフレッシュ要求信号ｒｅｆ−ｒｅｑ が出力される。この場合、リード／ライト動作後にリフレッシュ動作が行われる。
【００２５】
詳述すると、内部コマンド発生回路８２は、遷移検出信号ｍｔｄ に応答してリード／ライト開始信号ｒｗ−ｓｔａｒｔを出力し、それを受けてタイミングジェネレータ８３は、リード／ライト状態信号ｒｗ−ｓｔａｔｅを出力し、ワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ を出力する。これにより、所定のリード／ライト用アドレスに対応するワード線が活性化され、セルデータの読み出し或いは書き込みが行われる。
【００２６】
リード／ライト動作が終了し、リード／ライト状態信号ｒｗ−ｓｔａｔｅがリセットされると、それに応答してリフレッシュ判定回路８１はリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ とリフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ を出力する。このリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ を受けてタイミングジェネレータ８３は、ワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ を出力する。これにより、所定のリフレッシュ用アドレスに対応するワード線が活性化され、セルデータのリフレッシュが行われる。
【００２７】
次に、図１７を参照しながら、アクセス競合時にリフレッシュ要求信号ｒｅｆ−ｒｅｑ が遷移検出信号ｍｔｄ よりも早いタイミングでメモリ制御回路７７に入力される場合について説明する。
【００２８】
この場合は、上述した図１６の動作とは逆に、リフレッシュ動作後にリード／ライト動作が行われる。
即ち、リフレッシュ判定回路８１は、入力タイミングの早いリフレッシュ要求信号ｒｅｆ−ｒｅｑ に応答してリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ とリフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ を出力し、そのリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ を受けてタイミングジェネレータ８３は、ワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ を出力する。これにより、セルデータのリフレッシュが行われる。
【００２９】
そして、リフレッシュ動作が終了し、リフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ がリセットされると、内部コマンド発生回路８２は、遷移検出信号ｍｔｄ に応答してリード／ライト開始信号ｒｗ−ｓｔａｒｔを出力する。それを受けてタイミングジェネレータ８３は、リード／ライト状態信号ｒｗ−ｓｔａｔｅを出力し、ワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ を出力する。これにより、セルデータの読み出し或いは書き込みが行われる。
【００３０】
このように、アクセス競合時に於いてリフレッシュ動作後にリード／ライト動作が行われる場合には、リード／ライト動作の実行が最も遅くなる。つまり、外部アクセスタイムが最も大きくなる。
【００３１】
このため、こうした２つのアクセスモード（外部アクセスと内部アクセス（リード／ライト動作とセルフリフレッシュ動作）を処理するＤＲＡＭの特性評価を行うにあたっては、外部アクセスタイムが最大となる動作パターン（以下、ワーストパターン）のチェックが欠かせない。
【００３２】
図１８は、テストモードを説明するための動作波形図である。
この図は、リフレッシュ動作後にリード／ライト動作を行う場合の動作パターンを擬似的に再現する試験（以下、これをテストモードという）の動作波形図である。
【００３３】
テストモードでは、リフレッシュ判定回路８１は、図示しないテスト回路からのテスト信号ｔｅｓｔを入力する。そして、リフレッシュ判定回路８１は、このテスト信号ｔｅｓｔの入力時には、遷移検出信号ｍｔｄ を入力すると、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ を出力する。
【００３４】
これは、上記したように、リフレッシュ判定回路８１は、リフレッシュ要求信号ｒｅｆ−ｒｅｑ と遷移検出信号ｍｔｄ とを互いに非同期に入力するため、試験時にリフレッシュ要求信号ｒｅｆ−ｒｅｑ によってリフレッシュ動作を発生させる方法では、所望とする動作パターンの再現性がないからである。
【００３５】
このため、テストモードでは、リフレッシュ判定回路８１は、遷移検出信号ｍｔｄ に応答してリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ とリフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ を出力する。そして、リフレッシュ動作が終了し、リフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ がリセットされると、内部コマンド発生回路８２は、（先のリフレッシュ動作開始のトリガとなった）遷移検出信号ｍｔｄ に応答してリード／ライト開始信号ｒｗ−ｓｔａｒｔを出力する（即ちリード／ライト動作が行われる）。
【００３６】
このように、テストモードでは、遷移検出信号ｍｔｄ の発生をトリガとしてリフレッシュ動作を開始することで外部アクセスのワーストパターンを擬似的に再現し、その時の外部アクセスタイムを計測して、リード／ライト動作の評価を行っている。
【００３７】
【発明が解決しようとする課題】
ところで、上記したような従来の構成では、以下の問題がある。
［１：不良モードの検出時の不具合］
ＤＲＡＭに生じる不具合（不良モード）として、例えば、外部アクセス（リード／ライト）が連続する際に、デバイス内部での動作遅延（プロセス変動、温度変動、電圧マージンの不足等に起因する）等によってサイクル長が長くなり、次サイクルのリード／ライト動作に移行できなくなるような場合がある。
【００３８】
図１９は、その不良モードを示す動作波形図である。尚、ここでは、例えばチップイネーブル信号／ＣＥ の立ち下がり、出力イネーブル信号／ＯＥ の立ち上がり、アドレス信号ＡＤＤ （Ａ０，Ａ１）の変化時に遷移検出信号ｍｔｄ が出力される場合を示している。
【００３９】
今、チップイネーブル信号／ＣＥ の立ち下がりで遷移検出信号ｍｔｄ が出力され、それを受けてリード／ライト開始信号ｒｗ−ｓｔａｒｔ及びリード／ライト状態信号ｒｗ−ｓｔａｔｅが出力される。これにより、リード／ライト動作が行われる。
【００４０】
次いで、出力イネーブル信号／ＯＥ の立ち上がりで遷移検出信号ｍｔｄ が出力される。この際、上記のようなデバイス内部での動作遅延等が生じる場合には、次サイクルに移行することができず、リード／ライト開始信号ｒｗ−ｓｔａｒｔ及びリード／ライト状態信号ｒｗ−ｓｔａｔｅが出力されない（図中、一点鎖線は本来（正常時）の動作を示す）。
【００４１】
ところで、こうした図１９に示すような不良モードが存在する場合において、図２０に示すように、出力イネーブル信号／ＯＥ の立ち上がり後にアドレス信号ＡＤＤ が変化して遷移検出信号ｍｔｄ が出力される場合には、それを受けてリード／ライト開始信号ｒｗ−ｓｔａｒｔ及びリード／ライト状態信号ｒｗ−ｓｔａｔｅが出力される。
【００４２】
この場合には、リード／ライト動作が開始されるため、実際には不良モード（図中、一点鎖線）が存在しているのにもかかわらず、その不具合を検出することができない場合があった。このため、従来ではデバイス評価を的確に行うことができなかった。
【００４３】
［２：テストモードに関する不具合］
上記したように、テストモードでは、遷移検出信号ｍｔｄ が出力されるとリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ が出力される（リフレッシュ動作が開始される）。このため、テストモード時には、通常モード（非テストモード）時に本来実行されないリフレッシュ動作が実行されるために、所望とする動作パターンでの試験を行えない場合があった。
【００４４】
図２１は、通常モードにおける動作パターンの例を示す動作波形図である。
この図は、外部からのライト動作と内部のリフレッシュ動作との競合時にリフレッシュ動作が先に実行される場合（ライト動作の実行が最も遅くなる場合）の動作パターンを示したものである。ここでは、例えばチップイネーブル信号／ＣＥ の立ち下がり、ライトイネーブル信号／ＷＥ の立ち上がりで遷移検出信号ｍｔｄ が発生する場合を示している（尚、この例では、ライト動作はチップイネーブル信号／ＣＥ の立ち下がりで開始される）。
【００４５】
図２２は、この動作パターン（図２１）をテストモードを用いて実現した場合を示す動作波形図である。
今、チップイネーブル信号／ＣＥ の立ち下がりで遷移検出信号ｍｔｄ が出力され、その信号ｍｔｄ を受けて、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ が出力される（リフレッシュ動作が開始される）。このリフレッシュ動作が終了すると、前記遷移検出信号ｍｔｄ を受けて、リード／ライト開始信号ｒｗ−ｓｔａｒｔ（具体的にはライト開始信号）が出力される。これにより、ライト動作が開始される。
【００４６】
そのライト動作の終了後、ライトイネーブル信号／ＷＥ が立ち上がり、それに応答して遷移検出信号ｍｔｄ が出力されると、その信号ｍｔｄ を受けて、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ が出力される。
【００４７】
このように、従来のテストモードでは、本来意図しないリフレッシュ動作（ライト動作後のリフレッシュ動作）が行われることにより、図２１に示す通常モードでの動作パターンを再現することができなかった。
【００４８】
また、図２３は、通常モードにおける別の動作パターンの例を示す動作波形図である。
この図は、外部からのライト動作と内部のリフレッシュ動作との競合時にリフレッシュ動作が先に実行される場合（ライト動作の実行が最も遅くなる場合）であって、そのライト動作の終了後にリード動作が行われる場合の動作パターンを示したものである。ここでは、例えばチップイネーブル信号／ＣＥ の立ち下がり、ライトイネーブル信号／ＷＥ の立ち上がり、出力イネーブル信号／ＯＥ の立ち上がりで遷移検出信号ｍｔｄ が発生する場合を示す（尚、この例では、ライト動作はチップイネーブル信号／ＣＥ の立ち下がりで開始され、リード動作は出力イネーブル信号／ＯＥ の立ち下がりで開始される）。
【００４９】
図２４は、この動作パターン（図２３）をテストモードを用いて実現した場合を示す動作波形図である。
今、チップイネーブル信号／ＣＥ の立ち下がりで遷移検出信号ｍｔｄ が出力され、その信号ｍｔｄ を受けて、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ が出力される（リフレッシュ動作が開始される）。このリフレッシュ動作が終了すると、（そのリフレッシュ動作開始のトリガとなった）遷移検出信号ｍｔｄ を受けて、リード／ライト開始信号ｒｗ−ｓｔａｒｔ（具体的にはライト開始信号）が出力される。これにより、ライト動作が開始される。
【００５０】
そのライト動作の終了後、ライトイネーブル信号／ＷＥ が立ち上がり、それに応答して遷移検出信号ｍｔｄ が出力されると、その信号ｍｔｄ を受けてリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ が出力される（リフレッシュ動作が開始される）。このリフレッシュ動作が終了すると、（その２回目のリフレッシュ動作開始のトリガとなった）遷移検出信号ｍｔｄ を受けて、リード／ライト開始信号ｒｗ−ｓｔａｒｔ（具体的にはリード開始信号）が出力される。これにより、リード動作が開始される。
【００５１】
従って、この場合にも、上記同様にして、本来意図しないリフレッシュ動作（ライト動作後のリフレッシュ動作）が行われることにより、図２３に示す通常モードでの動作パターンをテストモードにて再現することができなかった。
【００５２】
上記のように、従来では、テストモードに於いて、意図しないリフレッシュ動作が行われることにより、実際には起こり得ない動作パターンで特性評価が行われることになる。このため、デバイス評価を正しく行うことができなかった。
【００５３】
こうしたテストモードが実施される場合には、無用なリフレッシュ動作が実行されるために、その分だけ電源ドロップが大きくなる。このため、その試験結果を元に過剰な動作保証が行われてしまう場合や、実際には動作異常がない場合にも不良と判定されてしまう場合があった。従って、従来では、本来意図する任意の動作パターンのテストを実現することができず、デバイス評価を正しく行うことができなかった。
【００５４】
本発明は上記問題点を解決するためになされたものであって、その目的はデバイス評価を容易且つ的確に行うことのできる半導体記憶装置及び半導体記憶装置の試験方法を提供することにある。
【００５５】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明によれば、遷移検出信号発生回路は、複数の外部端子から入力される各入力信号の遷移を検出し、該各入力信号を論理合成して第１アクセスモードを処理するための第１エントリー信号を生成する。この遷移検出信号発生回路は、選択制御信号に基づいて各入力信号を選択的に論理合成して前記第１エントリー信号を生成する。そして、制御回路は、この遷移検出信号発生回路からの第１エントリー信号に応答して第１アクセスモードの処理に対応した第１モードトリガ信号を出力する。これによれば、半導体記憶装置の試験時に、遷移検出信号発生回路にて論理合成する入力信号を特定の入力信号のみにすることが可能であるため、デバイス内に不具合が存在するか否かを容易に且つ的確に検出することが可能となる。また、無用なリフレッシュ動作の発生を抑止することができるため、所望の動作パターンを擬似的に精度良く再現可能である。
【００５６】
請求項２に記載の発明によれば、前記選択制御信号はコード情報であって、このコード情報は、前記各入力信号のうち論理合成する信号を該各入力信号毎に設定可能とするように生成される。これにより、試験時に遷移検出信号発生回路にて論理合成しない入力信号を任意の信号とすることができる。
【００５７】
請求項３に記載の発明によれば、遷移検出信号発生回路は複数の遷移検出回路とパルス合成回路とを備えている。そして、複数の遷移検出回路は、前記各入力信号の遷移をそれぞれ検出し、パルス合成回路は、各遷移検出回路からの検出信号を前記選択制御信号に基づき選択的に論理合成して前記第１エントリー信号を生成する。この構成によれば、遷移検出信号発生回路の回路規模が増大することもない。
【００５８】
請求項４に記載の発明によれば、前記制御回路は、テスト信号の入力時には、第２アクセスモードを処理するための第２エントリー信号を無効化し前記第１エントリー信号に応答して該第２アクセスモードの処理に対応した第２モードトリガ信号を生成する。これにより、互いに非同期で発生する第１アクセスモードと第２アクセスモードにおいて、第２アクセスモードを意図とする所定のタイミングで発生させることが可能である。また、試験時に於いて、この第２アクセスモードは、遷移検出信号発生回路からの第１エントリー信号をトリガとして発生するため、該第２アクセスモードの無用な発生が抑止される。
【００５９】
請求項５に記載の発明によれば、前記遷移検出信号発生回路は、前記選択制御信号に基づいて前記各入力信号を選択的に論理合成し、前記第２アクセスモードを処理するための第３エントリー信号を生成する。これによれば、遷移検出信号発生回路は、第１アクセスモードを発生させるための第１エントリー信号と第２アクセスモードを発生させるための第３エントリー信号を出力するため、テスト時に於いて、本来不要とする第２アクセスモードの発生を阻止したために、第１アクセスモードを発生できなくなることが防止される。
【００６０】
請求項６に記載の発明によれば、前記遷移検出信号発生回路は、前記各入力信号の遷移を検出する複数の遷移検出回路と、各遷移検出回路からの検出信号を前記選択制御信号に基づき選択的に論理合成して前記第１エントリー信号と前記第３エントリー信号とを生成するパルス合成回路とを備えている。従って、この構成によれば、遷移検出信号発生回路の回路規模が増大することもない。
【００６１】
請求項７に記載の発明によれば、前記制御回路は、テスト信号の入力時には、第２アクセスモードを処理するための第２エントリー信号を無効化し前記第３エントリー信号に応答して該第２アクセスモードの処理に対応した第２モードトリガ信号を生成する。これにより、互いに非同期で発生する第１アクセスモードと第２アクセスモードにおいて、第２アクセスモードを意図とする所定のタイミングで発生させることが可能である。また、試験時に於いて、この第２アクセスモードは、遷移検出信号発生回路からの第３エントリー信号をトリガとして発生するため、該第２アクセスモードの無用な発生が抑止される。
【００６２】
請求項８に記載の発明によれば、前記第１アクセスモードと第２アクセスモードとを処理する半導体記憶装置の試験では、テスト信号を入力する第１のステップと、複数の外部端子から入力する各入力信号のうち選択した特定の入力信号の遷移を検出して前記第２アクセスモードの処理を開始する第２のステップとを行うようにした。これにより、互いに非同期で発生する第１アクセスモードと第２アクセスモードにおいて、第２アクセスモードを意図とする所定のタイミングで発生させ、試験時に所望の動作パターンを擬似的に精度良く再現可能である。
【００６３】
請求項９に記載の発明によれば、前記第２アクセスモードの処理が終了した後には、前記第２のステップで選択された入力信号の遷移に対応する前記第１アクセスモードの処理を開始する第３のステップを行うようにした。これにより、第１アクセスモードのアクセスタイムが最も長くなる場合を再現してデバイス評価を行うことができる。
【００６４】
請求項１０に記載の発明によれば、前記第１アクセスモードの処理が終了した後には、前記第２のステップで選択されない他の入力信号の遷移に対応する前記第１アクセスモードの処理を開始する第４のステップを行うようにした。これにより、第２アクセスモードの無用な発生が抑止される。
【００６５】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図５に従って説明する。
【００６６】
図１は、本実施形態のセルフリフレッシュ機能を有した半導体記憶装置（ＤＲＡＭ）の入力回路部分を示すブロック回路図である。
ＤＲＡＭには、複数の制御信号ＣＴＬ としてのチップイネーブル信号／ＣＥ 、ライトイネーブル信号／ＷＥ 、出力イネーブル信号／ＯＥ と複数（図では簡略化して２ビット分を示す）の外部アドレス信号ＡＤＤ としてのアドレス信号Ａ０，Ａ１が外部端子を介して供給される。これらの各信号／ＣＥ ，／ＷＥ ，／ＯＥ 及びアドレス信号Ａ０，Ａ１は、それぞれ入力バッファ１１〜１５を介して遷移検出信号発生回路２０に入力される。入力バッファ１１〜１５は、入力信号をデバイスの内部電圧に応じたレベルの信号に変換する入力初段回路であり、ＣＭＯＳインバータ形式又はＣ／Ｍ差動増幅形式等で構成されている。
【００６７】
遷移検出信号発生回路２０は、複数（図では例えば入力バッファ１１〜１５に対応して５つ）の遷移検出回路２１〜２５（図中、ＴＤ（Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｏｒ） で示す）と、パルス合成回路２６とを含む。
【００６８】
遷移検出回路２１，２２，２３は、それぞれ入力される制御信号ＣＴＬ （ここでは／ＣＥ ，／ＷＥ ，／ＯＥ ）の遷移（Ｈレベル又はＬレベルへの変移）を検出して入力検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ を出力する。同様に、遷移検出回路２４，２５は、それぞれ入力される外部アドレス信号ＡＤＤ （ここではＡ０，Ａ１）の状態の遷移（各ビットの変化）を検出してアドレス検出信号ａｄ０ ，ａｄ１ を出力する。これらの各遷移検出回路２１〜２５から出力される検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ はパルス合成回路２６に入力される。
【００６９】
パルス合成回路２６は、各検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ を論理合成し、第１アクセスモードとしての外部アクセス、即ちリード／ライト処理を実行するための遷移検出信号ｍｔｄｓ（第１エントリー信号）を生成してメモリ制御回路２７に出力する。
【００７０】
このパルス合成回路２６には図示しないコード発生回路が接続されている。コード発生回路は、図示しないテスト回路から供給されるテスト信号の入力に基づいて、内部のレジスタ（図示略）に予め記憶された選択制御信号としてのパルス発生制御コードｅｎ−ｃｏｄｅ をパルス合成回路２６に出力する。尚、パルス発生制御コードｅｎ−ｃｏｄｅ は、複数の外部端子から供給される入力信号（図示略）によって設定されるコード情報である。
【００７１】
詳述すると、このパルス発生制御コードｅｎ−ｃｏｄｅ は、パルス合成回路２６に入力される各遷移検出回路２１〜２５からの検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ を必要に応じてマスク（無効化）する。つまり、パルス合成回路２６は、各遷移検出回路２１〜２５から出力される検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ のうち、論理合成する信号をパルス発生制御コードｅｎ−ｃｏｄｅ に基づいて選択する。
【００７２】
このように、パルス合成回路２６は、パルス発生制御コードｅｎ−ｃｏｄｅ に従って各遷移検出回路２１〜２５からの検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ を選択的に論理合成し、該パルス発生制御コードｅｎ−ｃｏｄｅ により無効化される信号についてはそれを入力する場合にも遷移検出信号ｍｔｄｓを発生しない。
【００７３】
メモリ制御回路２７は、このパルス合成回路２６からの遷移検出信号ｍｔｄｓを受け、外部アドレス信号ＡＤＤ （ここではＡ０，Ａ１のみ示す）による所定のリード／ライト用アドレスに対応したメモリセルのワード線を活性化させるためのワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ をメモリコア２９に出力する。
【００７４】
このメモリ制御回路２７には、リフレッシュタイマ２８が接続されている。リフレッシュタイマ２８は、第２アクセスモードとしての内部アクセス、即ちリフレッシュ処理を実行するためのリフレッシュ要求信号ｒｅｆ−ｒｅｑ （第２エントリー信号）を所定の時間間隔毎に生成してメモリ制御回路２７に出力する。
【００７５】
メモリ制御回路２７は、このリフレッシュ要求信号ｒｅｆ−ｒｅｑ を受けて、図示しない内部のアドレスカウンタから出力される所定のリフレッシュ用アドレスに対応したメモリセルのワード線を活性化させるためのワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ をメモリコア２９に出力する。
【００７６】
また、このメモリ制御回路２７には、図示しないテスト回路からのテスト信号ｔｅｓｔが入力され、メモリ制御回路２７は、このテスト信号ｔｅｓｔに基づいて後述するテストモードでの試験を行う。
【００７７】
因みに、本実施形態において、メモリ制御回路２７は、図１４に示すメモリ制御回路７７と同様に構成され、判定回路としてのリフレッシュ判定回路８１、モードトリガ発生回路としての内部コマンド発生回路８２及び信号生成回路としてのタイミングジェネレータ８３を含む。このため、ここではそれらの詳細な説明を一部省略して説明する。
【００７８】
即ち、本実施形態では、リフレッシュ判定回路８１には、リフレッシュタイマ２８からのリフレッシュ要求信号ｒｅｆ−ｒｅｑ 及びパルス合成回路２６からの遷移検出信号ｍｔｄｓが入力される。リフレッシュ判定回路８１は、互いに非同期で入力されるリフレッシュ要求信号ｒｅｆ−ｒｅｑ と遷移検出信号ｍｔｄｓとの入力タイミングを判定して、リフレッシュ動作とリード／ライト動作との処理の優先度を判断し、その優先度に従ってリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ （第２モードトリガ信号）を出力する。
【００７９】
その際、上記したように、リフレッシュ判定回路８１には図示しないテスト回路からのテスト信号ｔｅｓｔが入力され、同リフレッシュ判定回路８１は、そのテスト信号ｔｅｓｔを入力する場合には、遷移検出信号ｍｔｄｓに応答してリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ を出力する。尚、図３には、本実施形態のリフレッシュ判定回路８１（パルス発生制御コードｅｎ−ｃｏｄｅ に基づいて生成される遷移検出信号ｍｔｄｓを入力する）の一構成例を示す。
【００８０】
内部コマンド発生回路８２には、パルス合成回路２６からの遷移検出信号ｍｔｄｓが入力される。内部コマンド発生回路８２は、その遷移検出信号ｍｔｄｓに応答してリード／ライト開始信号ｒｗ−ｓｔａｒｔ（第１モードトリガ信号）を出力する。
【００８１】
そして、タイミングジェネレータ８３は、リフレッシュ判定回路８１からのリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ と内部コマンド発生回路８２からのリード／ライト開始信号ｒｗ−ｓｔａｒｔとを入力し、各信号ｒｅｆ−ｓｔａｒｔ ，ｒｗ−ｓｔａｒｔにそれぞれ対応したワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ （内部動作信号）を出力する。
【００８２】
図２は、遷移検出信号発生回路２０の一構成例を示す回路図である。
例えば、遷移検出回路２１は、チップイネーブル信号／ＣＥ の立ち下がりに応答して、ワンショットパルス（パルス幅はディレイ回路の遅延時間に依存する）を生成する。また、遷移検出回路２２，２３は、それぞれライトイネーブル信号／ＷＥ ，出力イネーブル信号／ＯＥ の立ち上がりに応答してワンショットパルスを生成する。
【００８３】
同様に、遷移検出回路２４は、アドレス信号Ａ０の立ち上がり／立ち下がりに応答してワンショットパルスを生成する。尚、アドレス信号Ａ１（図１参照）の変化を検出する遷移検出回路２５及びその他のアドレス信号の変化を検出する遷移検出回路は、遷移検出回路２４と同様な構成である。
【００８４】
また、例えばパルス合成回路２６は、複数の信号選択用回路（図中、ナンド回路２６ａ〜２６ｄ）と、１つの信号合成用回路（図中、ナンド回路２６ｅ）とを備える。ここで、各信号選択用回路は、遷移検出回路２１〜２５にそれぞれ対応して設けられ、信号合成用回路は、各信号選択用回路の出力信号を論理合成した信号を出力する（尚、図２においては、遷移検出回路２１〜２４のみを示しており、それらに対応して４つの信号選択用回路（ナンド回路２６ａ〜２６ｄ）を示している）。
【００８５】
具体的には、各ナンド回路２６ａ〜２６ｄには、遷移検出回路２１〜２４からの検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ と、それらに対応したコード情報を持つパルス発生制御コードｅｎ−ｃｏｄｅ （図中、ｅｎ−ｃｅｂ，ｅｎ−ｗｅｂ，ｅｎ−ｏｅｂ，ｅｎ−ａｄ０）とが入力される。
【００８６】
例えば、ナンド回路２６ａは、Ｌレベルのパルス発生制御コードｅｎ−ｃｅｂに応答して、遷移検出回路２１からの検出信号ｃｅｂ を無効化する（即ち、Ｌレベルのパルス発生制御コードｅｎ−ｃｅｂを入力する間、ナンド回路２６ａの出力はＨレベルに固定される）。同様に、ナンド回路２６ｂ〜２６ｄは、それぞれＬレベルのパルス発生制御コードｅｎ−ｗｅｂ，ｅｎ−ｏｅｂ，ｅｎ−ａｄ０に応答して、遷移検出回路２２〜２４からの検出信号ｗｅｂ ，ｏｅｂ ，ａｄ０ を無効化する。
【００８７】
このように、パルス合成回路２６は、パルス発生制御コードｅｎ−ｃｏｄｅ （ここではｅｎ−ｃｅｂ，ｅｎ−ｗｅｂ，ｅｎ−ｏｅｂ，ｅｎ−ａｄ０）に基づいて、各検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ を選択的に論理合成して生成した遷移検出信号ｍｔｄｓを出力する。
【００８８】
次に、上記のように構成されたＤＲＡＭの動作について説明する。
図４は、不良モードを検出する実施例を示す動作波形図である。
尚、図は、例えばチップイネーブル信号／ＣＥ の立ち下がり時及び出力イネーブル信号／ＯＥ の立ち上がり時に遷移検出信号ｍｔｄｓが出力され、外部アドレス信号ＡＤＤ （Ａ０，Ａ１）の変化時には遷移検出信号ｍｔｄｓが出力されない場合を示すものである。つまり、遷移検出信号発生回路２０において、パルス合成回路２６に入力される遷移検出回路２４，２５からの検出信号ａｄ０ ，ａｄ１ は、パルス発生制御コードｅｎ−ｃｏｄｅ により無効化される。
【００８９】
今、チップイネーブル信号／ＣＥ の立ち下がりで遷移検出信号ｍｔｄｓが出力され、それを受けてリード／ライト開始信号ｒｗ−ｓｔａｒｔ及びリード／ライト状態信号ｒｗ−ｓｔａｔｅが出力される。これにより、リード／ライト動作が行われる。
【００９０】
次いで、出力イネーブル信号／ＯＥ の立ち上がりで遷移検出信号ｍｔｄｓが出力される。この際、デバイス内部での動作遅延（ノイズ、プロセス変動、温度変動、電圧マージンの不足等に起因する）等が生じる場合は、次サイクルのリード／ライト動作に移行することができない。即ち、この場合には、本来出力されるはずのリード／ライト開始信号ｒｗ−ｓｔａｒｔ及びリード／ライト状態信号ｒｗ−ｓｔａｔｅが出力されなくなる（図中、一点鎖線は本来（正常時）の動作を示す）。
【００９１】
ここで、上記出力イネーブル信号／ＯＥ の立ち上がり後に、外部アドレス信号ＡＤＤ （アドレス値）が変化する。しかしながら、この際、遷移検出回路２４或いは遷移検出回路２５からの検出信号ａｄ０ ，ａｄ１ はパルス発生制御コードｅｎ−ｃｏｄｅ により無効化される。即ち、外部アドレス信号ＡＤＤ が変化しても遷移検出信号ｍｔｄｓ（図中、二点鎖線で示す）は出力されず、リード／ライト開始信号ｒｗ−ｓｔａｒｔ及びリード／ライト状態信号ｒｗ−ｓｔａｔｅは出力されない。
【００９２】
従って、本実施形態では、こうした不良モード（本来実行されるはずのリード／ライト動作が実行されない不具合）が存在している場合にも、その動作パターンを再現することが可能であるため、デバイス内に存在する不具合を正確に検出することが可能である。尚、本実施形態では、説明の簡略化のため、外部アドレス信号ＡＤＤ の変化時に遷移検出信号ｍｔｄｓを出力しない場合についてのみ説明したが、同様にして選択的に制御信号ＣＴＬ （／ＣＥ ，／ＷＥ ，／ＯＥ ）の遷移時に遷移検出信号ｍｔｄｓを出力しないようにして、不良モードが存在するか否かを検出するようにしてもよい。
【００９３】
図５は、テストモードの実施例を示す動作波形図である。
尚、図は、アクセス競合時にライト動作がリフレッシュ動作後に実行される場合（ライト動作の実行が最も遅くなる場合）の動作パターン（図２１参照）をテストモードにて再現した例を示すものである。ここでは、例えばチップイネーブル信号／ＣＥ の立ち下がりでライト動作のための遷移検出信号ｍｔｄｓが出力され、ライトイネーブル信号／ＷＥ の立ち上がりで発生する遷移検出信号ｍｔｄｓがパルス発生制御コードｅｎ−ｃｏｄｅ によって抑制される場合を示す。
【００９４】
今、チップイネーブル信号／ＣＥ の立ち下がりで遷移検出信号ｍｔｄｓが出力され、その信号ｍｔｄｓを受けて、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ が出力される（リフレッシュ動作が開始される）。リフレッシュ動作が終了すると、（そのリフレッシュ動作開始のトリガとなった）前記遷移検出信号ｍｔｄｓを受けて、リード／ライト開始信号ｒｗ−ｓｔａｒｔ（具体的にはライト開始信号）が出力される。これにより、ライト動作が開始される。
【００９５】
そのライト動作の終了後、ライトイネーブル信号／ＷＥ が立ち上がる。この際、遷移検出回路２２からの検出信号ｗｅｂ はパルス発生制御コードｅｎ−ｃｏｄｅ により無効化される。即ち、ライトイネーブル信号／ＷＥ が遷移しても遷移検出信号ｍｔｄｓ（図中、二点鎖線で示す）は出力されない。このため、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ は出力されず、リフレッシュ動作は実行されない。
【００９６】
つまり、本実施形態では、リフレッシュ動作は、パルス発生制御コードｅｎ−ｃｏｄｅ に基づいて、チップイネーブル信号／ＣＥ の立ち下がり時にのみ発生する。従って、テストモード時に於いて、本来意図しないリフレッシュ動作は実行されず、図２１に示す動作パターン（アクセス競合時におけるリフレッシュ動作後のライト動作）を擬似的に再現することが可能である。これにより、ワーストパターン等の所望の動作パターンをテストモードで再現して、デバイス評価を精度よく行うことが可能である。
【００９７】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）パルス合成回路２６は、制御信号ＣＴＬ の遷移を検出する遷移検出回路２１〜２３からの検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ 及び外部アドレス信号ＡＤＤ の遷移を検出する遷移検出回路２４，２５からの検出信号ａｄ０ ，ａｄ１ をパルス発生制御コードｅｎ−ｃｏｄｅ により選択的に論理合成した遷移検出信号ｍｔｄｓを生成する。これにより、不良モードの存在の有無を容易に且つ的確に検出することが可能となる。
【００９８】
（２）テストモードの実行時に於いて、同様にパルス合成回路２６は、検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ をパルス発生制御コードｅｎ−ｃｏｄｅ に基づいて選択的に論理合成した遷移検出信号ｍｔｄｓを生成する。これにより、無用なリフレッシュ動作の発生を抑止することができるため、ワーストパターン等の所望の動作パターンを擬似的に再現することが可能となる。従って、より適正なデバイス評価を行うことができる。
【００９９】
（３）本実施形態では、パルス合成回路２６にて生成する遷移検出信号ｍｔｄｓをパルス発生制御コードｅｎ−ｃｏｄｅ によって制御する構成としたため、従来の構成と比べて回路規模が増大することもない。
【０１００】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図６〜図１２に従って説明する。
図６は、第二実施形態の半導体記憶装置（ＤＲＡＭ）の入力回路部分を示すブロック回路図である。尚、本実施形態は、第一実施形態における遷移検出信号発生回路２０内のパルス合成回路２６と、メモリ制御回路２７の構成を一部変更した構成である。従って、第一実施形態と同様の構成部分については同一符号を付してそれらの詳細な説明を一部省略する。
【０１０１】
即ち、遷移検出信号発生回路３１は、複数（図では、第一実施形態と同様、例えば各信号／ＣＥ ，／ＷＥ ，／ＯＥ ，Ａ０，Ａ１の遷移をそれぞれ検出する５つを示す）の遷移検出回路２１〜２５と、それらの各検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ を論理合成するパルス合成回路３２とを含む。
【０１０２】
このパルス合成回路３２は、各検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ を論理合成し、コマンド用遷移検出信号ｍｔｄｃｓ （第１エントリー信号）とリフレッシュ用遷移検出信号ｍｔｄｒｓ （第３エントリー信号）とを生成してメモリ制御回路３３に出力する。具体的には、本実施形態において、パルス合成回路３２は、上記パルス発生制御コードｅｎ−ｃｏｄｅ に基づいて、各検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ を選択的に論理合成して生成したコマンド用遷移検出信号ｍｔｄｃｓ とリフレッシュ用遷移検出信号ｍｔｄｒｓ とをそれぞれ出力する。
【０１０３】
図７は、図６のメモリ制御回路３３のブロック回路図である。
このメモリ制御回路３３は、リフレッシュ判定回路４１、内部コマンド発生回路４２及びタイミングジェネレータ４３を含む。
【０１０４】
リフレッシュ判定回路４１は、図１４のリフレッシュ判定回路８１と略同様に構成され、本実施形態では、パルス合成回路３２からのリフレッシュ用遷移検出信号ｍｔｄｒｓ 、リフレッシュタイマ２８からのリフレッシュ要求信号ｒｅｆ−ｒｅｑ 及び図示しないテスト回路からのテスト信号ｔｅｓｔを入力する。
【０１０５】
そして、リフレッシュ判定回路４１は、互いに非同期で入力されるリフレッシュ要求信号ｒｅｆ−ｒｅｑ と遷移検出信号ｍｔｄｒｓ の入力タイミングを判定してアクセス競合時のリフレッシュ動作とリード／ライト動作の処理の優先度を判断する。
【０１０６】
詳しくは、リフレッシュ判定回路４１は、リフレッシュ要求信号ｒｅｆ−ｒｅｑ に応答して、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ 及びリフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ を出力する。その際、リフレッシュ判定回路４１は、リフレッシュ要求信号ｒｅｆ−ｒｅｑ よりも先に（早いタイミングで）遷移検出信号ｍｔｄｒｓ を入力する場合には、リード／ライト状態信号ｒｗ−ｓｔａｔｅがリセットされた後に、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ 及びリフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ を出力する。
【０１０７】
また、内部コマンド発生回路４２は、図１４の内部コマンド発生回路８２と略同様に構成され、本実施形態では、パルス合成回路３２からの遷移検出信号ｍｔｄｃｓ を入力する。
【０１０８】
そして、内部コマンド発生回路４２は、遷移検出信号ｍｔｄｃｓ に応答してリード／ライト開始信号ｒｗ−ｓｔａｒｔをする。その際、内部コマンド発生回路４２は、リフレッシュ判定回路４１からのリフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ を入力する場合には該リフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ がリセットされた後に、リード／ライト開始信号ｒｗ−ｓｔａｒｔを出力する。
【０１０９】
タイミングジェネレータ４３は、図１４のタイミングジェネレータ８３と同様に構成され、リフレッシュ判定回路４１からのリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ と内部コマンド発生回路４２からのリード／ライト開始信号ｒｗ−ｓｔａｒｔとを入力する。
【０１１０】
そして、タイミングジェネレータ４３は、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ に応答して、図示しない内部アドレスカウンタにて生成される所定のリフレッシュ用アドレスに対応したワード線を活性化させるためのワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ を出力する。
【０１１１】
一方、タイミングジェネレータ４３は、リード／ライト開始信号ｒｗ−ｓｔａｒｔに応答して、リード／ライト状態信号ｒｗ−ｓｔａｔｅを出力し、外部アドレス信号ＡＤＤ にて与えられる所定のリード／ライト用アドレスに対応したワード線を活性化させるためのワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ を出力する。
【０１１２】
尚、タイミングジェネレータ４３は、このワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ 以外にも、その他に例えばセンスアンプを活性化させるためのセンスアンプ活性タイミング信号等の各種の内部動作信号を生成する。ここでは、説明の都合上、それらの信号についての詳細な説明及び図面は省略し、ワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ についてのみ説明する。
【０１１３】
図８は、遷移検出信号発生回路３１の一構成例を示す回路図である。
尚、同図において、入力バッファ１１〜１４、遷移検出回路２１〜２４の構成は図２と同様であるため、ここでは詳細な説明は省略する。
【０１１４】
本実施形態において、パルス合成回路３２は、コマンド用遷移検出信号ｍｔｄｃｓ を生成するための複数の信号選択用回路（図中、ナンド回路３２ａ〜３２ｄ）と１つの信号合成用回路（図中、ナンド回路３２ｅ）とを備える。また、このパルス合成回路３２は、リフレッシュ用遷移検出信号ｍｔｄｒｓ を生成するための複数の信号選択用回路（図中、ナンド回路３２ｆ〜３２ｉ）と１つの信号合成用回路（図中、ナンド回路３２ｊ）とを備える。
【０１１５】
尚、複数の信号選択用回路は、遷移検出信号発生回路３１内の各遷移検出回路に対応して設けられるものであり、図８では、説明の簡略化の為、各遷移検出信号２１〜２４に対応して、それぞれナンド回路３２ａ〜３２ｄ，３２ｆ〜３２ｉが設けられる様子を示している。
【０１１６】
具体的には、各ナンド回路３２ａ〜３２ｄには、遷移検出回路２１〜２４からの検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ と、それらに対応したコード情報を持つパルス発生制御コードｅｎ−ｃｏｄｅ （図中、ｅｎ−ｃｅｂ１ ，ｅｎ−ｗｅｂ１ ，ｅｎ−ｏｅｂ１ ，ｅｎ−ａｄ０１ ）とが入力される。
【０１１７】
例えばナンド回路３２ａは、Ｌレベルのパルス発生制御コードｅｎ−ｃｅｂ１ に応答して、遷移検出回路２１からの検出信号ｃｅｂ を無効化する（即ち、Ｌレベルのパルス発生制御コードｅｎ−ｃｅｂ１ を入力する間、ナンド回路３２ａの出力はＨレベルに固定される）。同様に、ナンド回路３２ｂ〜３２ｄは、それぞれＬレベルのパルス発生制御コードｅｎ−ｗｅｂ１ ，ｅｎ−ｏｅｂ１ ，ｅｎ−ａｄ０１ に応答して、遷移検出回路２２〜２４からの検出信号ｗｅｂ ，ｏｅｂ ，ａｄ０ を無効化する。
【０１１８】
また、同様に各ナンド回路３２ｆ〜３２ｉには、遷移検出回路２１〜２４からの検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ と、それらにそれぞれ対応したパルス発生制御コードｅｎ−ｃｏｄｅ （図中、ｅｎ−ｃｅｂ２ ，ｅｎ−ｗｅｂ２ ，ｅｎ−ｏｅｂ２ ，ｅｎ−ａｄ０２ ）とが入力される。
【０１１９】
そして、例えば各ナンド回路３２ｆ〜３２ｉは、それぞれＬレベルのパルス発生制御コードｅｎ−ｃｅｂ２ ，ｅｎ−ｗｅｂ２ ，ｅｎ−ｏｅｂ２ ，ｅｎ−ａｄ０２ に応答して、遷移検出回路２２〜２４からの検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ を無効化する。
【０１２０】
このように、パルス合成回路３２は、パルス発生制御コードｅｎ−ｃｏｄｅ （ここではｅｎ−ｃｅｂ１ ，ｅｎ−ｗｅｂ１ ，ｅｎ−ｏｅｂ１ ，ｅｎ−ａｄ０１ 及びｅｎ−ｃｅｂ２ ，ｅｎ−ｗｅｂ２ ，ｅｎ−ｏｅｂ２ ，ｅｎ−ａｄ０２ ）に基づいて、各検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ を選択的に論理合成して生成したコマンド用遷移検出信号ｍｔｄｃｓ とリフレッシュ用遷移検出信号ｍｔｄｒｓ とを出力する。
【０１２１】
次に、上記のように構成されたＤＲＡＭの動作について説明する。
図１０は、不良モードを検出する実施例を示す動作波形図である。
尚、図は、例えばチップイネーブル信号／ＣＥ の立ち下がり時及び出力イネーブル信号／ＯＥ の立ち上がり時にコマンド用遷移検出信号ｍｔｄｃｓ が出力され、外部アドレス信号ＡＤＤ （Ａ０，Ａ１）の変化時には同遷移検出信号ｍｔｄｃｓ が出力されない場合を示している。つまり、コマンド用遷移検出信号ｍｔｄｃｓ の生成時に於いて、パルス合成回路３２に入力される遷移検出回路２４，２５からの検出信号ａｄ０ ，ａｄ１ は、パルス発生制御コードｅｎ−ｃｏｄｅ により無効化される。
【０１２２】
また、ここでは、リフレッシュ用遷移検出信号ｍｔｄｒｓ は、チップイネーブル信号／ＣＥ ，出力イネーブル信号／ＯＥ ，外部アドレス信号ＡＤＤ （Ａ０，Ａ１）の何れが遷移する場合にも出力されない。つまり、リフレッシュ用遷移検出信号ｍｔｄｒｓ の生成時に於いて、パルス合成回路３２に入力される遷移検出回路２１〜２５からの検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ は、パルス発生制御コードｅｎ−ｃｏｄｅ により無効化される。
【０１２３】
今、チップイネーブル信号／ＣＥ の立ち下がりでコマンド用遷移検出信号ｍｔｄｃｓ が出力され、それを受けてリード／ライト開始信号ｒｗ−ｓｔａｒｔ及びリード／ライト状態信号ｒｗ−ｓｔａｔｅが出力される。これにより、リード／ライト動作が行われる。
【０１２４】
次いで、出力イネーブル信号／ＯＥ の立ち上がりでコマンド用遷移検出信号ｍｔｄｃｓ が出力される。この際、デバイス内部での動作遅延（ノイズ、プロセス変動、温度変動、電圧マージンの不足等に起因する）等が生じる場合は、次サイクルのリード／ライト動作に移行することができない。即ち、この場合には、本来出力されるはずのリード／ライト開始信号ｒｗ−ｓｔａｒｔ及びリード／ライト状態信号ｒｗ−ｓｔａｔｅが出力されなくなる（図中、一点鎖線は本来（正常時）の動作を示す）。
【０１２５】
ここで、上記出力イネーブル信号／ＯＥ の立ち上がり後に、外部アドレス信号ＡＤＤ （アドレス値）が変化する。しかしながら、この際、遷移検出回路２４或いは遷移検出回路２５からの検出信号ａｄ０ ，ａｄ１ はパルス発生制御コードｅｎ−ｃｏｄｅ により無効化される。即ち、外部アドレス信号ＡＤＤ が変化してもコマンド用遷移検出信号ｍｔｄｃｓ （図中、二点鎖線で示す）は出力されず、リード／ライト開始信号ｒｗ−ｓｔａｒｔ及びリード／ライト状態信号ｒｗ−ｓｔａｔｅは出力されない。
【０１２６】
従って、本実施形態では、第一実施形態と同様、不良モードが存在している場合にも、その動作パターンを再現することが可能であるため、デバイス内に存在する不具合を正確に検出することが可能である。尚、本実施形態では、外部アドレス信号ＡＤＤ の変化時にコマンド用遷移検出信号ｍｔｄｃｓ を出力しない場合についてのみ説明したが、同様にして選択的に制御信号ＣＴＬ （／ＣＥ ，／ＷＥ ，／ＯＥ ）の遷移時に同遷移検出信号ｍｔｄｃｓ を出力しないようにして、不良モードが存在するか否かを検出するようにしてもよい。
【０１２７】
図１１は、テストモードの実施例を示す動作波形図である。
尚、図は、アクセス競合時にライト動作がリフレッシュ動作後に実行される場合（ライト動作の実行が最も遅くなる場合）の動作パターン（図２１参照）をテストモードにて再現した例を示すものである。
【０１２８】
ここで、同図では、例えばコマンド用遷移検出信号ｍｔｄｃｓ は、チップイネーブル信号／ＣＥ の立ち下がり時、ライトイネーブル信号／ＷＥ の立ち上がり時に出力される場合を示す。一方、リフレッシュ用遷移検出信号ｍｔｄｒｓ は、チップイネーブル信号／ＣＥ の立ち下がり時にのみ出力され、ライトイネーブル信号／ＷＥ の立ち上がり時にはその発生がパルス発生制御コードｅｎ−ｃｏｄｅ によって抑制される場合を示す。
【０１２９】
今、チップイネーブル信号／ＣＥ の立ち下がりで各遷移検出信号ｍｔｄｃｓ ，ｍｔｄｒｓ が出力され、リフレッシュ用遷移検出信号ｍｔｄｒｓ を受けて、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ が出力される（リフレッシュ動作が開始される）。リフレッシュ動作が終了すると、（上記チップイネーブル信号／ＣＥ の立ち下がりで発生した）コマンド用遷移検出信号ｍｔｄｃｓ を受けて、リード／ライト開始信号ｒｗ−ｓｔａｒｔ（具体的にはライト開始信号）が出力される。これにより、ライト動作が開始される。
【０１３０】
そのライト動作の終了後、ライトイネーブル信号／ＷＥ が立ち上がる。この際、リフレッシュ用遷移検出信号ｍｔｄｒｓ の生成時に於いて、遷移検出回路２２からの検出信号ｗｅｂ はパルス発生制御コードｅｎ−ｃｏｄｅ により無効化される。即ち、ライトイネーブル信号／ＷＥ が遷移してもリフレッシュ用遷移検出信号ｍｔｄｒｓ （図中、二点鎖線で示す）は出力されない。このため、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ は出力されず、リフレッシュ動作は実行されない。
【０１３１】
つまり、第一実施形態と同様に、リフレッシュ動作は、パルス発生制御コードｅｎ−ｃｏｄｅ に基づいて、チップイネーブル信号／ＣＥ の立ち下がり時にのみ発生する。従って、前記同様、図２１に示す動作パターン（アクセス競合時におけるリフレッシュ動作後のライト動作）をテストモードで擬似的に再現することができ、デバイスの評価を精度良く行うことが可能である。
【０１３２】
図１２は、テストモードの他の実施例を示す動作波形図である。
尚、図は、アクセス競合時にライト動作がリフレッシュ動作後に実行される場合（ライト動作の実行が最も遅くなる場合）に於いて、ライト動作の終了後にリード動作が行われる場合の動作パターン（図２３参照）をテストモードにて再現した例を示すものである。
【０１３３】
ここで、同図では、例えばコマンド用遷移検出信号ｍｔｄｃｓ は、チップイネーブル信号／ＣＥ の立ち下がり時、ライトイネーブル信号／ＷＥ の立ち上がり時、出力イネーブル信号／ＯＥ の立ち上がり時に出力される場合を示す。一方、リフレッシュ用遷移検出信号ｍｔｄｒｓ は、チップイネーブル信号／ＣＥ の立ち下がり時、出力イネーブル信号／ＯＥ の立ち上がり時にのみ出力され、ライトイネーブル信号／ＷＥ の立ち上がり時にはその発生がパルス発生制御コードｅｎ−ｃｏｄｅ によって抑制される場合を示す。
【０１３４】
今、チップイネーブル信号／ＣＥ の立ち下がりで各遷移検出信号ｍｔｄｃｓ ，ｍｔｄｒｓ が出力され、リフレッシュ用遷移検出信号ｍｔｄｒｓ を受けて、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ が出力される（リフレッシュ動作が開始される）。リフレッシュ動作が終了すると、（上記チップイネーブル信号／ＣＥ の立ち下がりで発生した）コマンド用遷移検出信号ｍｔｄｃｓ を受けて、リード／ライト開始信号ｒｗ−ｓｔａｒｔ（具体的にはライト開始信号）が出力される。これにより、ライト動作が開始される。
【０１３５】
そのライト動作の終了後、ライトイネーブル信号／ＷＥ が立ち上がる。この際、リフレッシュ用遷移検出信号ｍｔｄｒｓ の生成時に於いて、遷移検出回路２２からの検出信号ｗｅｂ はパルス発生制御コードｅｎ−ｃｏｄｅ により無効化される。即ち、ライトイネーブル信号／ＷＥ が遷移してもリフレッシュ用遷移検出信号ｍｔｄｒｓ （図中、二点鎖線で示す）は出力されない。このため、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ は出力されず、リフレッシュ動作は実行されない。
【０１３６】
次いで、出力イネーブル信号／ＯＥ が立ち下がると、（上記ライトイネーブル信号／ＷＥ の立ち上がりで発生した）コマンド用遷移検出信号ｍｔｄｃｓ を受けて、リード／ライト開始信号ｒｗ−ｓｔａｒｔ（具体的にはリード開始信号）が出力される。これにより、リード動作が開始される。
【０１３７】
このように、本実施形態では、テストモードに於いて、無用なリフレッシュ動作の実行を抑止しながら、別途生成されるコマンド用遷移検出信号ｍｔｄｃｓ によってリード動作を確実に実行させることができる。従って、本実施形態では、図２３に示す動作パターン（アクセス競合時に、リフレッシュ動作後にライト動作、リード動作を連続して行う場合）をテストモードにて擬似的に再現することができる。
【０１３８】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）パルス合成回路３２は、遷移検出回路２１〜２５からの検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ をパルス発生制御コードｅｎ−ｃｏｄｅ に基づいて選択的に論理合成し、コマンド用遷移検出信号ｍｔｄｃｓ とリフレッシュ用遷移検出信号ｍｔｄｒｓ とをそれぞれ生成する。つまり、本実施形態では、外部アクセス（リード／ライト動作）を処理するためのコマンド用遷移検出信号ｍｔｄｃｓ と、内部アクセス（リフレッシュ動作）を処理するためのリフレッシュ用遷移検出信号ｍｔｄｒｓ とが生成される。このような構成を用いれば、テストモードに於いて、本来不要とするリフレッシュ動作の実行を阻止したために、意図とする動作パターンまでが実現されなくなる（リード／ライト動作までが実行されなくなる）ことを防止できる。
【０１３９】
尚、上記各実施形態は、以下の態様で実施してもよい。
・第一実施形態では、リフレッシュ動作後にライト動作を行うワーストパターンをテストモードで再現する場合について説明したが、アクセス競合時に、リフレッシュ動作後にリード動作を行うワーストパターンをテストモードで擬似的に再現することにより、デバイス評価を行うようにしてもよい。
【０１４０】
・同様に、第二実施形態において、リフレッシュ動作後にリード動作を行うワーストパターンをテストモードで擬似的に再現することにより、デバイス評価を行うようにしてもよい。
【０１４１】
・各実施形態において、外部入力される制御信号ＣＴＬ は、チップイネーブル信号／ＣＥ ，ライトイネーブル信号／ＷＥ ，出力イネーブル信号／ＯＥ に必ずしも限定されるものではない。
【０１４２】
・各実施形態では、説明の都合上、外部アドレス信号ＡＤＤ としてはアドレス信号Ａ０，Ａ１のみを図示（図１，図６）して説明したが、外部アドレス信号ＡＤＤ は複数ビットで与えられる。
【０１４３】
・各実施形態では、パルス発生制御コードｅｎ−ｃｏｄｅ は、コード発生回路内部のレジスタから読み出されて供給されるようにしたが、外部端子（専用の試験端子或いは試験時に使用されていない他の何れかの外部端子）を使用してパルス発生制御コードｅｎ−ｃｏｄｅ をコマンド入力等により随時与えるようにしてもよい。この方法では、遷移検出回路２１〜２５から出力される各検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ の任意の（立ち上がり／立ち下がり）エッジを、パルス発生制御コードｅｎ−ｃｏｄｅ によりマスクすることが可能となる。
【０１４４】
・デバイス（ＤＲＡＭ）に存在する不良モードの例は、各実施形態で説明した例に限定されないのは言うまでもなく、デバイス評価を実施する際には、パルス合成回路２６（第二実施形態ではパルス合成回路３２）にて論理合成する信号を適宜変更しながら行う。
【０１４５】
・同様に、テストモードの例は、各実施形態で説明した例（ワーストパターンを再現するテストモード）に限定されないのは言うまでもなく、その他の動作パターンをテストモードにて再現してデバイス評価を行うようにしてもよい。
【０１４６】
・図２に示す遷移検出信号発生回路２０の構成及び図３に示すリフレッシュ判定回路の構成は一例であり、それらに限定されるものではない。
・図８に示す遷移検出信号発生回路３１の構成は一例であり、これに限定されるものではない。
【０１４７】
・第二実施形態において、図８に示す遷移検出信号発生回路３１の構成は、図９に示すように変更してもよい。即ち、図８に示すパルス合成回路３２を図９に示すパルス合成回路３４に変更してもよい。ただし、この構成は、テストモードにてデバイス評価を行う際にのみ適した構成である。詳述すると、パルス合成回路３４は、コマンド用遷移検出信号ｍｔｄｃｓ を生成するための複数のインバータ回路３４ａ〜３４ｄと１つの信号合成用回路（図中、ナンド回路３４ｅ）とを備える。また、このパルス合成回路３４は、リフレッシュ用遷移検出信号ｍｔｄｒｓ を生成するための複数の信号選択用回路（図中、ナンド回路３２ｆ〜３２ｉ）と１つの信号合成用回路（図中、ナンド回路３２ｊ）とを備える。つまり、このパルス合成回路３４は、パルス発生制御コードｅｎ−ｃｏｄｅ （図中、ｅｎ−ｃｅｂ ，ｅｎ−ｗｅｂ ，ｅｎ−ｏｅｂ ，ｅｎ−ａｄ０ ）に基づいて各検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ を選択的に論理合成し、リフレッシュ用遷移検出信号ｍｔｄｒｓ を生成する。このような構成を用いて、テストモードによりデバイス評価を行う際にも第二実施形態と同様の効果を奏する。
【０１４８】
上記各実施形態の特徴をまとめると以下のようになる。
（付記１） 第１アクセスモードと第２アクセスモードとを処理する半導体記憶装置であって、
複数の外部端子から入力される各入力信号の遷移を検出し、前記各入力信号を論理合成して前記第１アクセスモードを処理するための第１エントリー信号を生成する遷移検出信号発生回路と、
前記第１エントリー信号に応答して前記第１アクセスモードの処理に対応した第１モードトリガ信号と、前記第２アクセスモードを処理するための第２エントリー信号に応答して前記第２アクセスモードの処理に対応した第２モードトリガ信号とを生成する制御回路と、を備え、
前記遷移検出信号発生回路には、前記複数の外部端子から入力される各入力信号を選択的に論理合成するための選択制御信号が入力されることを特徴とする半導体記憶装置。
（付記２） 前記選択制御信号は、テスト信号の入力時に実施される試験時に於いて前記遷移検出信号発生回路に入力されることを特徴とする付記１記載の半導体記憶装置。
（付記３） 前記選択制御信号は、前記各入力信号のうち論理合成する信号を、前記各入力信号毎に設定可能とするように生成されるコード情報であることを特徴とする付記１又は２記載の半導体記憶装置。
（付記４） 前記遷移検出信号発生回路は、
前記各入力信号の遷移をそれぞれ検出する複数の遷移検出回路と、
前記選択制御信号に基づいて、前記複数の遷移検出回路から出力される各検出信号を選択的に論理合成して前記第１エントリー信号を生成するパルス合成回路と、
を備えることを特徴とする付記１乃至３の何れか一記載の半導体記憶装置。
（付記５） 前記制御回路は、テスト信号の入力時には、前記第２エントリー信号を無効化し前記第１エントリー信号に応答して前記第２モードトリガ信号を生成することを特徴とする付記１乃至４の何れか一記載の半導体記憶装置。
（付記６） 前記遷移検出信号発生回路は、
前記選択制御信号に基づいて前記各入力信号を選択的に論理合成し、前記第２アクセスモードを処理するための第３エントリー信号をさらに生成することを特徴とする付記１乃至３の何れか一記載の半導体記憶装置。
（付記７） 前記遷移検出信号発生回路は、
前記各入力信号の遷移をそれぞれ検出する複数の遷移検出回路と、
前記選択制御信号に基づいて、前記複数の遷移検出回路から出力される各検出信号を選択的に論理合成して前記第１エントリー信号と前記第３エントリー信号とを生成するパルス合成回路と、
を備えることを特徴とする付記６記載の半導体記憶装置。
（付記８） 前記制御回路は、テスト信号の入力時には、前記第２エントリー信号を無効化し前記第３エントリー信号に応答して前記第２モードトリガ信号を生成することを特徴とする付記６又は７記載の半導体記憶装置。
（付記９） 前記制御回路は、
前記第１エントリー信号に応答して前記第１モードトリガ信号を生成するモードトリガ発生回路と、
前記２エントリー信号と前記第３エントリー信号とが入力され、前記テスト信号の入力時に前記第２エントリー信号を無効化し、前記第３エントリー信号に応答して前記第２モードトリガ信号を生成する判定回路と、
前記第１モードトリガ信号と前記第２モードトリガ信号とにそれぞれ対応した種々の内部動作信号を生成する信号発生回路と、
を備えることを特徴とする付記８記載の半導体記憶装置。
（付記１０） 前記複数の外部端子は複数の制御信号を入力するための端子と複数のアドレス信号を入力するための端子とを含むことを特徴とする付記１乃至９の何れか一記載の半導体記憶装置。
（付記１１） 第１アクセスモードと第２アクセスモードとを処理する半導体記憶装置の試験方法であって、
テスト信号を入力する第１のステップと、
複数の外部端子から入力する各入力信号のうち選択した特定の入力信号の遷移を検出して前記第２アクセスモードの処理を開始する第２のステップと、
を含むことを特徴とする半導体記憶装置の試験方法。
（付記１２） 前記第２アクセスモードの処理が終了した後、前記第２のステップで選択された入力信号の遷移に対応する前記第１アクセスモードの処理を開始する第３のステップ、
をさらに含むことを特徴とする付記１１記載の半導体記憶装置の試験方法。
（付記１３） 前記第１アクセスモードの処理が終了した後、前記第２のステップで選択されない他の入力信号の遷移に対応する前記第１アクセスモードの処理を開始する第４のステップ、
をさらに含むことを特徴とする付記１２記載の半導体記憶装置の試験方法。
（付記１４） 前記半導体記憶装置には前記第２アクセスモードの処理を要求するための信号を所定の時間間隔毎に生成するタイマが内蔵され、
前記第２のステップでは、前記タイマからの信号を前記テスト信号により無効化することを特徴とする付記１１乃至１３の何れか一記載の半導体記憶装置の試験方法。
【０１４９】
【発明の効果】
以上詳述したように、本発明によれば、デバイス評価を容易且つ的確に行うことのできる半導体記憶装置及び半導体記憶装置の試験方法を提供することができる。
【図面の簡単な説明】
【図１】第一実施形態の半導体記憶装置の一部ブロック回路図である。
【図２】図１の遷移検出回路の一構成例を示す回路図である。
【図３】リフレッシュ判定回路の一構成例を示す回路図である。
【図４】第一実施形態の動作波形図である（不良モード検出例）。
【図５】第一実施形態の動作波形図である（テストモード実施例）。
【図６】第二実施形態の半導体記憶装置の一部ブロック回路図である。
【図７】メモリ制御回路のブロック回路図である。
【図８】図６の遷移検出回路の一構成例を示す回路図である。
【図９】別の遷移検出回路の構成例を示す回路図である。
【図１０】第二実施形態の動作波形図である（不良モード検出例）。
【図１１】第二実施形態の動作波形図である（テストモード実施例）。
【図１２】第二実施形態の動作波形図である（テストモード実施例）。
【図１３】従来の半導体記憶装置の一部ブロック回路図である。
【図１４】メモリ制御回路のブロック回路図である。
【図１５】遷移検出回路の動作原理を示す波形図である。
【図１６】メモリ制御回路の動作原理を示す波形図である。
【図１７】メモリ制御回路の動作原理を示す波形図である。
【図１８】テストモードを説明するための動作波形図である。
【図１９】不良モードの例を示す動作波形図である。
【図２０】従来の動作波形図である。
【図２１】動作パターンの例を示す動作波形図である。
【図２２】図２１に対する従来のテストモードの動作波形図である。
【図２３】動作パターンの例を示す動作波形図である。
【図２４】図２３に対する従来のテストモードの動作波形図である。
【符号の説明】
ＣＴＬ （／ＣＥ ，／ＷＥ ，／ＯＥ ），ＡＤＤ （Ａ０，Ａ１） 複数の外部端子から入力される各入力信号としての制御信号，外部アドレス信号
ｅｎ−ｃｏｄｅ 選択制御信号としてのパルス発生制御コード
ｍｔｄｓ 第１エントリー信号としての遷移検出信号
ｍｔｄｃｓ 第１エントリー信号としてのコマンド用遷移検出信号
ｒｅｆ−ｒｅｑ 第２エントリー信号としてのリフレッシュ要求信号
ｍｔｄｒｓ 第３エントリー信号としてのリフレッシュ用遷移検出信号
ｒｗ−ｓｔａｒｔ 第１モードトリガ信号としてのリード／ライト開始信号
ｒｅｆ−ｓｔａｒｔ 第２モードトリガ信号としてのリフレッシュ開始信号
２０，３１ 遷移検出信号発生回路
２１〜２５ 遷移検出回路
２６，３２ パルス合成回路
２７，３３ 制御回路としてのメモリ制御回路
【発明の属する技術分野】
本発明は半導体記憶装置及び半導体記憶装置の試験方法に係り、詳しくは外部アクセス動作と内部アクセス動作とを処理する機能を備えた半導体記憶装置及びその試験方法に関するものである。
【０００２】
近年、電子情報機器等には記憶容量の大きい半導体記憶装置（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）が用いられている。ＤＲＡＭは、内部回路におけるカウンタ動作に従い、メモリセルに対してセルデータのリフレッシュ動作を行うセルフリフレッシュ機能を有している。このセルフリフレッシュ機能を有するＤＲＡＭは、外部からのリフレッシュ操作が不要であるため、低消費電力化が図れるとともに、ＤＲＡＭ周辺の回路設計が簡単化できる利点がある。
【０００３】
このようなセルフリフレッシュ機能を有するＤＲＡＭにおいて、内部のタイマ等からはリフレッシュ要求（内部アクセス）が所定の時間間隔毎に発生し、外部のメモリコントローラ等からはデータの書込み／読出し要求（外部アクセス）が任意の時間に発生する。つまり、内部アクセスと外部アクセスは互いに非同期に発生する。これらの互いに非同期で発生する２つのアクセスモードを処理するＤＲＡＭ（半導体記憶装置）のデバイス評価を正しく行うことが求められている。
【０００４】
【従来の技術】
図１３は、従来のセルフリフレッシュ機能を有した半導体記憶装置（ＤＲＡＭ）の入力回路部分を示すブロック回路図である。
【０００５】
ＤＲＡＭには、複数の制御信号ＣＴＬ としてのチップイネーブル信号／ＣＥ 、ライトイネーブル信号／ＷＥ 、出力イネーブル信号／ＯＥ と複数（図では簡略化して２ビット示す）の外部アドレス信号ＡＤＤ としてのアドレス信号Ａ０，Ａ１が外部端子を介して供給される。これらの各信号／ＣＥ ，／ＷＥ ，／ＯＥ 及びアドレス信号Ａ０，Ａ１は、それぞれ入力バッファ６１〜６５を介して遷移検出信号発生回路７０に入力される。入力バッファ６１〜６５は、入力信号をデバイスの内部電圧に応じたレベルの信号に変換する入力初段回路であり、ＣＭＯＳインバータ形式又はＣ／Ｍ差動増幅形式等で構成されている。
【０００６】
遷移検出信号発生回路７０は、複数（図では例えば入力バッファ６１〜６５に対応して５つ）の遷移検出回路７１〜７５（図中、ＴＤ（Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｏｒ） で示す）と、パルス合成回路７６とを含む。
【０００７】
遷移検出回路７１，７２，７３は、それぞれ入力される制御信号ＣＴＬ （ここでは／ＣＥ ，／ＷＥ ，／ＯＥ ）の遷移（Ｈレベル又はＬレベルへの変移）を検出して入力検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ を出力する。同様に、遷移検出回路７４，７５は、それぞれ入力される外部アドレス信号ＡＤＤ （ここではＡ０，Ａ１）の状態の遷移（各ビットの変化）を検出してアドレス検出信号ａｄ０ ，ａｄ１ を出力する。各遷移検出回路７１〜７５から出力される検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ は、パルス合成回路７６に入力される。
【０００８】
パルス合成回路７６は、各検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ を論理合成した遷移検出信号ｍｔｄ をメモリ制御回路７７に出力する。
メモリ制御回路７７は、この遷移検出信号ｍｔｄ を受けると、外部アドレス信号ＡＤＤ （ここではＡ０，Ａ１のみ示す）により与えられる所定のリード／ライト用アドレスに対応したメモリセルのワード線を活性化させるためのワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ をメモリコア７９に出力する。
【０００９】
このメモリ制御回路７７には、リフレッシュタイマ７８が接続されている。リフレッシュタイマ７８は所定の時間間隔毎に生成したリフレッシュ要求信号ｒｅｆ−ｒｅｑ をメモリ制御回路７７に出力する。そして、メモリ制御回路７７は、このリフレッシュ要求信号ｒｅｆ−ｒｅｑ を受けると、図示しない内部のアドレスカウンタにより生成される所定のリフレッシュ用アドレスに対応したメモリセルのワード線を活性化させるためのワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ をメモリコア７９に出力する。
【００１０】
また、このメモリ制御回路７７には、図示しないテスト回路からのテスト信号ｔｅｓｔが入力され、メモリ制御回路７７は、そのテスト信号ｔｅｓｔに基づいて、後述するテストモードでの試験を行う。
【００１１】
図１４は、メモリ制御回路７７のブロック回路図である。
メモリ制御回路７７は、リフレッシュ判定回路８１、内部コマンド発生回路８２及びタイミングジェネレータ８３を含む。
【００１２】
リフレッシュ判定回路８１には、パルス合成回路７６からの遷移検出信号ｍｔｄ 、リフレッシュタイマ７８からのリフレッシュ要求信号ｒｅｆ−ｒｅｑ 、及びテスト信号ｔｅｓｔが入力される。
【００１３】
リフレッシュ判定回路８１は、リフレッシュ要求信号ｒｅｆ−ｒｅｑ に応答して、内部アクセス、即ちリフレッシュ動作を開始するためのリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ をタイミングジェネレータ８３に出力し、リフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ を内部コマンド発生回路８２に出力する。
【００１４】
ここで、リフレッシュ判定回路８１は、リフレッシュ要求信号ｒｅｆ−ｒｅｑ よりも先に（早いタイミングで）遷移検出信号ｍｔｄ を入力する場合には、リフレッシュ動作を一旦保留する（つまり、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ 及びリフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ の発生を一旦保留する）。
【００１５】
そして、この場合には、リフレッシュ判定回路８１は、外部アクセス、即ちリード／ライト動作を優先させ、そのリード／ライト処理が完了した後にリフレッシュ動作を開始させる。具体的には、タイミングジェネレータ８３から出力されるリード／ライト状態信号ｒｗ−ｓｔａｔｅがリセットされた後に、リフレッシュ判定回路８１は、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ 及びリフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ を出力する。
【００１６】
このように、リフレッシュ判定回路８１は、互いに非同期で入力されるリフレッシュ要求信号ｒｅｆ−ｒｅｑ と遷移検出信号ｍｔｄ の入力タイミングを判定し、アクセス競合時（一方のアクセス処理中に他方のアクセスを受付ける場合）のリフレッシュ動作とリード／ライト動作の処理の優先度を判断する。
【００１７】
内部コマンド発生回路８２には、遷移検出信号ｍｔｄ が入力される。内部コマンド発生回路８２は、遷移検出信号ｍｔｄ に応答してリード／ライト動作を開始するためのリード／ライト開始信号ｒｗ−ｓｔａｒｔをタイミングジェネレータ８３に出力する。その際、内部コマンド発生回路８２は、リフレッシュ判定回路８１からのリフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ を入力する場合には該リフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ がリセットされた後に、リード／ライト開始信号ｒｗ−ｓｔａｒｔ を出力する。
【００１８】
タイミングジェネレータ８３には、リフレッシュ判定回路８１からのリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ と内部コマンド発生回路８２からのリード／ライト開始信号ｒｗ−ｓｔａｒｔとが入力される。
【００１９】
そして、タイミングジェネレータ８３は、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ に応答して、所定のリフレッシュ用アドレスに対応したワード線を活性化させるためのワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ を出力する。また、タイミングジェネレータ８３は、リード／ライト開始信号ｒｗ−ｓｔａｒｔに応答して、リード／ライト状態信号ｒｗ−ｓｔａｔｅを出力し、所定のリード／ライト用アドレスに対応したワード線を活性化させるためのワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ を出力する。
【００２０】
尚、タイミングジェネレータ８３は、このワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ 以外にも、その他に例えばセンスアンプを活性化させるためのセンスアンプ活性タイミング信号等の各種の内部動作信号を生成する。以下では、説明の都合上、それらの信号についての詳細な説明及び図面は省略し、ワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ についてのみ説明する。
【００２１】
次に、上記のように構成されたＤＲＡＭの動作について説明する。
図１５は、遷移検出信号発生回路７０の動作原理を示す波形図である。
今、例えばチップイネーブル信号／ＣＥ の状態がＬレベルに遷移し、それを検出した遷移検出回路７１は入力検出信号ｃｅｂ （パルス信号）を出力する。その検出信号ｃｅｂ を受けてパルス合成回路７６は遷移検出信号ｍｔｄ を出力する。次いで、例えばアドレス信号Ａ０の状態がＨレベル（１）に遷移し、それを検出した遷移検出回路７４はアドレス検出信号ａｄ０ （パルス信号）を出力する。その検出信号ａｄ０ を受けてパルス合成回路７６は遷移検出信号ｍｔｄ を出力する。
【００２２】
このように、遷移検出信号発生回路７０において、パルス合成回路７６は、制御信号ＣＴＬ （／ＣＥ ，／ＷＥ ，／ＯＥ ）及び外部アドレス信号ＡＤＤ （Ａ０，Ａ１）のうち、何れの信号が状態遷移した場合にも遷移検出信号ｍｔｄ を出力する。
【００２３】
図１６及び図１７は、メモリ制御回路７７の動作原理を示す波形図である。
まず、図１６を参照しながら、アクセス競合時に遷移検出信号ｍｔｄ がリフレッシュ要求信号ｒｅｆ−ｒｅｑ よりも早いタイミングでメモリ制御回路７７に入力される場合について説明する。
【００２４】
今、制御信号ＣＴＬ 及び外部アドレス信号ＡＤＤ のうち、状態遷移した信号を検出してパルス合成回路７６は遷移検出信号ｍｔｄ を出力する。その出力後に於いて、リフレッシュタイマ７８からリフレッシュ要求信号ｒｅｆ−ｒｅｑ が出力される。この場合、リード／ライト動作後にリフレッシュ動作が行われる。
【００２５】
詳述すると、内部コマンド発生回路８２は、遷移検出信号ｍｔｄ に応答してリード／ライト開始信号ｒｗ−ｓｔａｒｔを出力し、それを受けてタイミングジェネレータ８３は、リード／ライト状態信号ｒｗ−ｓｔａｔｅを出力し、ワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ を出力する。これにより、所定のリード／ライト用アドレスに対応するワード線が活性化され、セルデータの読み出し或いは書き込みが行われる。
【００２６】
リード／ライト動作が終了し、リード／ライト状態信号ｒｗ−ｓｔａｔｅがリセットされると、それに応答してリフレッシュ判定回路８１はリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ とリフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ を出力する。このリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ を受けてタイミングジェネレータ８３は、ワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ を出力する。これにより、所定のリフレッシュ用アドレスに対応するワード線が活性化され、セルデータのリフレッシュが行われる。
【００２７】
次に、図１７を参照しながら、アクセス競合時にリフレッシュ要求信号ｒｅｆ−ｒｅｑ が遷移検出信号ｍｔｄ よりも早いタイミングでメモリ制御回路７７に入力される場合について説明する。
【００２８】
この場合は、上述した図１６の動作とは逆に、リフレッシュ動作後にリード／ライト動作が行われる。
即ち、リフレッシュ判定回路８１は、入力タイミングの早いリフレッシュ要求信号ｒｅｆ−ｒｅｑ に応答してリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ とリフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ を出力し、そのリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ を受けてタイミングジェネレータ８３は、ワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ を出力する。これにより、セルデータのリフレッシュが行われる。
【００２９】
そして、リフレッシュ動作が終了し、リフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ がリセットされると、内部コマンド発生回路８２は、遷移検出信号ｍｔｄ に応答してリード／ライト開始信号ｒｗ−ｓｔａｒｔを出力する。それを受けてタイミングジェネレータ８３は、リード／ライト状態信号ｒｗ−ｓｔａｔｅを出力し、ワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ を出力する。これにより、セルデータの読み出し或いは書き込みが行われる。
【００３０】
このように、アクセス競合時に於いてリフレッシュ動作後にリード／ライト動作が行われる場合には、リード／ライト動作の実行が最も遅くなる。つまり、外部アクセスタイムが最も大きくなる。
【００３１】
このため、こうした２つのアクセスモード（外部アクセスと内部アクセス（リード／ライト動作とセルフリフレッシュ動作）を処理するＤＲＡＭの特性評価を行うにあたっては、外部アクセスタイムが最大となる動作パターン（以下、ワーストパターン）のチェックが欠かせない。
【００３２】
図１８は、テストモードを説明するための動作波形図である。
この図は、リフレッシュ動作後にリード／ライト動作を行う場合の動作パターンを擬似的に再現する試験（以下、これをテストモードという）の動作波形図である。
【００３３】
テストモードでは、リフレッシュ判定回路８１は、図示しないテスト回路からのテスト信号ｔｅｓｔを入力する。そして、リフレッシュ判定回路８１は、このテスト信号ｔｅｓｔの入力時には、遷移検出信号ｍｔｄ を入力すると、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ を出力する。
【００３４】
これは、上記したように、リフレッシュ判定回路８１は、リフレッシュ要求信号ｒｅｆ−ｒｅｑ と遷移検出信号ｍｔｄ とを互いに非同期に入力するため、試験時にリフレッシュ要求信号ｒｅｆ−ｒｅｑ によってリフレッシュ動作を発生させる方法では、所望とする動作パターンの再現性がないからである。
【００３５】
このため、テストモードでは、リフレッシュ判定回路８１は、遷移検出信号ｍｔｄ に応答してリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ とリフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ を出力する。そして、リフレッシュ動作が終了し、リフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ がリセットされると、内部コマンド発生回路８２は、（先のリフレッシュ動作開始のトリガとなった）遷移検出信号ｍｔｄ に応答してリード／ライト開始信号ｒｗ−ｓｔａｒｔを出力する（即ちリード／ライト動作が行われる）。
【００３６】
このように、テストモードでは、遷移検出信号ｍｔｄ の発生をトリガとしてリフレッシュ動作を開始することで外部アクセスのワーストパターンを擬似的に再現し、その時の外部アクセスタイムを計測して、リード／ライト動作の評価を行っている。
【００３７】
【発明が解決しようとする課題】
ところで、上記したような従来の構成では、以下の問題がある。
［１：不良モードの検出時の不具合］
ＤＲＡＭに生じる不具合（不良モード）として、例えば、外部アクセス（リード／ライト）が連続する際に、デバイス内部での動作遅延（プロセス変動、温度変動、電圧マージンの不足等に起因する）等によってサイクル長が長くなり、次サイクルのリード／ライト動作に移行できなくなるような場合がある。
【００３８】
図１９は、その不良モードを示す動作波形図である。尚、ここでは、例えばチップイネーブル信号／ＣＥ の立ち下がり、出力イネーブル信号／ＯＥ の立ち上がり、アドレス信号ＡＤＤ （Ａ０，Ａ１）の変化時に遷移検出信号ｍｔｄ が出力される場合を示している。
【００３９】
今、チップイネーブル信号／ＣＥ の立ち下がりで遷移検出信号ｍｔｄ が出力され、それを受けてリード／ライト開始信号ｒｗ−ｓｔａｒｔ及びリード／ライト状態信号ｒｗ−ｓｔａｔｅが出力される。これにより、リード／ライト動作が行われる。
【００４０】
次いで、出力イネーブル信号／ＯＥ の立ち上がりで遷移検出信号ｍｔｄ が出力される。この際、上記のようなデバイス内部での動作遅延等が生じる場合には、次サイクルに移行することができず、リード／ライト開始信号ｒｗ−ｓｔａｒｔ及びリード／ライト状態信号ｒｗ−ｓｔａｔｅが出力されない（図中、一点鎖線は本来（正常時）の動作を示す）。
【００４１】
ところで、こうした図１９に示すような不良モードが存在する場合において、図２０に示すように、出力イネーブル信号／ＯＥ の立ち上がり後にアドレス信号ＡＤＤ が変化して遷移検出信号ｍｔｄ が出力される場合には、それを受けてリード／ライト開始信号ｒｗ−ｓｔａｒｔ及びリード／ライト状態信号ｒｗ−ｓｔａｔｅが出力される。
【００４２】
この場合には、リード／ライト動作が開始されるため、実際には不良モード（図中、一点鎖線）が存在しているのにもかかわらず、その不具合を検出することができない場合があった。このため、従来ではデバイス評価を的確に行うことができなかった。
【００４３】
［２：テストモードに関する不具合］
上記したように、テストモードでは、遷移検出信号ｍｔｄ が出力されるとリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ が出力される（リフレッシュ動作が開始される）。このため、テストモード時には、通常モード（非テストモード）時に本来実行されないリフレッシュ動作が実行されるために、所望とする動作パターンでの試験を行えない場合があった。
【００４４】
図２１は、通常モードにおける動作パターンの例を示す動作波形図である。
この図は、外部からのライト動作と内部のリフレッシュ動作との競合時にリフレッシュ動作が先に実行される場合（ライト動作の実行が最も遅くなる場合）の動作パターンを示したものである。ここでは、例えばチップイネーブル信号／ＣＥ の立ち下がり、ライトイネーブル信号／ＷＥ の立ち上がりで遷移検出信号ｍｔｄ が発生する場合を示している（尚、この例では、ライト動作はチップイネーブル信号／ＣＥ の立ち下がりで開始される）。
【００４５】
図２２は、この動作パターン（図２１）をテストモードを用いて実現した場合を示す動作波形図である。
今、チップイネーブル信号／ＣＥ の立ち下がりで遷移検出信号ｍｔｄ が出力され、その信号ｍｔｄ を受けて、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ が出力される（リフレッシュ動作が開始される）。このリフレッシュ動作が終了すると、前記遷移検出信号ｍｔｄ を受けて、リード／ライト開始信号ｒｗ−ｓｔａｒｔ（具体的にはライト開始信号）が出力される。これにより、ライト動作が開始される。
【００４６】
そのライト動作の終了後、ライトイネーブル信号／ＷＥ が立ち上がり、それに応答して遷移検出信号ｍｔｄ が出力されると、その信号ｍｔｄ を受けて、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ が出力される。
【００４７】
このように、従来のテストモードでは、本来意図しないリフレッシュ動作（ライト動作後のリフレッシュ動作）が行われることにより、図２１に示す通常モードでの動作パターンを再現することができなかった。
【００４８】
また、図２３は、通常モードにおける別の動作パターンの例を示す動作波形図である。
この図は、外部からのライト動作と内部のリフレッシュ動作との競合時にリフレッシュ動作が先に実行される場合（ライト動作の実行が最も遅くなる場合）であって、そのライト動作の終了後にリード動作が行われる場合の動作パターンを示したものである。ここでは、例えばチップイネーブル信号／ＣＥ の立ち下がり、ライトイネーブル信号／ＷＥ の立ち上がり、出力イネーブル信号／ＯＥ の立ち上がりで遷移検出信号ｍｔｄ が発生する場合を示す（尚、この例では、ライト動作はチップイネーブル信号／ＣＥ の立ち下がりで開始され、リード動作は出力イネーブル信号／ＯＥ の立ち下がりで開始される）。
【００４９】
図２４は、この動作パターン（図２３）をテストモードを用いて実現した場合を示す動作波形図である。
今、チップイネーブル信号／ＣＥ の立ち下がりで遷移検出信号ｍｔｄ が出力され、その信号ｍｔｄ を受けて、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ が出力される（リフレッシュ動作が開始される）。このリフレッシュ動作が終了すると、（そのリフレッシュ動作開始のトリガとなった）遷移検出信号ｍｔｄ を受けて、リード／ライト開始信号ｒｗ−ｓｔａｒｔ（具体的にはライト開始信号）が出力される。これにより、ライト動作が開始される。
【００５０】
そのライト動作の終了後、ライトイネーブル信号／ＷＥ が立ち上がり、それに応答して遷移検出信号ｍｔｄ が出力されると、その信号ｍｔｄ を受けてリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ が出力される（リフレッシュ動作が開始される）。このリフレッシュ動作が終了すると、（その２回目のリフレッシュ動作開始のトリガとなった）遷移検出信号ｍｔｄ を受けて、リード／ライト開始信号ｒｗ−ｓｔａｒｔ（具体的にはリード開始信号）が出力される。これにより、リード動作が開始される。
【００５１】
従って、この場合にも、上記同様にして、本来意図しないリフレッシュ動作（ライト動作後のリフレッシュ動作）が行われることにより、図２３に示す通常モードでの動作パターンをテストモードにて再現することができなかった。
【００５２】
上記のように、従来では、テストモードに於いて、意図しないリフレッシュ動作が行われることにより、実際には起こり得ない動作パターンで特性評価が行われることになる。このため、デバイス評価を正しく行うことができなかった。
【００５３】
こうしたテストモードが実施される場合には、無用なリフレッシュ動作が実行されるために、その分だけ電源ドロップが大きくなる。このため、その試験結果を元に過剰な動作保証が行われてしまう場合や、実際には動作異常がない場合にも不良と判定されてしまう場合があった。従って、従来では、本来意図する任意の動作パターンのテストを実現することができず、デバイス評価を正しく行うことができなかった。
【００５４】
本発明は上記問題点を解決するためになされたものであって、その目的はデバイス評価を容易且つ的確に行うことのできる半導体記憶装置及び半導体記憶装置の試験方法を提供することにある。
【００５５】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明によれば、遷移検出信号発生回路は、複数の外部端子から入力される各入力信号の遷移を検出し、該各入力信号を論理合成して第１アクセスモードを処理するための第１エントリー信号を生成する。この遷移検出信号発生回路は、選択制御信号に基づいて各入力信号を選択的に論理合成して前記第１エントリー信号を生成する。そして、制御回路は、この遷移検出信号発生回路からの第１エントリー信号に応答して第１アクセスモードの処理に対応した第１モードトリガ信号を出力する。これによれば、半導体記憶装置の試験時に、遷移検出信号発生回路にて論理合成する入力信号を特定の入力信号のみにすることが可能であるため、デバイス内に不具合が存在するか否かを容易に且つ的確に検出することが可能となる。また、無用なリフレッシュ動作の発生を抑止することができるため、所望の動作パターンを擬似的に精度良く再現可能である。
【００５６】
請求項２に記載の発明によれば、前記選択制御信号はコード情報であって、このコード情報は、前記各入力信号のうち論理合成する信号を該各入力信号毎に設定可能とするように生成される。これにより、試験時に遷移検出信号発生回路にて論理合成しない入力信号を任意の信号とすることができる。
【００５７】
請求項３に記載の発明によれば、遷移検出信号発生回路は複数の遷移検出回路とパルス合成回路とを備えている。そして、複数の遷移検出回路は、前記各入力信号の遷移をそれぞれ検出し、パルス合成回路は、各遷移検出回路からの検出信号を前記選択制御信号に基づき選択的に論理合成して前記第１エントリー信号を生成する。この構成によれば、遷移検出信号発生回路の回路規模が増大することもない。
【００５８】
請求項４に記載の発明によれば、前記制御回路は、テスト信号の入力時には、第２アクセスモードを処理するための第２エントリー信号を無効化し前記第１エントリー信号に応答して該第２アクセスモードの処理に対応した第２モードトリガ信号を生成する。これにより、互いに非同期で発生する第１アクセスモードと第２アクセスモードにおいて、第２アクセスモードを意図とする所定のタイミングで発生させることが可能である。また、試験時に於いて、この第２アクセスモードは、遷移検出信号発生回路からの第１エントリー信号をトリガとして発生するため、該第２アクセスモードの無用な発生が抑止される。
【００５９】
請求項５に記載の発明によれば、前記遷移検出信号発生回路は、前記選択制御信号に基づいて前記各入力信号を選択的に論理合成し、前記第２アクセスモードを処理するための第３エントリー信号を生成する。これによれば、遷移検出信号発生回路は、第１アクセスモードを発生させるための第１エントリー信号と第２アクセスモードを発生させるための第３エントリー信号を出力するため、テスト時に於いて、本来不要とする第２アクセスモードの発生を阻止したために、第１アクセスモードを発生できなくなることが防止される。
【００６０】
請求項６に記載の発明によれば、前記遷移検出信号発生回路は、前記各入力信号の遷移を検出する複数の遷移検出回路と、各遷移検出回路からの検出信号を前記選択制御信号に基づき選択的に論理合成して前記第１エントリー信号と前記第３エントリー信号とを生成するパルス合成回路とを備えている。従って、この構成によれば、遷移検出信号発生回路の回路規模が増大することもない。
【００６１】
請求項７に記載の発明によれば、前記制御回路は、テスト信号の入力時には、第２アクセスモードを処理するための第２エントリー信号を無効化し前記第３エントリー信号に応答して該第２アクセスモードの処理に対応した第２モードトリガ信号を生成する。これにより、互いに非同期で発生する第１アクセスモードと第２アクセスモードにおいて、第２アクセスモードを意図とする所定のタイミングで発生させることが可能である。また、試験時に於いて、この第２アクセスモードは、遷移検出信号発生回路からの第３エントリー信号をトリガとして発生するため、該第２アクセスモードの無用な発生が抑止される。
【００６２】
請求項８に記載の発明によれば、前記第１アクセスモードと第２アクセスモードとを処理する半導体記憶装置の試験では、テスト信号を入力する第１のステップと、複数の外部端子から入力する各入力信号のうち選択した特定の入力信号の遷移を検出して前記第２アクセスモードの処理を開始する第２のステップとを行うようにした。これにより、互いに非同期で発生する第１アクセスモードと第２アクセスモードにおいて、第２アクセスモードを意図とする所定のタイミングで発生させ、試験時に所望の動作パターンを擬似的に精度良く再現可能である。
【００６３】
請求項９に記載の発明によれば、前記第２アクセスモードの処理が終了した後には、前記第２のステップで選択された入力信号の遷移に対応する前記第１アクセスモードの処理を開始する第３のステップを行うようにした。これにより、第１アクセスモードのアクセスタイムが最も長くなる場合を再現してデバイス評価を行うことができる。
【００６４】
請求項１０に記載の発明によれば、前記第１アクセスモードの処理が終了した後には、前記第２のステップで選択されない他の入力信号の遷移に対応する前記第１アクセスモードの処理を開始する第４のステップを行うようにした。これにより、第２アクセスモードの無用な発生が抑止される。
【００６５】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図５に従って説明する。
【００６６】
図１は、本実施形態のセルフリフレッシュ機能を有した半導体記憶装置（ＤＲＡＭ）の入力回路部分を示すブロック回路図である。
ＤＲＡＭには、複数の制御信号ＣＴＬ としてのチップイネーブル信号／ＣＥ 、ライトイネーブル信号／ＷＥ 、出力イネーブル信号／ＯＥ と複数（図では簡略化して２ビット分を示す）の外部アドレス信号ＡＤＤ としてのアドレス信号Ａ０，Ａ１が外部端子を介して供給される。これらの各信号／ＣＥ ，／ＷＥ ，／ＯＥ 及びアドレス信号Ａ０，Ａ１は、それぞれ入力バッファ１１〜１５を介して遷移検出信号発生回路２０に入力される。入力バッファ１１〜１５は、入力信号をデバイスの内部電圧に応じたレベルの信号に変換する入力初段回路であり、ＣＭＯＳインバータ形式又はＣ／Ｍ差動増幅形式等で構成されている。
【００６７】
遷移検出信号発生回路２０は、複数（図では例えば入力バッファ１１〜１５に対応して５つ）の遷移検出回路２１〜２５（図中、ＴＤ（Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｏｒ） で示す）と、パルス合成回路２６とを含む。
【００６８】
遷移検出回路２１，２２，２３は、それぞれ入力される制御信号ＣＴＬ （ここでは／ＣＥ ，／ＷＥ ，／ＯＥ ）の遷移（Ｈレベル又はＬレベルへの変移）を検出して入力検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ を出力する。同様に、遷移検出回路２４，２５は、それぞれ入力される外部アドレス信号ＡＤＤ （ここではＡ０，Ａ１）の状態の遷移（各ビットの変化）を検出してアドレス検出信号ａｄ０ ，ａｄ１ を出力する。これらの各遷移検出回路２１〜２５から出力される検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ はパルス合成回路２６に入力される。
【００６９】
パルス合成回路２６は、各検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ を論理合成し、第１アクセスモードとしての外部アクセス、即ちリード／ライト処理を実行するための遷移検出信号ｍｔｄｓ（第１エントリー信号）を生成してメモリ制御回路２７に出力する。
【００７０】
このパルス合成回路２６には図示しないコード発生回路が接続されている。コード発生回路は、図示しないテスト回路から供給されるテスト信号の入力に基づいて、内部のレジスタ（図示略）に予め記憶された選択制御信号としてのパルス発生制御コードｅｎ−ｃｏｄｅ をパルス合成回路２６に出力する。尚、パルス発生制御コードｅｎ−ｃｏｄｅ は、複数の外部端子から供給される入力信号（図示略）によって設定されるコード情報である。
【００７１】
詳述すると、このパルス発生制御コードｅｎ−ｃｏｄｅ は、パルス合成回路２６に入力される各遷移検出回路２１〜２５からの検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ を必要に応じてマスク（無効化）する。つまり、パルス合成回路２６は、各遷移検出回路２１〜２５から出力される検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ のうち、論理合成する信号をパルス発生制御コードｅｎ−ｃｏｄｅ に基づいて選択する。
【００７２】
このように、パルス合成回路２６は、パルス発生制御コードｅｎ−ｃｏｄｅ に従って各遷移検出回路２１〜２５からの検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ を選択的に論理合成し、該パルス発生制御コードｅｎ−ｃｏｄｅ により無効化される信号についてはそれを入力する場合にも遷移検出信号ｍｔｄｓを発生しない。
【００７３】
メモリ制御回路２７は、このパルス合成回路２６からの遷移検出信号ｍｔｄｓを受け、外部アドレス信号ＡＤＤ （ここではＡ０，Ａ１のみ示す）による所定のリード／ライト用アドレスに対応したメモリセルのワード線を活性化させるためのワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ をメモリコア２９に出力する。
【００７４】
このメモリ制御回路２７には、リフレッシュタイマ２８が接続されている。リフレッシュタイマ２８は、第２アクセスモードとしての内部アクセス、即ちリフレッシュ処理を実行するためのリフレッシュ要求信号ｒｅｆ−ｒｅｑ （第２エントリー信号）を所定の時間間隔毎に生成してメモリ制御回路２７に出力する。
【００７５】
メモリ制御回路２７は、このリフレッシュ要求信号ｒｅｆ−ｒｅｑ を受けて、図示しない内部のアドレスカウンタから出力される所定のリフレッシュ用アドレスに対応したメモリセルのワード線を活性化させるためのワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ をメモリコア２９に出力する。
【００７６】
また、このメモリ制御回路２７には、図示しないテスト回路からのテスト信号ｔｅｓｔが入力され、メモリ制御回路２７は、このテスト信号ｔｅｓｔに基づいて後述するテストモードでの試験を行う。
【００７７】
因みに、本実施形態において、メモリ制御回路２７は、図１４に示すメモリ制御回路７７と同様に構成され、判定回路としてのリフレッシュ判定回路８１、モードトリガ発生回路としての内部コマンド発生回路８２及び信号生成回路としてのタイミングジェネレータ８３を含む。このため、ここではそれらの詳細な説明を一部省略して説明する。
【００７８】
即ち、本実施形態では、リフレッシュ判定回路８１には、リフレッシュタイマ２８からのリフレッシュ要求信号ｒｅｆ−ｒｅｑ 及びパルス合成回路２６からの遷移検出信号ｍｔｄｓが入力される。リフレッシュ判定回路８１は、互いに非同期で入力されるリフレッシュ要求信号ｒｅｆ−ｒｅｑ と遷移検出信号ｍｔｄｓとの入力タイミングを判定して、リフレッシュ動作とリード／ライト動作との処理の優先度を判断し、その優先度に従ってリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ （第２モードトリガ信号）を出力する。
【００７９】
その際、上記したように、リフレッシュ判定回路８１には図示しないテスト回路からのテスト信号ｔｅｓｔが入力され、同リフレッシュ判定回路８１は、そのテスト信号ｔｅｓｔを入力する場合には、遷移検出信号ｍｔｄｓに応答してリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ を出力する。尚、図３には、本実施形態のリフレッシュ判定回路８１（パルス発生制御コードｅｎ−ｃｏｄｅ に基づいて生成される遷移検出信号ｍｔｄｓを入力する）の一構成例を示す。
【００８０】
内部コマンド発生回路８２には、パルス合成回路２６からの遷移検出信号ｍｔｄｓが入力される。内部コマンド発生回路８２は、その遷移検出信号ｍｔｄｓに応答してリード／ライト開始信号ｒｗ−ｓｔａｒｔ（第１モードトリガ信号）を出力する。
【００８１】
そして、タイミングジェネレータ８３は、リフレッシュ判定回路８１からのリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ と内部コマンド発生回路８２からのリード／ライト開始信号ｒｗ−ｓｔａｒｔとを入力し、各信号ｒｅｆ−ｓｔａｒｔ ，ｒｗ−ｓｔａｒｔにそれぞれ対応したワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ （内部動作信号）を出力する。
【００８２】
図２は、遷移検出信号発生回路２０の一構成例を示す回路図である。
例えば、遷移検出回路２１は、チップイネーブル信号／ＣＥ の立ち下がりに応答して、ワンショットパルス（パルス幅はディレイ回路の遅延時間に依存する）を生成する。また、遷移検出回路２２，２３は、それぞれライトイネーブル信号／ＷＥ ，出力イネーブル信号／ＯＥ の立ち上がりに応答してワンショットパルスを生成する。
【００８３】
同様に、遷移検出回路２４は、アドレス信号Ａ０の立ち上がり／立ち下がりに応答してワンショットパルスを生成する。尚、アドレス信号Ａ１（図１参照）の変化を検出する遷移検出回路２５及びその他のアドレス信号の変化を検出する遷移検出回路は、遷移検出回路２４と同様な構成である。
【００８４】
また、例えばパルス合成回路２６は、複数の信号選択用回路（図中、ナンド回路２６ａ〜２６ｄ）と、１つの信号合成用回路（図中、ナンド回路２６ｅ）とを備える。ここで、各信号選択用回路は、遷移検出回路２１〜２５にそれぞれ対応して設けられ、信号合成用回路は、各信号選択用回路の出力信号を論理合成した信号を出力する（尚、図２においては、遷移検出回路２１〜２４のみを示しており、それらに対応して４つの信号選択用回路（ナンド回路２６ａ〜２６ｄ）を示している）。
【００８５】
具体的には、各ナンド回路２６ａ〜２６ｄには、遷移検出回路２１〜２４からの検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ と、それらに対応したコード情報を持つパルス発生制御コードｅｎ−ｃｏｄｅ （図中、ｅｎ−ｃｅｂ，ｅｎ−ｗｅｂ，ｅｎ−ｏｅｂ，ｅｎ−ａｄ０）とが入力される。
【００８６】
例えば、ナンド回路２６ａは、Ｌレベルのパルス発生制御コードｅｎ−ｃｅｂに応答して、遷移検出回路２１からの検出信号ｃｅｂ を無効化する（即ち、Ｌレベルのパルス発生制御コードｅｎ−ｃｅｂを入力する間、ナンド回路２６ａの出力はＨレベルに固定される）。同様に、ナンド回路２６ｂ〜２６ｄは、それぞれＬレベルのパルス発生制御コードｅｎ−ｗｅｂ，ｅｎ−ｏｅｂ，ｅｎ−ａｄ０に応答して、遷移検出回路２２〜２４からの検出信号ｗｅｂ ，ｏｅｂ ，ａｄ０ を無効化する。
【００８７】
このように、パルス合成回路２６は、パルス発生制御コードｅｎ−ｃｏｄｅ （ここではｅｎ−ｃｅｂ，ｅｎ−ｗｅｂ，ｅｎ−ｏｅｂ，ｅｎ−ａｄ０）に基づいて、各検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ を選択的に論理合成して生成した遷移検出信号ｍｔｄｓを出力する。
【００８８】
次に、上記のように構成されたＤＲＡＭの動作について説明する。
図４は、不良モードを検出する実施例を示す動作波形図である。
尚、図は、例えばチップイネーブル信号／ＣＥ の立ち下がり時及び出力イネーブル信号／ＯＥ の立ち上がり時に遷移検出信号ｍｔｄｓが出力され、外部アドレス信号ＡＤＤ （Ａ０，Ａ１）の変化時には遷移検出信号ｍｔｄｓが出力されない場合を示すものである。つまり、遷移検出信号発生回路２０において、パルス合成回路２６に入力される遷移検出回路２４，２５からの検出信号ａｄ０ ，ａｄ１ は、パルス発生制御コードｅｎ−ｃｏｄｅ により無効化される。
【００８９】
今、チップイネーブル信号／ＣＥ の立ち下がりで遷移検出信号ｍｔｄｓが出力され、それを受けてリード／ライト開始信号ｒｗ−ｓｔａｒｔ及びリード／ライト状態信号ｒｗ−ｓｔａｔｅが出力される。これにより、リード／ライト動作が行われる。
【００９０】
次いで、出力イネーブル信号／ＯＥ の立ち上がりで遷移検出信号ｍｔｄｓが出力される。この際、デバイス内部での動作遅延（ノイズ、プロセス変動、温度変動、電圧マージンの不足等に起因する）等が生じる場合は、次サイクルのリード／ライト動作に移行することができない。即ち、この場合には、本来出力されるはずのリード／ライト開始信号ｒｗ−ｓｔａｒｔ及びリード／ライト状態信号ｒｗ−ｓｔａｔｅが出力されなくなる（図中、一点鎖線は本来（正常時）の動作を示す）。
【００９１】
ここで、上記出力イネーブル信号／ＯＥ の立ち上がり後に、外部アドレス信号ＡＤＤ （アドレス値）が変化する。しかしながら、この際、遷移検出回路２４或いは遷移検出回路２５からの検出信号ａｄ０ ，ａｄ１ はパルス発生制御コードｅｎ−ｃｏｄｅ により無効化される。即ち、外部アドレス信号ＡＤＤ が変化しても遷移検出信号ｍｔｄｓ（図中、二点鎖線で示す）は出力されず、リード／ライト開始信号ｒｗ−ｓｔａｒｔ及びリード／ライト状態信号ｒｗ−ｓｔａｔｅは出力されない。
【００９２】
従って、本実施形態では、こうした不良モード（本来実行されるはずのリード／ライト動作が実行されない不具合）が存在している場合にも、その動作パターンを再現することが可能であるため、デバイス内に存在する不具合を正確に検出することが可能である。尚、本実施形態では、説明の簡略化のため、外部アドレス信号ＡＤＤ の変化時に遷移検出信号ｍｔｄｓを出力しない場合についてのみ説明したが、同様にして選択的に制御信号ＣＴＬ （／ＣＥ ，／ＷＥ ，／ＯＥ ）の遷移時に遷移検出信号ｍｔｄｓを出力しないようにして、不良モードが存在するか否かを検出するようにしてもよい。
【００９３】
図５は、テストモードの実施例を示す動作波形図である。
尚、図は、アクセス競合時にライト動作がリフレッシュ動作後に実行される場合（ライト動作の実行が最も遅くなる場合）の動作パターン（図２１参照）をテストモードにて再現した例を示すものである。ここでは、例えばチップイネーブル信号／ＣＥ の立ち下がりでライト動作のための遷移検出信号ｍｔｄｓが出力され、ライトイネーブル信号／ＷＥ の立ち上がりで発生する遷移検出信号ｍｔｄｓがパルス発生制御コードｅｎ−ｃｏｄｅ によって抑制される場合を示す。
【００９４】
今、チップイネーブル信号／ＣＥ の立ち下がりで遷移検出信号ｍｔｄｓが出力され、その信号ｍｔｄｓを受けて、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ が出力される（リフレッシュ動作が開始される）。リフレッシュ動作が終了すると、（そのリフレッシュ動作開始のトリガとなった）前記遷移検出信号ｍｔｄｓを受けて、リード／ライト開始信号ｒｗ−ｓｔａｒｔ（具体的にはライト開始信号）が出力される。これにより、ライト動作が開始される。
【００９５】
そのライト動作の終了後、ライトイネーブル信号／ＷＥ が立ち上がる。この際、遷移検出回路２２からの検出信号ｗｅｂ はパルス発生制御コードｅｎ−ｃｏｄｅ により無効化される。即ち、ライトイネーブル信号／ＷＥ が遷移しても遷移検出信号ｍｔｄｓ（図中、二点鎖線で示す）は出力されない。このため、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ は出力されず、リフレッシュ動作は実行されない。
【００９６】
つまり、本実施形態では、リフレッシュ動作は、パルス発生制御コードｅｎ−ｃｏｄｅ に基づいて、チップイネーブル信号／ＣＥ の立ち下がり時にのみ発生する。従って、テストモード時に於いて、本来意図しないリフレッシュ動作は実行されず、図２１に示す動作パターン（アクセス競合時におけるリフレッシュ動作後のライト動作）を擬似的に再現することが可能である。これにより、ワーストパターン等の所望の動作パターンをテストモードで再現して、デバイス評価を精度よく行うことが可能である。
【００９７】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）パルス合成回路２６は、制御信号ＣＴＬ の遷移を検出する遷移検出回路２１〜２３からの検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ 及び外部アドレス信号ＡＤＤ の遷移を検出する遷移検出回路２４，２５からの検出信号ａｄ０ ，ａｄ１ をパルス発生制御コードｅｎ−ｃｏｄｅ により選択的に論理合成した遷移検出信号ｍｔｄｓを生成する。これにより、不良モードの存在の有無を容易に且つ的確に検出することが可能となる。
【００９８】
（２）テストモードの実行時に於いて、同様にパルス合成回路２６は、検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ をパルス発生制御コードｅｎ−ｃｏｄｅ に基づいて選択的に論理合成した遷移検出信号ｍｔｄｓを生成する。これにより、無用なリフレッシュ動作の発生を抑止することができるため、ワーストパターン等の所望の動作パターンを擬似的に再現することが可能となる。従って、より適正なデバイス評価を行うことができる。
【００９９】
（３）本実施形態では、パルス合成回路２６にて生成する遷移検出信号ｍｔｄｓをパルス発生制御コードｅｎ−ｃｏｄｅ によって制御する構成としたため、従来の構成と比べて回路規模が増大することもない。
【０１００】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図６〜図１２に従って説明する。
図６は、第二実施形態の半導体記憶装置（ＤＲＡＭ）の入力回路部分を示すブロック回路図である。尚、本実施形態は、第一実施形態における遷移検出信号発生回路２０内のパルス合成回路２６と、メモリ制御回路２７の構成を一部変更した構成である。従って、第一実施形態と同様の構成部分については同一符号を付してそれらの詳細な説明を一部省略する。
【０１０１】
即ち、遷移検出信号発生回路３１は、複数（図では、第一実施形態と同様、例えば各信号／ＣＥ ，／ＷＥ ，／ＯＥ ，Ａ０，Ａ１の遷移をそれぞれ検出する５つを示す）の遷移検出回路２１〜２５と、それらの各検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ を論理合成するパルス合成回路３２とを含む。
【０１０２】
このパルス合成回路３２は、各検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ を論理合成し、コマンド用遷移検出信号ｍｔｄｃｓ （第１エントリー信号）とリフレッシュ用遷移検出信号ｍｔｄｒｓ （第３エントリー信号）とを生成してメモリ制御回路３３に出力する。具体的には、本実施形態において、パルス合成回路３２は、上記パルス発生制御コードｅｎ−ｃｏｄｅ に基づいて、各検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ を選択的に論理合成して生成したコマンド用遷移検出信号ｍｔｄｃｓ とリフレッシュ用遷移検出信号ｍｔｄｒｓ とをそれぞれ出力する。
【０１０３】
図７は、図６のメモリ制御回路３３のブロック回路図である。
このメモリ制御回路３３は、リフレッシュ判定回路４１、内部コマンド発生回路４２及びタイミングジェネレータ４３を含む。
【０１０４】
リフレッシュ判定回路４１は、図１４のリフレッシュ判定回路８１と略同様に構成され、本実施形態では、パルス合成回路３２からのリフレッシュ用遷移検出信号ｍｔｄｒｓ 、リフレッシュタイマ２８からのリフレッシュ要求信号ｒｅｆ−ｒｅｑ 及び図示しないテスト回路からのテスト信号ｔｅｓｔを入力する。
【０１０５】
そして、リフレッシュ判定回路４１は、互いに非同期で入力されるリフレッシュ要求信号ｒｅｆ−ｒｅｑ と遷移検出信号ｍｔｄｒｓ の入力タイミングを判定してアクセス競合時のリフレッシュ動作とリード／ライト動作の処理の優先度を判断する。
【０１０６】
詳しくは、リフレッシュ判定回路４１は、リフレッシュ要求信号ｒｅｆ−ｒｅｑ に応答して、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ 及びリフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ を出力する。その際、リフレッシュ判定回路４１は、リフレッシュ要求信号ｒｅｆ−ｒｅｑ よりも先に（早いタイミングで）遷移検出信号ｍｔｄｒｓ を入力する場合には、リード／ライト状態信号ｒｗ−ｓｔａｔｅがリセットされた後に、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ 及びリフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ を出力する。
【０１０７】
また、内部コマンド発生回路４２は、図１４の内部コマンド発生回路８２と略同様に構成され、本実施形態では、パルス合成回路３２からの遷移検出信号ｍｔｄｃｓ を入力する。
【０１０８】
そして、内部コマンド発生回路４２は、遷移検出信号ｍｔｄｃｓ に応答してリード／ライト開始信号ｒｗ−ｓｔａｒｔをする。その際、内部コマンド発生回路４２は、リフレッシュ判定回路４１からのリフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ を入力する場合には該リフレッシュ状態信号ｒｅｆ−ｓｔａｔｅ がリセットされた後に、リード／ライト開始信号ｒｗ−ｓｔａｒｔを出力する。
【０１０９】
タイミングジェネレータ４３は、図１４のタイミングジェネレータ８３と同様に構成され、リフレッシュ判定回路４１からのリフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ と内部コマンド発生回路４２からのリード／ライト開始信号ｒｗ−ｓｔａｒｔとを入力する。
【０１１０】
そして、タイミングジェネレータ４３は、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ に応答して、図示しない内部アドレスカウンタにて生成される所定のリフレッシュ用アドレスに対応したワード線を活性化させるためのワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ を出力する。
【０１１１】
一方、タイミングジェネレータ４３は、リード／ライト開始信号ｒｗ−ｓｔａｒｔに応答して、リード／ライト状態信号ｒｗ−ｓｔａｔｅを出力し、外部アドレス信号ＡＤＤ にて与えられる所定のリード／ライト用アドレスに対応したワード線を活性化させるためのワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ を出力する。
【０１１２】
尚、タイミングジェネレータ４３は、このワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ 以外にも、その他に例えばセンスアンプを活性化させるためのセンスアンプ活性タイミング信号等の各種の内部動作信号を生成する。ここでは、説明の都合上、それらの信号についての詳細な説明及び図面は省略し、ワード線活性タイミング信号ｗｌ−ｔｉｍｉｎｇ についてのみ説明する。
【０１１３】
図８は、遷移検出信号発生回路３１の一構成例を示す回路図である。
尚、同図において、入力バッファ１１〜１４、遷移検出回路２１〜２４の構成は図２と同様であるため、ここでは詳細な説明は省略する。
【０１１４】
本実施形態において、パルス合成回路３２は、コマンド用遷移検出信号ｍｔｄｃｓ を生成するための複数の信号選択用回路（図中、ナンド回路３２ａ〜３２ｄ）と１つの信号合成用回路（図中、ナンド回路３２ｅ）とを備える。また、このパルス合成回路３２は、リフレッシュ用遷移検出信号ｍｔｄｒｓ を生成するための複数の信号選択用回路（図中、ナンド回路３２ｆ〜３２ｉ）と１つの信号合成用回路（図中、ナンド回路３２ｊ）とを備える。
【０１１５】
尚、複数の信号選択用回路は、遷移検出信号発生回路３１内の各遷移検出回路に対応して設けられるものであり、図８では、説明の簡略化の為、各遷移検出信号２１〜２４に対応して、それぞれナンド回路３２ａ〜３２ｄ，３２ｆ〜３２ｉが設けられる様子を示している。
【０１１６】
具体的には、各ナンド回路３２ａ〜３２ｄには、遷移検出回路２１〜２４からの検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ と、それらに対応したコード情報を持つパルス発生制御コードｅｎ−ｃｏｄｅ （図中、ｅｎ−ｃｅｂ１ ，ｅｎ−ｗｅｂ１ ，ｅｎ−ｏｅｂ１ ，ｅｎ−ａｄ０１ ）とが入力される。
【０１１７】
例えばナンド回路３２ａは、Ｌレベルのパルス発生制御コードｅｎ−ｃｅｂ１ に応答して、遷移検出回路２１からの検出信号ｃｅｂ を無効化する（即ち、Ｌレベルのパルス発生制御コードｅｎ−ｃｅｂ１ を入力する間、ナンド回路３２ａの出力はＨレベルに固定される）。同様に、ナンド回路３２ｂ〜３２ｄは、それぞれＬレベルのパルス発生制御コードｅｎ−ｗｅｂ１ ，ｅｎ−ｏｅｂ１ ，ｅｎ−ａｄ０１ に応答して、遷移検出回路２２〜２４からの検出信号ｗｅｂ ，ｏｅｂ ，ａｄ０ を無効化する。
【０１１８】
また、同様に各ナンド回路３２ｆ〜３２ｉには、遷移検出回路２１〜２４からの検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ と、それらにそれぞれ対応したパルス発生制御コードｅｎ−ｃｏｄｅ （図中、ｅｎ−ｃｅｂ２ ，ｅｎ−ｗｅｂ２ ，ｅｎ−ｏｅｂ２ ，ｅｎ−ａｄ０２ ）とが入力される。
【０１１９】
そして、例えば各ナンド回路３２ｆ〜３２ｉは、それぞれＬレベルのパルス発生制御コードｅｎ−ｃｅｂ２ ，ｅｎ−ｗｅｂ２ ，ｅｎ−ｏｅｂ２ ，ｅｎ−ａｄ０２ に応答して、遷移検出回路２２〜２４からの検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ を無効化する。
【０１２０】
このように、パルス合成回路３２は、パルス発生制御コードｅｎ−ｃｏｄｅ （ここではｅｎ−ｃｅｂ１ ，ｅｎ−ｗｅｂ１ ，ｅｎ−ｏｅｂ１ ，ｅｎ−ａｄ０１ 及びｅｎ−ｃｅｂ２ ，ｅｎ−ｗｅｂ２ ，ｅｎ−ｏｅｂ２ ，ｅｎ−ａｄ０２ ）に基づいて、各検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ を選択的に論理合成して生成したコマンド用遷移検出信号ｍｔｄｃｓ とリフレッシュ用遷移検出信号ｍｔｄｒｓ とを出力する。
【０１２１】
次に、上記のように構成されたＤＲＡＭの動作について説明する。
図１０は、不良モードを検出する実施例を示す動作波形図である。
尚、図は、例えばチップイネーブル信号／ＣＥ の立ち下がり時及び出力イネーブル信号／ＯＥ の立ち上がり時にコマンド用遷移検出信号ｍｔｄｃｓ が出力され、外部アドレス信号ＡＤＤ （Ａ０，Ａ１）の変化時には同遷移検出信号ｍｔｄｃｓ が出力されない場合を示している。つまり、コマンド用遷移検出信号ｍｔｄｃｓ の生成時に於いて、パルス合成回路３２に入力される遷移検出回路２４，２５からの検出信号ａｄ０ ，ａｄ１ は、パルス発生制御コードｅｎ−ｃｏｄｅ により無効化される。
【０１２２】
また、ここでは、リフレッシュ用遷移検出信号ｍｔｄｒｓ は、チップイネーブル信号／ＣＥ ，出力イネーブル信号／ＯＥ ，外部アドレス信号ＡＤＤ （Ａ０，Ａ１）の何れが遷移する場合にも出力されない。つまり、リフレッシュ用遷移検出信号ｍｔｄｒｓ の生成時に於いて、パルス合成回路３２に入力される遷移検出回路２１〜２５からの検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ は、パルス発生制御コードｅｎ−ｃｏｄｅ により無効化される。
【０１２３】
今、チップイネーブル信号／ＣＥ の立ち下がりでコマンド用遷移検出信号ｍｔｄｃｓ が出力され、それを受けてリード／ライト開始信号ｒｗ−ｓｔａｒｔ及びリード／ライト状態信号ｒｗ−ｓｔａｔｅが出力される。これにより、リード／ライト動作が行われる。
【０１２４】
次いで、出力イネーブル信号／ＯＥ の立ち上がりでコマンド用遷移検出信号ｍｔｄｃｓ が出力される。この際、デバイス内部での動作遅延（ノイズ、プロセス変動、温度変動、電圧マージンの不足等に起因する）等が生じる場合は、次サイクルのリード／ライト動作に移行することができない。即ち、この場合には、本来出力されるはずのリード／ライト開始信号ｒｗ−ｓｔａｒｔ及びリード／ライト状態信号ｒｗ−ｓｔａｔｅが出力されなくなる（図中、一点鎖線は本来（正常時）の動作を示す）。
【０１２５】
ここで、上記出力イネーブル信号／ＯＥ の立ち上がり後に、外部アドレス信号ＡＤＤ （アドレス値）が変化する。しかしながら、この際、遷移検出回路２４或いは遷移検出回路２５からの検出信号ａｄ０ ，ａｄ１ はパルス発生制御コードｅｎ−ｃｏｄｅ により無効化される。即ち、外部アドレス信号ＡＤＤ が変化してもコマンド用遷移検出信号ｍｔｄｃｓ （図中、二点鎖線で示す）は出力されず、リード／ライト開始信号ｒｗ−ｓｔａｒｔ及びリード／ライト状態信号ｒｗ−ｓｔａｔｅは出力されない。
【０１２６】
従って、本実施形態では、第一実施形態と同様、不良モードが存在している場合にも、その動作パターンを再現することが可能であるため、デバイス内に存在する不具合を正確に検出することが可能である。尚、本実施形態では、外部アドレス信号ＡＤＤ の変化時にコマンド用遷移検出信号ｍｔｄｃｓ を出力しない場合についてのみ説明したが、同様にして選択的に制御信号ＣＴＬ （／ＣＥ ，／ＷＥ ，／ＯＥ ）の遷移時に同遷移検出信号ｍｔｄｃｓ を出力しないようにして、不良モードが存在するか否かを検出するようにしてもよい。
【０１２７】
図１１は、テストモードの実施例を示す動作波形図である。
尚、図は、アクセス競合時にライト動作がリフレッシュ動作後に実行される場合（ライト動作の実行が最も遅くなる場合）の動作パターン（図２１参照）をテストモードにて再現した例を示すものである。
【０１２８】
ここで、同図では、例えばコマンド用遷移検出信号ｍｔｄｃｓ は、チップイネーブル信号／ＣＥ の立ち下がり時、ライトイネーブル信号／ＷＥ の立ち上がり時に出力される場合を示す。一方、リフレッシュ用遷移検出信号ｍｔｄｒｓ は、チップイネーブル信号／ＣＥ の立ち下がり時にのみ出力され、ライトイネーブル信号／ＷＥ の立ち上がり時にはその発生がパルス発生制御コードｅｎ−ｃｏｄｅ によって抑制される場合を示す。
【０１２９】
今、チップイネーブル信号／ＣＥ の立ち下がりで各遷移検出信号ｍｔｄｃｓ ，ｍｔｄｒｓ が出力され、リフレッシュ用遷移検出信号ｍｔｄｒｓ を受けて、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ が出力される（リフレッシュ動作が開始される）。リフレッシュ動作が終了すると、（上記チップイネーブル信号／ＣＥ の立ち下がりで発生した）コマンド用遷移検出信号ｍｔｄｃｓ を受けて、リード／ライト開始信号ｒｗ−ｓｔａｒｔ（具体的にはライト開始信号）が出力される。これにより、ライト動作が開始される。
【０１３０】
そのライト動作の終了後、ライトイネーブル信号／ＷＥ が立ち上がる。この際、リフレッシュ用遷移検出信号ｍｔｄｒｓ の生成時に於いて、遷移検出回路２２からの検出信号ｗｅｂ はパルス発生制御コードｅｎ−ｃｏｄｅ により無効化される。即ち、ライトイネーブル信号／ＷＥ が遷移してもリフレッシュ用遷移検出信号ｍｔｄｒｓ （図中、二点鎖線で示す）は出力されない。このため、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ は出力されず、リフレッシュ動作は実行されない。
【０１３１】
つまり、第一実施形態と同様に、リフレッシュ動作は、パルス発生制御コードｅｎ−ｃｏｄｅ に基づいて、チップイネーブル信号／ＣＥ の立ち下がり時にのみ発生する。従って、前記同様、図２１に示す動作パターン（アクセス競合時におけるリフレッシュ動作後のライト動作）をテストモードで擬似的に再現することができ、デバイスの評価を精度良く行うことが可能である。
【０１３２】
図１２は、テストモードの他の実施例を示す動作波形図である。
尚、図は、アクセス競合時にライト動作がリフレッシュ動作後に実行される場合（ライト動作の実行が最も遅くなる場合）に於いて、ライト動作の終了後にリード動作が行われる場合の動作パターン（図２３参照）をテストモードにて再現した例を示すものである。
【０１３３】
ここで、同図では、例えばコマンド用遷移検出信号ｍｔｄｃｓ は、チップイネーブル信号／ＣＥ の立ち下がり時、ライトイネーブル信号／ＷＥ の立ち上がり時、出力イネーブル信号／ＯＥ の立ち上がり時に出力される場合を示す。一方、リフレッシュ用遷移検出信号ｍｔｄｒｓ は、チップイネーブル信号／ＣＥ の立ち下がり時、出力イネーブル信号／ＯＥ の立ち上がり時にのみ出力され、ライトイネーブル信号／ＷＥ の立ち上がり時にはその発生がパルス発生制御コードｅｎ−ｃｏｄｅ によって抑制される場合を示す。
【０１３４】
今、チップイネーブル信号／ＣＥ の立ち下がりで各遷移検出信号ｍｔｄｃｓ ，ｍｔｄｒｓ が出力され、リフレッシュ用遷移検出信号ｍｔｄｒｓ を受けて、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ が出力される（リフレッシュ動作が開始される）。リフレッシュ動作が終了すると、（上記チップイネーブル信号／ＣＥ の立ち下がりで発生した）コマンド用遷移検出信号ｍｔｄｃｓ を受けて、リード／ライト開始信号ｒｗ−ｓｔａｒｔ（具体的にはライト開始信号）が出力される。これにより、ライト動作が開始される。
【０１３５】
そのライト動作の終了後、ライトイネーブル信号／ＷＥ が立ち上がる。この際、リフレッシュ用遷移検出信号ｍｔｄｒｓ の生成時に於いて、遷移検出回路２２からの検出信号ｗｅｂ はパルス発生制御コードｅｎ−ｃｏｄｅ により無効化される。即ち、ライトイネーブル信号／ＷＥ が遷移してもリフレッシュ用遷移検出信号ｍｔｄｒｓ （図中、二点鎖線で示す）は出力されない。このため、リフレッシュ開始信号ｒｅｆ−ｓｔａｒｔ は出力されず、リフレッシュ動作は実行されない。
【０１３６】
次いで、出力イネーブル信号／ＯＥ が立ち下がると、（上記ライトイネーブル信号／ＷＥ の立ち上がりで発生した）コマンド用遷移検出信号ｍｔｄｃｓ を受けて、リード／ライト開始信号ｒｗ−ｓｔａｒｔ（具体的にはリード開始信号）が出力される。これにより、リード動作が開始される。
【０１３７】
このように、本実施形態では、テストモードに於いて、無用なリフレッシュ動作の実行を抑止しながら、別途生成されるコマンド用遷移検出信号ｍｔｄｃｓ によってリード動作を確実に実行させることができる。従って、本実施形態では、図２３に示す動作パターン（アクセス競合時に、リフレッシュ動作後にライト動作、リード動作を連続して行う場合）をテストモードにて擬似的に再現することができる。
【０１３８】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）パルス合成回路３２は、遷移検出回路２１〜２５からの検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ をパルス発生制御コードｅｎ−ｃｏｄｅ に基づいて選択的に論理合成し、コマンド用遷移検出信号ｍｔｄｃｓ とリフレッシュ用遷移検出信号ｍｔｄｒｓ とをそれぞれ生成する。つまり、本実施形態では、外部アクセス（リード／ライト動作）を処理するためのコマンド用遷移検出信号ｍｔｄｃｓ と、内部アクセス（リフレッシュ動作）を処理するためのリフレッシュ用遷移検出信号ｍｔｄｒｓ とが生成される。このような構成を用いれば、テストモードに於いて、本来不要とするリフレッシュ動作の実行を阻止したために、意図とする動作パターンまでが実現されなくなる（リード／ライト動作までが実行されなくなる）ことを防止できる。
【０１３９】
尚、上記各実施形態は、以下の態様で実施してもよい。
・第一実施形態では、リフレッシュ動作後にライト動作を行うワーストパターンをテストモードで再現する場合について説明したが、アクセス競合時に、リフレッシュ動作後にリード動作を行うワーストパターンをテストモードで擬似的に再現することにより、デバイス評価を行うようにしてもよい。
【０１４０】
・同様に、第二実施形態において、リフレッシュ動作後にリード動作を行うワーストパターンをテストモードで擬似的に再現することにより、デバイス評価を行うようにしてもよい。
【０１４１】
・各実施形態において、外部入力される制御信号ＣＴＬ は、チップイネーブル信号／ＣＥ ，ライトイネーブル信号／ＷＥ ，出力イネーブル信号／ＯＥ に必ずしも限定されるものではない。
【０１４２】
・各実施形態では、説明の都合上、外部アドレス信号ＡＤＤ としてはアドレス信号Ａ０，Ａ１のみを図示（図１，図６）して説明したが、外部アドレス信号ＡＤＤ は複数ビットで与えられる。
【０１４３】
・各実施形態では、パルス発生制御コードｅｎ−ｃｏｄｅ は、コード発生回路内部のレジスタから読み出されて供給されるようにしたが、外部端子（専用の試験端子或いは試験時に使用されていない他の何れかの外部端子）を使用してパルス発生制御コードｅｎ−ｃｏｄｅ をコマンド入力等により随時与えるようにしてもよい。この方法では、遷移検出回路２１〜２５から出力される各検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ ，ａｄ１ の任意の（立ち上がり／立ち下がり）エッジを、パルス発生制御コードｅｎ−ｃｏｄｅ によりマスクすることが可能となる。
【０１４４】
・デバイス（ＤＲＡＭ）に存在する不良モードの例は、各実施形態で説明した例に限定されないのは言うまでもなく、デバイス評価を実施する際には、パルス合成回路２６（第二実施形態ではパルス合成回路３２）にて論理合成する信号を適宜変更しながら行う。
【０１４５】
・同様に、テストモードの例は、各実施形態で説明した例（ワーストパターンを再現するテストモード）に限定されないのは言うまでもなく、その他の動作パターンをテストモードにて再現してデバイス評価を行うようにしてもよい。
【０１４６】
・図２に示す遷移検出信号発生回路２０の構成及び図３に示すリフレッシュ判定回路の構成は一例であり、それらに限定されるものではない。
・図８に示す遷移検出信号発生回路３１の構成は一例であり、これに限定されるものではない。
【０１４７】
・第二実施形態において、図８に示す遷移検出信号発生回路３１の構成は、図９に示すように変更してもよい。即ち、図８に示すパルス合成回路３２を図９に示すパルス合成回路３４に変更してもよい。ただし、この構成は、テストモードにてデバイス評価を行う際にのみ適した構成である。詳述すると、パルス合成回路３４は、コマンド用遷移検出信号ｍｔｄｃｓ を生成するための複数のインバータ回路３４ａ〜３４ｄと１つの信号合成用回路（図中、ナンド回路３４ｅ）とを備える。また、このパルス合成回路３４は、リフレッシュ用遷移検出信号ｍｔｄｒｓ を生成するための複数の信号選択用回路（図中、ナンド回路３２ｆ〜３２ｉ）と１つの信号合成用回路（図中、ナンド回路３２ｊ）とを備える。つまり、このパルス合成回路３４は、パルス発生制御コードｅｎ−ｃｏｄｅ （図中、ｅｎ−ｃｅｂ ，ｅｎ−ｗｅｂ ，ｅｎ−ｏｅｂ ，ｅｎ−ａｄ０ ）に基づいて各検出信号ｃｅｂ ，ｗｅｂ ，ｏｅｂ ，ａｄ０ を選択的に論理合成し、リフレッシュ用遷移検出信号ｍｔｄｒｓ を生成する。このような構成を用いて、テストモードによりデバイス評価を行う際にも第二実施形態と同様の効果を奏する。
【０１４８】
上記各実施形態の特徴をまとめると以下のようになる。
（付記１） 第１アクセスモードと第２アクセスモードとを処理する半導体記憶装置であって、
複数の外部端子から入力される各入力信号の遷移を検出し、前記各入力信号を論理合成して前記第１アクセスモードを処理するための第１エントリー信号を生成する遷移検出信号発生回路と、
前記第１エントリー信号に応答して前記第１アクセスモードの処理に対応した第１モードトリガ信号と、前記第２アクセスモードを処理するための第２エントリー信号に応答して前記第２アクセスモードの処理に対応した第２モードトリガ信号とを生成する制御回路と、を備え、
前記遷移検出信号発生回路には、前記複数の外部端子から入力される各入力信号を選択的に論理合成するための選択制御信号が入力されることを特徴とする半導体記憶装置。
（付記２） 前記選択制御信号は、テスト信号の入力時に実施される試験時に於いて前記遷移検出信号発生回路に入力されることを特徴とする付記１記載の半導体記憶装置。
（付記３） 前記選択制御信号は、前記各入力信号のうち論理合成する信号を、前記各入力信号毎に設定可能とするように生成されるコード情報であることを特徴とする付記１又は２記載の半導体記憶装置。
（付記４） 前記遷移検出信号発生回路は、
前記各入力信号の遷移をそれぞれ検出する複数の遷移検出回路と、
前記選択制御信号に基づいて、前記複数の遷移検出回路から出力される各検出信号を選択的に論理合成して前記第１エントリー信号を生成するパルス合成回路と、
を備えることを特徴とする付記１乃至３の何れか一記載の半導体記憶装置。
（付記５） 前記制御回路は、テスト信号の入力時には、前記第２エントリー信号を無効化し前記第１エントリー信号に応答して前記第２モードトリガ信号を生成することを特徴とする付記１乃至４の何れか一記載の半導体記憶装置。
（付記６） 前記遷移検出信号発生回路は、
前記選択制御信号に基づいて前記各入力信号を選択的に論理合成し、前記第２アクセスモードを処理するための第３エントリー信号をさらに生成することを特徴とする付記１乃至３の何れか一記載の半導体記憶装置。
（付記７） 前記遷移検出信号発生回路は、
前記各入力信号の遷移をそれぞれ検出する複数の遷移検出回路と、
前記選択制御信号に基づいて、前記複数の遷移検出回路から出力される各検出信号を選択的に論理合成して前記第１エントリー信号と前記第３エントリー信号とを生成するパルス合成回路と、
を備えることを特徴とする付記６記載の半導体記憶装置。
（付記８） 前記制御回路は、テスト信号の入力時には、前記第２エントリー信号を無効化し前記第３エントリー信号に応答して前記第２モードトリガ信号を生成することを特徴とする付記６又は７記載の半導体記憶装置。
（付記９） 前記制御回路は、
前記第１エントリー信号に応答して前記第１モードトリガ信号を生成するモードトリガ発生回路と、
前記２エントリー信号と前記第３エントリー信号とが入力され、前記テスト信号の入力時に前記第２エントリー信号を無効化し、前記第３エントリー信号に応答して前記第２モードトリガ信号を生成する判定回路と、
前記第１モードトリガ信号と前記第２モードトリガ信号とにそれぞれ対応した種々の内部動作信号を生成する信号発生回路と、
を備えることを特徴とする付記８記載の半導体記憶装置。
（付記１０） 前記複数の外部端子は複数の制御信号を入力するための端子と複数のアドレス信号を入力するための端子とを含むことを特徴とする付記１乃至９の何れか一記載の半導体記憶装置。
（付記１１） 第１アクセスモードと第２アクセスモードとを処理する半導体記憶装置の試験方法であって、
テスト信号を入力する第１のステップと、
複数の外部端子から入力する各入力信号のうち選択した特定の入力信号の遷移を検出して前記第２アクセスモードの処理を開始する第２のステップと、
を含むことを特徴とする半導体記憶装置の試験方法。
（付記１２） 前記第２アクセスモードの処理が終了した後、前記第２のステップで選択された入力信号の遷移に対応する前記第１アクセスモードの処理を開始する第３のステップ、
をさらに含むことを特徴とする付記１１記載の半導体記憶装置の試験方法。
（付記１３） 前記第１アクセスモードの処理が終了した後、前記第２のステップで選択されない他の入力信号の遷移に対応する前記第１アクセスモードの処理を開始する第４のステップ、
をさらに含むことを特徴とする付記１２記載の半導体記憶装置の試験方法。
（付記１４） 前記半導体記憶装置には前記第２アクセスモードの処理を要求するための信号を所定の時間間隔毎に生成するタイマが内蔵され、
前記第２のステップでは、前記タイマからの信号を前記テスト信号により無効化することを特徴とする付記１１乃至１３の何れか一記載の半導体記憶装置の試験方法。
【０１４９】
【発明の効果】
以上詳述したように、本発明によれば、デバイス評価を容易且つ的確に行うことのできる半導体記憶装置及び半導体記憶装置の試験方法を提供することができる。
【図面の簡単な説明】
【図１】第一実施形態の半導体記憶装置の一部ブロック回路図である。
【図２】図１の遷移検出回路の一構成例を示す回路図である。
【図３】リフレッシュ判定回路の一構成例を示す回路図である。
【図４】第一実施形態の動作波形図である（不良モード検出例）。
【図５】第一実施形態の動作波形図である（テストモード実施例）。
【図６】第二実施形態の半導体記憶装置の一部ブロック回路図である。
【図７】メモリ制御回路のブロック回路図である。
【図８】図６の遷移検出回路の一構成例を示す回路図である。
【図９】別の遷移検出回路の構成例を示す回路図である。
【図１０】第二実施形態の動作波形図である（不良モード検出例）。
【図１１】第二実施形態の動作波形図である（テストモード実施例）。
【図１２】第二実施形態の動作波形図である（テストモード実施例）。
【図１３】従来の半導体記憶装置の一部ブロック回路図である。
【図１４】メモリ制御回路のブロック回路図である。
【図１５】遷移検出回路の動作原理を示す波形図である。
【図１６】メモリ制御回路の動作原理を示す波形図である。
【図１７】メモリ制御回路の動作原理を示す波形図である。
【図１８】テストモードを説明するための動作波形図である。
【図１９】不良モードの例を示す動作波形図である。
【図２０】従来の動作波形図である。
【図２１】動作パターンの例を示す動作波形図である。
【図２２】図２１に対する従来のテストモードの動作波形図である。
【図２３】動作パターンの例を示す動作波形図である。
【図２４】図２３に対する従来のテストモードの動作波形図である。
【符号の説明】
ＣＴＬ （／ＣＥ ，／ＷＥ ，／ＯＥ ），ＡＤＤ （Ａ０，Ａ１） 複数の外部端子から入力される各入力信号としての制御信号，外部アドレス信号
ｅｎ−ｃｏｄｅ 選択制御信号としてのパルス発生制御コード
ｍｔｄｓ 第１エントリー信号としての遷移検出信号
ｍｔｄｃｓ 第１エントリー信号としてのコマンド用遷移検出信号
ｒｅｆ−ｒｅｑ 第２エントリー信号としてのリフレッシュ要求信号
ｍｔｄｒｓ 第３エントリー信号としてのリフレッシュ用遷移検出信号
ｒｗ−ｓｔａｒｔ 第１モードトリガ信号としてのリード／ライト開始信号
ｒｅｆ−ｓｔａｒｔ 第２モードトリガ信号としてのリフレッシュ開始信号
２０，３１ 遷移検出信号発生回路
２１〜２５ 遷移検出回路
２６，３２ パルス合成回路
２７，３３ 制御回路としてのメモリ制御回路
Claims (10)
- 第１アクセスモードと第２アクセスモードとを処理する半導体記憶装置であって、
複数の外部端子から入力される各入力信号の遷移を検出し、前記各入力信号を論理合成して前記第１アクセスモードを処理するための第１エントリー信号を生成する遷移検出信号発生回路と、
前記第１エントリー信号に応答して前記第１アクセスモードの処理に対応した第１モードトリガ信号と、前記第２アクセスモードを処理するための第２エントリー信号に応答して前記第２アクセスモードの処理に対応した第２モードトリガ信号とを生成する制御回路と、を備え、
前記遷移検出信号発生回路には、前記複数の外部端子から入力される各入力信号を選択的に論理合成するための選択制御信号が入力されることを特徴とする半導体記憶装置。 - 前記選択制御信号は、前記各入力信号のうち論理合成する信号を該各入力信号毎に設定可能とするように生成されるコード情報であることを特徴とする請求項１記載の半導体記憶装置。
- 前記遷移検出信号発生回路は、
前記各入力信号の遷移をそれぞれ検出する複数の遷移検出回路と、
前記選択制御信号に基づいて、前記複数の遷移検出回路から出力される各検出信号を選択的に論理合成して前記第１エントリー信号を生成するパルス合成回路と、
を備えることを特徴とする請求項１又は２記載の半導体記憶装置。 - 前記制御回路は、テスト信号の入力時には、前記第２エントリー信号を無効化し前記第１エントリー信号に応答して前記第２モードトリガ信号を生成することを特徴とする請求項１乃至３の何れか一項記載の半導体記憶装置。
- 前記遷移検出信号発生回路は、
前記選択制御信号に基づいて前記各入力信号を選択的に論理合成し、前記第２アクセスモードを処理するための第３エントリー信号をさらに生成することを特徴とする請求項１又は２記載の半導体記憶装置。 - 前記遷移検出信号発生回路は、
前記各入力信号の遷移をそれぞれ検出する複数の遷移検出回路と、
前記選択制御信号に基づいて、前記複数の遷移検出回路から出力される各検出信号を選択的に論理合成して前記第１エントリー信号と前記第３エントリー信号とを生成するパルス合成回路と、
を備えることを特徴とする請求項５記載の半導体記憶装置。 - 前記制御回路は、テスト信号の入力時には、前記第２エントリー信号を無効化し前記第３エントリー信号に応答して前記第２モードトリガ信号を生成することを特徴とする請求項５又は６記載の半導体記憶装置。
- 第１アクセスモードと第２アクセスモードとを処理する半導体記憶装置の試験方法であって、
テスト信号を入力する第１のステップと、
複数の外部端子から入力する各入力信号のうち選択した特定の入力信号の遷移を検出して前記第２アクセスモードの処理を開始する第２のステップと、
を含むことを特徴とする半導体記憶装置の試験方法。 - 前記第２アクセスモードの処理が終了した後、前記第２のステップで選択された入力信号の遷移に対応する前記第１アクセスモードの処理を開始する第３のステップ、
をさらに含むことを特徴とする請求項８記載の半導体記憶装置の試験方法。 - 前記第１アクセスモードの処理が終了した後、前記第２のステップで選択されない他の入力信号の遷移に対応する前記第１アクセスモードの処理を開始する第４のステップ、
をさらに含むことを特徴とする請求項９記載の半導体記憶装置の試験方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002231645A JP4408193B2 (ja) | 2002-08-08 | 2002-08-08 | 半導体記憶装置及び半導体記憶装置の試験方法 |
| TW092120228A TWI227030B (en) | 2002-08-08 | 2003-07-24 | Semiconductor memory device and method for testing semiconductor memory device |
| DE60316647T DE60316647T2 (de) | 2002-08-08 | 2003-07-24 | Halbleiterspeichereinrichtung und Prüfungsverfahren |
| EP03016877A EP1396863B1 (en) | 2002-08-08 | 2003-07-24 | Semiconductor memory device and method for testing semiconductor memory device |
| KR1020030053349A KR100936418B1 (ko) | 2002-08-08 | 2003-08-01 | 반도체 기억 장치 및 반도체 기억 장치의 시험 방법 |
| US10/632,899 US6813203B2 (en) | 2002-08-08 | 2003-08-04 | Semiconductor memory device and method for testing semiconductor memory device |
| CNB031526624A CN100447897C (zh) | 2002-08-08 | 2003-08-05 | 半导体储存器和半导体储存器的测试方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002231645A JP4408193B2 (ja) | 2002-08-08 | 2002-08-08 | 半導体記憶装置及び半導体記憶装置の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004071098A true JP2004071098A (ja) | 2004-03-04 |
| JP4408193B2 JP4408193B2 (ja) | 2010-02-03 |
Family
ID=31492380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002231645A Expired - Fee Related JP4408193B2 (ja) | 2002-08-08 | 2002-08-08 | 半導体記憶装置及び半導体記憶装置の試験方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6813203B2 (ja) |
| EP (1) | EP1396863B1 (ja) |
| JP (1) | JP4408193B2 (ja) |
| KR (1) | KR100936418B1 (ja) |
| CN (1) | CN100447897C (ja) |
| DE (1) | DE60316647T2 (ja) |
| TW (1) | TWI227030B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7558135B2 (en) | 2006-05-22 | 2009-07-07 | Elpida Memory, Inc. | Semiconductor memory device and test method thereof |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100583152B1 (ko) * | 2004-02-19 | 2006-05-23 | 주식회사 하이닉스반도체 | 데이터 억세스타임 측정모드를 갖는 반도체 메모리 소자 |
| US7378176B2 (en) * | 2004-05-04 | 2008-05-27 | Angstrom Power Inc. | Membranes and electrochemical cells incorporating such membranes |
| US7632587B2 (en) | 2004-05-04 | 2009-12-15 | Angstrom Power Incorporated | Electrochemical cells having current-carrying structures underlying electrochemical reaction layers |
| JP2006073062A (ja) * | 2004-08-31 | 2006-03-16 | Toshiba Corp | 半導体記憶装置 |
| KR100878301B1 (ko) * | 2007-05-10 | 2009-01-13 | 주식회사 하이닉스반도체 | 다중 테스트 모드를 지원하는 테스트 회로 |
| WO2009039656A1 (en) | 2007-09-25 | 2009-04-02 | Angstrom Power Incorporated | Fuel cell systems including space-saving fluid plenum and related methods |
| US7890286B2 (en) * | 2007-12-18 | 2011-02-15 | Hynix Semiconductor Inc. | Test circuit for performing multiple test modes |
| KR101022675B1 (ko) * | 2008-06-04 | 2011-03-22 | 주식회사 하이닉스반도체 | 반도체 소자 |
| KR101062756B1 (ko) * | 2009-07-30 | 2011-09-06 | 주식회사 하이닉스반도체 | 테스트 모드 신호 생성 장치 |
| CN103839590B (zh) * | 2014-03-18 | 2016-09-21 | 龙芯中科技术有限公司 | 存储器时序参数的测量装置、方法及存储器芯片 |
| JP6429260B1 (ja) * | 2017-11-09 | 2018-11-28 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | 疑似スタティックランダムアクセスメモリおよびそのリフレッシュ方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0799618B2 (ja) * | 1986-03-24 | 1995-10-25 | 日本電気株式会社 | 半導体メモリのテスト回路 |
| FR2638865B1 (fr) * | 1988-11-04 | 1990-12-28 | Labo Electronique Physique | Analyseur logique avec double declenchement |
| US5563843A (en) * | 1995-03-09 | 1996-10-08 | Intel Corporation | Method and circuitry for preventing propagation of undesired ATD pulses in a flash memory device |
| JP4495308B2 (ja) * | 2000-06-14 | 2010-07-07 | 株式会社アドバンテスト | 半導体デバイス試験方法・半導体デバイス試験装置 |
| JP3778417B2 (ja) * | 2000-02-29 | 2006-05-24 | 富士通株式会社 | 半導体記憶装置 |
| KR100378198B1 (ko) * | 2001-05-08 | 2003-03-29 | 삼성전자주식회사 | 반도체 장치의 모드 제어 회로 및 이를 구비하는 반도체메모리 장치 |
| JP2003066108A (ja) * | 2001-08-28 | 2003-03-05 | Mitsubishi Electric Corp | 半導体テスト回路 |
-
2002
- 2002-08-08 JP JP2002231645A patent/JP4408193B2/ja not_active Expired - Fee Related
-
2003
- 2003-07-24 TW TW092120228A patent/TWI227030B/zh not_active IP Right Cessation
- 2003-07-24 EP EP03016877A patent/EP1396863B1/en not_active Expired - Fee Related
- 2003-07-24 DE DE60316647T patent/DE60316647T2/de not_active Expired - Lifetime
- 2003-08-01 KR KR1020030053349A patent/KR100936418B1/ko not_active IP Right Cessation
- 2003-08-04 US US10/632,899 patent/US6813203B2/en not_active Expired - Fee Related
- 2003-08-05 CN CNB031526624A patent/CN100447897C/zh not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7558135B2 (en) | 2006-05-22 | 2009-07-07 | Elpida Memory, Inc. | Semiconductor memory device and test method thereof |
| US7859938B2 (en) | 2006-05-22 | 2010-12-28 | Elpida Memory, Inc. | Semiconductor memory device and test method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100936418B1 (ko) | 2010-01-12 |
| TW200404305A (en) | 2004-03-16 |
| EP1396863A1 (en) | 2004-03-10 |
| CN100447897C (zh) | 2008-12-31 |
| CN1495796A (zh) | 2004-05-12 |
| DE60316647T2 (de) | 2008-01-31 |
| JP4408193B2 (ja) | 2010-02-03 |
| DE60316647D1 (de) | 2007-11-15 |
| US20040027895A1 (en) | 2004-02-12 |
| KR20040014237A (ko) | 2004-02-14 |
| EP1396863B1 (en) | 2007-10-03 |
| US6813203B2 (en) | 2004-11-02 |
| TWI227030B (en) | 2005-01-21 |
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Legal Events
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071004 |
|
| A131 | Notification of reasons for refusal |
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|
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|
| A711 | Notification of change in applicant |
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|
| A131 | Notification of reasons for refusal |
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|
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| TRDD | Decision of grant or rejection written | ||
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
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|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131120 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
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| LAPS | Cancellation because of no payment of annual fees |