JPH1139900A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1139900A JPH1139900A JP9196741A JP19674197A JPH1139900A JP H1139900 A JPH1139900 A JP H1139900A JP 9196741 A JP9196741 A JP 9196741A JP 19674197 A JP19674197 A JP 19674197A JP H1139900 A JPH1139900 A JP H1139900A
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Abstract
(57)【要約】
【課題】 外部接続されるテスターの性能によらず不良
品検出のためのテストを行なうことができる半導体記憶
装置を提供する。 【解決手段】 通常動作モードとテストモードとを有
し、リングオシレータ３０と、リングオシレータ３０に
接続された内部カウンタ２１と、テストモードでは内部
カウンタ２１で生成された内部コラムアドレスをコラム
デコーダ２４に供給する切換部４０と、テストモードで
はリングオシレータ３０から出力される信号ＯＳをＣＤ
Ｅ信号発生回路２３へ供給する切換部５０とを備える。
品検出のためのテストを行なうことができる半導体記憶
装置を提供する。 【解決手段】 通常動作モードとテストモードとを有
し、リングオシレータ３０と、リングオシレータ３０に
接続された内部カウンタ２１と、テストモードでは内部
カウンタ２１で生成された内部コラムアドレスをコラム
デコーダ２４に供給する切換部４０と、テストモードで
はリングオシレータ３０から出力される信号ＯＳをＣＤ
Ｅ信号発生回路２３へ供給する切換部５０とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、データを記憶する
半導体記憶装置に関するものである。
半導体記憶装置に関するものである。
【０００２】
【従来の技術】図４は、従来からの半導体記憶装置のデ
ータ読出部の構成を示す図である。
ータ読出部の構成を示す図である。
【０００３】図４に示されるように、ビット線対１，３
にセンスアンプＳＡ１、ビット線対５，７にセンスアン
プＳＡ２がそれぞれ接続され、データバス線ＤＢとビッ
ト線１，５がＮチャネルＭＯＳトランジスタ６，１０を
介し、データバス線／ＤＢとビット線３，７がＮチャネ
ルＭＯＳトランジスタ８，１２を介してそれぞれ接続さ
れる。ここで、ＮチャネルＭＯＳトランジスタ６，８の
ゲートにはコラム選択線ＣＳＬ１が、ＮチャネルＭＯＳ
トランジスタ１０，１２のゲートにはコラム選択線ＣＳ
Ｌ２がそれぞれ接続される。また、データバス線ＤＢ，
／ＤＢはプリアンプ２に接続される。
にセンスアンプＳＡ１、ビット線対５，７にセンスアン
プＳＡ２がそれぞれ接続され、データバス線ＤＢとビッ
ト線１，５がＮチャネルＭＯＳトランジスタ６，１０を
介し、データバス線／ＤＢとビット線３，７がＮチャネ
ルＭＯＳトランジスタ８，１２を介してそれぞれ接続さ
れる。ここで、ＮチャネルＭＯＳトランジスタ６，８の
ゲートにはコラム選択線ＣＳＬ１が、ＮチャネルＭＯＳ
トランジスタ１０，１２のゲートにはコラム選択線ＣＳ
Ｌ２がそれぞれ接続される。また、データバス線ＤＢ，
／ＤＢはプリアンプ２に接続される。
【０００４】図５は、半導体記憶装置の出荷テストにお
いて、不良品の検出を目的としてなされる動作を説明す
るためのタイミング図である。
いて、不良品の検出を目的としてなされる動作を説明す
るためのタイミング図である。
【０００５】図５（ａ），（ｂ）に示されるように、ロ
ウアドレスストローブ信号／ＲＡＳがローレベル（Ｌ）
に活性化され、コラムアドレスストローブ信号／ＣＡＳ
がハイレベル（Ｈ）に不活性化されている期間に、図５
（ｃ），（ｄ）に示されるように、コラム選択線ＣＳＬ
１を選択するアドレスＹ1 が先に供給され、その時間Ｔ
後にコラム選択線ＣＳＬ２を選択するアドレスＹ2 がテ
ストの対象とされる半導体記憶装置に供給される。
ウアドレスストローブ信号／ＲＡＳがローレベル（Ｌ）
に活性化され、コラムアドレスストローブ信号／ＣＡＳ
がハイレベル（Ｈ）に不活性化されている期間に、図５
（ｃ），（ｄ）に示されるように、コラム選択線ＣＳＬ
１を選択するアドレスＹ1 が先に供給され、その時間Ｔ
後にコラム選択線ＣＳＬ２を選択するアドレスＹ2 がテ
ストの対象とされる半導体記憶装置に供給される。
【０００６】図６は、このテストにおける図４に示され
るデータ読出部の動作を説明するためのタイミング図で
ある。
るデータ読出部の動作を説明するためのタイミング図で
ある。
【０００７】図６（ａ），（ｄ）に示されるように、コ
ラム選択線ＣＳＬ１がハイレベルに活性化されると、Ｎ
チャネルＭＯＳトランジスタ６，８がオンするため、セ
ンスアンプＳＡ１のデータがデータバス線ＤＢ，／ＤＢ
に流れ、コラム選択線ＣＳＬ１が不活性化された時間Ｔ
後に図６（ｂ），（ｅ）に示されるようにコラム選択線
ＣＳＬ２がハイレベルに活性化されると、ＮチャネルＭ
ＯＳトランジスタ１０，１２がオンし、センスアンプＳ
Ａ２のデータがデータバス線ＤＢ，／ＤＢに流れる。
ラム選択線ＣＳＬ１がハイレベルに活性化されると、Ｎ
チャネルＭＯＳトランジスタ６，８がオンするため、セ
ンスアンプＳＡ１のデータがデータバス線ＤＢ，／ＤＢ
に流れ、コラム選択線ＣＳＬ１が不活性化された時間Ｔ
後に図６（ｂ），（ｅ）に示されるようにコラム選択線
ＣＳＬ２がハイレベルに活性化されると、ＮチャネルＭ
ＯＳトランジスタ１０，１２がオンし、センスアンプＳ
Ａ２のデータがデータバス線ＤＢ，／ＤＢに流れる。
【０００８】ここで、上記出荷テストにおいては、予め
センスアンプＳＡ１とセンスアンプＳＡ２には論理レベ
ルが逆のデータが書込まれることにより行なわれ、この
場合には、データバス線ＤＢ，／ＤＢの電位は図６
（ｃ）の実線または破線に示されるように変動すること
になる。
センスアンプＳＡ１とセンスアンプＳＡ２には論理レベ
ルが逆のデータが書込まれることにより行なわれ、この
場合には、データバス線ＤＢ，／ＤＢの電位は図６
（ｃ）の実線または破線に示されるように変動すること
になる。
【０００９】この出荷テストにおいて、テスト対象の半
導体記憶装置が正常なものであれば、コラム選択線ＣＳ
Ｌ１が選択されたときのデータバス線ＤＢ，／ＤＢの電
位変動と、コラム選択線ＣＳＬ２が選択されたときのデ
ータバス線ＤＢ，／ＤＢの電位変動の方向は互いに逆向
きになるが、コラム選択線ＣＳＬ１が選択された後コラ
ム選択線ＣＳＬ２が選択されるまでの時間Ｔが十分確保
され、時間Ｔの間にデータバス線ＤＢ，／ＤＢのイコラ
イズが完了し、かつセンスアンプＳＡ１，ＳＡ２にマー
ジンが十分あれば不良とならず、上記電位変動が検出さ
れて不良品とは判断されない。
導体記憶装置が正常なものであれば、コラム選択線ＣＳ
Ｌ１が選択されたときのデータバス線ＤＢ，／ＤＢの電
位変動と、コラム選択線ＣＳＬ２が選択されたときのデ
ータバス線ＤＢ，／ＤＢの電位変動の方向は互いに逆向
きになるが、コラム選択線ＣＳＬ１が選択された後コラ
ム選択線ＣＳＬ２が選択されるまでの時間Ｔが十分確保
され、時間Ｔの間にデータバス線ＤＢ，／ＤＢのイコラ
イズが完了し、かつセンスアンプＳＡ１，ＳＡ２にマー
ジンが十分あれば不良とならず、上記電位変動が検出さ
れて不良品とは判断されない。
【００１０】しかし、出荷テストにおいては、時間Ｔを
あえて短くすることによってデータバス線ＤＢ，／ＤＢ
のイコライズを不完全な状態にし、上記のようなデータ
の読出を行なう。すると、マージンが十分ないセンスア
ンプは、データバス線ＤＢ，／ＤＢの電位に追従してし
まい書込んだ元のデータを保持できず、データの反転を
引き起こしてメモリセルに記憶されたデータを破壊す
る。この場合は、テスト対象とされた半導体記憶装置は
不良品と判断される。
あえて短くすることによってデータバス線ＤＢ，／ＤＢ
のイコライズを不完全な状態にし、上記のようなデータ
の読出を行なう。すると、マージンが十分ないセンスア
ンプは、データバス線ＤＢ，／ＤＢの電位に追従してし
まい書込んだ元のデータを保持できず、データの反転を
引き起こしてメモリセルに記憶されたデータを破壊す
る。この場合は、テスト対象とされた半導体記憶装置は
不良品と判断される。
【００１１】このように、従来の出荷テストにおいて
は、図５に示されるタイミングでコラム選択線ＣＳＬ
１，ＣＳＬ２を選択するアドレスＹ1 ，Ｙ2 を外部から
供給することによって不良品の検出を行なっていた。
は、図５に示されるタイミングでコラム選択線ＣＳＬ
１，ＣＳＬ２を選択するアドレスＹ1 ，Ｙ2 を外部から
供給することによって不良品の検出を行なっていた。
【００１２】
【発明が解決しようとする課題】しかしながら、従来の
出荷テストにおいては、量産テスターを用いて、テスト
対象とする半導体記憶装置に外部からコラム選択線ＣＳ
Ｌ１，ＣＳＬ２を選択するアドレスＹ1 ，Ｙ2 を所定の
タイミングで供給していたため、量産テスターのスペッ
クによっては所望のテストが行なえないという問題を生
じた。
出荷テストにおいては、量産テスターを用いて、テスト
対象とする半導体記憶装置に外部からコラム選択線ＣＳ
Ｌ１，ＣＳＬ２を選択するアドレスＹ1 ，Ｙ2 を所定の
タイミングで供給していたため、量産テスターのスペッ
クによっては所望のテストが行なえないという問題を生
じた。
【００１３】本発明は、このような問題点を解消するた
めになされたもので、外部に接続されるテスターの性能
によらず、不良品検出のための所望のテストを行なうこ
とができる半導体記憶装置を提供することを目的とす
る。
めになされたもので、外部に接続されるテスターの性能
によらず、不良品検出のための所望のテストを行なうこ
とができる半導体記憶装置を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、通常動作モードとテストモードとを有し、メ
モリセルと、コラム選択信号を出力することによってデ
ータを読出すメモリセルを選択するコラムデコーダと、
内部コラムアドレスを生成する内部コラムアドレス生成
手段と、通常動作モードでは外部から入力されるコラム
アドレスをコラムデコーダへ供給するとともに、テスト
モードでは内部コラムアドレスをコラムデコーダへ供給
する切換手段とを備えるものである。
憶装置は、通常動作モードとテストモードとを有し、メ
モリセルと、コラム選択信号を出力することによってデ
ータを読出すメモリセルを選択するコラムデコーダと、
内部コラムアドレスを生成する内部コラムアドレス生成
手段と、通常動作モードでは外部から入力されるコラム
アドレスをコラムデコーダへ供給するとともに、テスト
モードでは内部コラムアドレスをコラムデコーダへ供給
する切換手段とを備えるものである。
【００１５】請求項２に係る半導体記憶装置は、請求項
１に記載の半導体記憶装置であって、内部コラムアドレ
ス生成手段は、発振手段と、発振手段から供給される信
号に応じてインクリメントされる内部コラムアドレスを
生成する内部カウンタとを含むものである。
１に記載の半導体記憶装置であって、内部コラムアドレ
ス生成手段は、発振手段と、発振手段から供給される信
号に応じてインクリメントされる内部コラムアドレスを
生成する内部カウンタとを含むものである。
【００１６】請求項３に係る半導体記憶装置は、請求項
２に記載の半導体記憶装置であって、通常動作モードで
は内部制御信号に応じ、テストモードでは発振手段から
供給された信号に応じて、コラムデコーダを活性化させ
るコラムデコーダ活性化信号を生成しコラムデコーダに
供給するコラムデコーダ活性化手段をさらに備えるもの
である。
２に記載の半導体記憶装置であって、通常動作モードで
は内部制御信号に応じ、テストモードでは発振手段から
供給された信号に応じて、コラムデコーダを活性化させ
るコラムデコーダ活性化信号を生成しコラムデコーダに
供給するコラムデコーダ活性化手段をさらに備えるもの
である。
【００１７】請求項４に係る半導体記憶装置は、請求項
２に記載の半導体記憶装置であって、周期的に変化する
２値信号を生成する基準データ生成手段と、コラムデコ
ーダによって選択されたメモリセルより読出されたデー
タと２値信号の論理レベルの異同を検出する不良検出手
段とをさらに備えるものである。
２に記載の半導体記憶装置であって、周期的に変化する
２値信号を生成する基準データ生成手段と、コラムデコ
ーダによって選択されたメモリセルより読出されたデー
タと２値信号の論理レベルの異同を検出する不良検出手
段とをさらに備えるものである。
【００１８】請求項５に係る半導体記憶装置は、請求項
４に記載の半導体記憶装置であって、基準データ生成手
段は、発振手段から供給された信号に応じて２値信号を
生成するものである。
４に記載の半導体記憶装置であって、基準データ生成手
段は、発振手段から供給された信号に応じて２値信号を
生成するものである。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
【００２０】［実施の形態１］図１は、本発明の実施の
形態１に係る半導体記憶装置の構成を示す図である。
形態１に係る半導体記憶装置の構成を示す図である。
【００２１】この半導体記憶装置は、通常動作モードと
テストモードとを有し、図１に示されるように、リング
オシレータ３０と、リングオシレータ３０に接続された
内部カウンタ２１と、コラムアドレスを入力するコラム
アドレスバッファ２２と、コラム選択線ＣＳＬ１，ＣＳ
Ｌ２を選択的に活性化させるコラムデコーダ２４と、通
常動作モードではコラムアドレスバッファ２２から出力
されるコラムアドレスを、テストモードでは内部カウン
タ２１から出力される内部コラムアドレスをコラムデコ
ーダ２４へ供給する切換部４０と、コラムデコーダ２４
に接続され、コラムデコーダ２４を活性化させるコラム
デコーダイネーブル信号ＣＤＥをコラムデコーダ２４に
供給するＣＤＥ信号発生回路２３と、通常動作モードで
はアドレス遷移検知信号ＡＴＤを、テストモードではリ
ングオシレータ３０から出力される信号ＯＳをＣＤＥ信
号発生回路２３に供給する切換部５０とを備える。
テストモードとを有し、図１に示されるように、リング
オシレータ３０と、リングオシレータ３０に接続された
内部カウンタ２１と、コラムアドレスを入力するコラム
アドレスバッファ２２と、コラム選択線ＣＳＬ１，ＣＳ
Ｌ２を選択的に活性化させるコラムデコーダ２４と、通
常動作モードではコラムアドレスバッファ２２から出力
されるコラムアドレスを、テストモードでは内部カウン
タ２１から出力される内部コラムアドレスをコラムデコ
ーダ２４へ供給する切換部４０と、コラムデコーダ２４
に接続され、コラムデコーダ２４を活性化させるコラム
デコーダイネーブル信号ＣＤＥをコラムデコーダ２４に
供給するＣＤＥ信号発生回路２３と、通常動作モードで
はアドレス遷移検知信号ＡＴＤを、テストモードではリ
ングオシレータ３０から出力される信号ＯＳをＣＤＥ信
号発生回路２３に供給する切換部５０とを備える。
【００２２】ここで、リングオシレータ３０は、インバ
ータ３４，３５，３６，３７，３２０，３２１とＮＯＲ
回路３３とを含み、図２（ａ）に示される矩形波をなす
信号ＯＳを出力するが、この信号ＯＳのローレベルの期
間Ｗ２はハイレベルの期間Ｗ１より長く、その差は遅延
部３２に含まれるインバータの段数に依存する。なお、
この遅延部３２には偶数個のインバータが含まれる。ま
た、回路３１を１つのインバータと考えるとき、リング
オシレータ３０は奇数個のインバータを含むものとされ
る。
ータ３４，３５，３６，３７，３２０，３２１とＮＯＲ
回路３３とを含み、図２（ａ）に示される矩形波をなす
信号ＯＳを出力するが、この信号ＯＳのローレベルの期
間Ｗ２はハイレベルの期間Ｗ１より長く、その差は遅延
部３２に含まれるインバータの段数に依存する。なお、
この遅延部３２には偶数個のインバータが含まれる。ま
た、回路３１を１つのインバータと考えるとき、リング
オシレータ３０は奇数個のインバータを含むものとされ
る。
【００２３】また、切換部４０はインバータ４１とクロ
ックドインバータ４２，４３とを含み、切換部５０はイ
ンバータ５３とクロックドインバータ５１，５２とを含
む。
ックドインバータ４２，４３とを含み、切換部５０はイ
ンバータ５３とクロックドインバータ５１，５２とを含
む。
【００２４】次に、本実施の形態に係る上記半導体記憶
装置の動作を図２のタイミング図を参照して説明する。
装置の動作を図２のタイミング図を参照して説明する。
【００２５】まず通常動作モードでは、テスト信号ＴＥ
はローレベルに不活性化されるため、クロックドインバ
ータ４２，５２が活性化される。したがって、ＣＤＥ信
号発生回路２３へは図２（ａ）に示されるアドレス遷移
検知信号ＡＴＤが供給され、図２（ｂ）に示されるよう
にこの信号に応答してコラムデコーダイネーブル信号Ｃ
ＤＥがコラムデコーダ２４へ供給される。
はローレベルに不活性化されるため、クロックドインバ
ータ４２，５２が活性化される。したがって、ＣＤＥ信
号発生回路２３へは図２（ａ）に示されるアドレス遷移
検知信号ＡＴＤが供給され、図２（ｂ）に示されるよう
にこの信号に応答してコラムデコーダイネーブル信号Ｃ
ＤＥがコラムデコーダ２４へ供給される。
【００２６】一方、コラムデコーダ２４へはコラムアド
レスバッファ２２を介してコラムアドレスが供給され、
図２（ｃ），（ｄ）に示されるように、コラムデコーダ
２４はコラムアドレスに応じてコラム選択線ＣＳＬ１，
ＣＳＬ２を選択する。
レスバッファ２２を介してコラムアドレスが供給され、
図２（ｃ），（ｄ）に示されるように、コラムデコーダ
２４はコラムアドレスに応じてコラム選択線ＣＳＬ１，
ＣＳＬ２を選択する。
【００２７】次に、テストモードでの動作を説明する。
テストモードでは、テスト信号ＴＥはハイレベルに活性
化されるため、クロックドインバータ４２，５２が不活
性化されると同時にクロックドインバータ４３，５１が
活性化される。
テストモードでは、テスト信号ＴＥはハイレベルに活性
化されるため、クロックドインバータ４２，５２が不活
性化されると同時にクロックドインバータ４３，５１が
活性化される。
【００２８】したがって、ＣＤＥ信号発生回路２３へは
リングオシレータ３０から出力された図２（ａ）に示さ
れる信号ＯＳが供給され、ＣＤＥ信号発生回路２３は供
給された信号ＯＳに応じてコラムデコーダイネーブル信
号ＣＤＥをコラムデコーダ２４へ供給しコラムデコーダ
２４を活性化させる。
リングオシレータ３０から出力された図２（ａ）に示さ
れる信号ＯＳが供給され、ＣＤＥ信号発生回路２３は供
給された信号ＯＳに応じてコラムデコーダイネーブル信
号ＣＤＥをコラムデコーダ２４へ供給しコラムデコーダ
２４を活性化させる。
【００２９】一方、コラムデコーダ２４へは内部カウン
タ２１で生成された内部コラムアドレスが供給される。
そして、この内部コラムアドレスは、リングオシレータ
３０から内部カウンタ２１へ供給される信号ＯＳのトグ
ルに応じて順次インクリメントされる。
タ２１で生成された内部コラムアドレスが供給される。
そして、この内部コラムアドレスは、リングオシレータ
３０から内部カウンタ２１へ供給される信号ＯＳのトグ
ルに応じて順次インクリメントされる。
【００３０】このようにテストモードにおいて、コラム
デコーダ２４はリングオシレータ３０の発振に同期して
順次コラム選択線ＣＳＬ１，ＣＳＬ２を活性化させるた
め、内部的に不良検出のためのテストを行なうことがで
きる。
デコーダ２４はリングオシレータ３０の発振に同期して
順次コラム選択線ＣＳＬ１，ＣＳＬ２を活性化させるた
め、内部的に不良検出のためのテストを行なうことがで
きる。
【００３１】すなわち、上記のように順次コラム選択線
ＣＳＬ１，ＣＳＬ２を活性化させデータをメモリセルか
らデータバス線ＤＢ，／ＤＢに読出した後、予め書込ん
だデータがメモリセルに破壊されずに保持されているか
否かを、通常動作モードにおいて再度メモリセルからデ
ータを読出すことによって判別し、予め書込んだデータ
が破壊されているようであれば、不良品として検出され
る。
ＣＳＬ１，ＣＳＬ２を活性化させデータをメモリセルか
らデータバス線ＤＢ，／ＤＢに読出した後、予め書込ん
だデータがメモリセルに破壊されずに保持されているか
否かを、通常動作モードにおいて再度メモリセルからデ
ータを読出すことによって判別し、予め書込んだデータ
が破壊されているようであれば、不良品として検出され
る。
【００３２】［実施の形態２］図３は、本発明の実施の
形態２に係る半導体記憶装置の構成を示す図である。
形態２に係る半導体記憶装置の構成を示す図である。
【００３３】図３に示されるように、この半導体記憶装
置は、図１に示された自動テスト回路２０と、プリアン
プ２と、プリアンプ２を活性化させるためのプリアンプ
イネーブル信号ＰＡＥを生成するＰＡＥ信号発生回路８
３と、リングオシレータ３０の出力ノードに直列接続さ
れるインバータ８０，８１とＮＯＲ回路８２と、ＮＯＲ
回路８２の出力ノードに接続される基準データ生成部６
０と、基準データ生成部６０から出力された基準データ
ＣＤとプリアンプ２から出力されたデータＰＯとを入力
する排他的ＯＲ回路８４と、インバータ８６，８８，８
９，９３と、ＮＯＲ回路９０と、電源部７０と、Ｎチャ
ネルＭＯＳトランジスタ９１，９２と、メインアンプ８
７とを備える。
置は、図１に示された自動テスト回路２０と、プリアン
プ２と、プリアンプ２を活性化させるためのプリアンプ
イネーブル信号ＰＡＥを生成するＰＡＥ信号発生回路８
３と、リングオシレータ３０の出力ノードに直列接続さ
れるインバータ８０，８１とＮＯＲ回路８２と、ＮＯＲ
回路８２の出力ノードに接続される基準データ生成部６
０と、基準データ生成部６０から出力された基準データ
ＣＤとプリアンプ２から出力されたデータＰＯとを入力
する排他的ＯＲ回路８４と、インバータ８６，８８，８
９，９３と、ＮＯＲ回路９０と、電源部７０と、Ｎチャ
ネルＭＯＳトランジスタ９１，９２と、メインアンプ８
７とを備える。
【００３４】ここで、基準データ生成部６０はクロック
ドインバータ６２とインバータ６１，６３，６４とを含
み、電源部７０は電源ノード７１，７２とＮチャネルＭ
ＯＳトランジスタ７３，７４とを含む。
ドインバータ６２とインバータ６１，６３，６４とを含
み、電源部７０は電源ノード７１，７２とＮチャネルＭ
ＯＳトランジスタ７３，７４とを含む。
【００３５】次に、本実施の形態に係る半導体記憶装置
の動作を説明する。まず、通常動作モードでは、テスト
信号ＴＥがローレベルに不活性化されているためＮチャ
ネルＭＯＳトランジスタ７３，７４がオンし、ノードＮ
３の電位はハイレベルとなる。したがって、メインアン
プ８７からは常にハイレベルの信号が出力される。
の動作を説明する。まず、通常動作モードでは、テスト
信号ＴＥがローレベルに不活性化されているためＮチャ
ネルＭＯＳトランジスタ７３，７４がオンし、ノードＮ
３の電位はハイレベルとなる。したがって、メインアン
プ８７からは常にハイレベルの信号が出力される。
【００３６】次に、テストモードでは、テスト信号ＴＥ
がローレベルからハイレベルに活性化されるが、これに
よりテスト信号ＴＥが活性化された瞬間においてのみＮ
ＯＲ回路９０からはハイレベルの信号が出力され、Ｎチ
ャネルＭＯＳトランジスタ９１，９２がオンし、基準デ
ータ生成部６０の出力ノードＮ１と排他的ＯＲ回路８４
の出力ノードＮ２がともに接地レベルにリセットされ
る。
がローレベルからハイレベルに活性化されるが、これに
よりテスト信号ＴＥが活性化された瞬間においてのみＮ
ＯＲ回路９０からはハイレベルの信号が出力され、Ｎチ
ャネルＭＯＳトランジスタ９１，９２がオンし、基準デ
ータ生成部６０の出力ノードＮ１と排他的ＯＲ回路８４
の出力ノードＮ２がともに接地レベルにリセットされ
る。
【００３７】一方、基準データ生成部６０に含まれるク
ロックドインバータ６２は、リングオシレータ３０から
出力される周期性を持った信号ＯＳの立上がりに同期し
て活性化されるため、テストモードに入ったときにロー
レベルとされた出力ノードＮ１の電位は、リングオシレ
ータ３０の発振に同期してトグルされる。すなわち、テ
ストモードにおいては基準データ生成部６０からは、０
（ローレベル），１（ハイレベル），０，１，０，１，
…と変化する基準データＣＤが排他的ＯＲ回路８４に供
給される。
ロックドインバータ６２は、リングオシレータ３０から
出力される周期性を持った信号ＯＳの立上がりに同期し
て活性化されるため、テストモードに入ったときにロー
レベルとされた出力ノードＮ１の電位は、リングオシレ
ータ３０の発振に同期してトグルされる。すなわち、テ
ストモードにおいては基準データ生成部６０からは、０
（ローレベル），１（ハイレベル），０，１，０，１，
…と変化する基準データＣＤが排他的ＯＲ回路８４に供
給される。
【００３８】また、このときプリアンプ２へはリングオ
シレータ３０から出力される信号ＯＳに応じてプリアン
プイネーブル信号ＰＡＥが供給されるため、リングオシ
レータ３０の発振に同期して、メモリセル（図示してい
ない。）からデータバス線ＤＢ，／ＤＢを介して読出さ
れたデータがプリアンプ出力信号ＰＯとして排他的ＯＲ
回路８４に順次入力される。ここで、予めメモリセル
に、０，１，０，１，０，１，…の順でデータが読出さ
れるようにデータを書込んでおくことによって、自動テ
スト回路２０によって順次コラム選択線ＣＳＬ１，ＣＳ
Ｌ２が選択されることによりメモリセルから読出された
データと基準データＣＤとの一致・不一致が排他的ＯＲ
回路８４で逐一判別される。
シレータ３０から出力される信号ＯＳに応じてプリアン
プイネーブル信号ＰＡＥが供給されるため、リングオシ
レータ３０の発振に同期して、メモリセル（図示してい
ない。）からデータバス線ＤＢ，／ＤＢを介して読出さ
れたデータがプリアンプ出力信号ＰＯとして排他的ＯＲ
回路８４に順次入力される。ここで、予めメモリセル
に、０，１，０，１，０，１，…の順でデータが読出さ
れるようにデータを書込んでおくことによって、自動テ
スト回路２０によって順次コラム選択線ＣＳＬ１，ＣＳ
Ｌ２が選択されることによりメモリセルから読出された
データと基準データＣＤとの一致・不一致が排他的ＯＲ
回路８４で逐一判別される。
【００３９】すなわち、メモリセルに保持されているデ
ータが破壊されておらず、データが反転していない場合
は、プリアンプ出力信号ＰＯと基準データＣＤとの論理
レベルは一致するため排他的ＯＲ回路８４からはローレ
ベルの信号が出力ノードＮ２に出力されるが、メモリセ
ルに書込んだデータが破壊され論理レベルが反転してし
まっている場合には、基準データＣＤとの論理レベルは
不一致となるため排他的ＯＲ回路８４からはハイレベル
の信号が出力ノードＮ２に出力される。
ータが破壊されておらず、データが反転していない場合
は、プリアンプ出力信号ＰＯと基準データＣＤとの論理
レベルは一致するため排他的ＯＲ回路８４からはローレ
ベルの信号が出力ノードＮ２に出力されるが、メモリセ
ルに書込んだデータが破壊され論理レベルが反転してし
まっている場合には、基準データＣＤとの論理レベルは
不一致となるため排他的ＯＲ回路８４からはハイレベル
の信号が出力ノードＮ２に出力される。
【００４０】したがって、このような不良が検出された
場合には、ノードＮ３の電位はローレベルとなるため、
メインアンプ８７からはローレベルの信号が出力され
る。
場合には、ノードＮ３の電位はローレベルとなるため、
メインアンプ８７からはローレベルの信号が出力され
る。
【００４１】これにより、メインアンプ８７の出力信号
がローレベルとなることをもって、テスト対象とされる
半導体記憶装置の不良を検出することができる。
がローレベルとなることをもって、テスト対象とされる
半導体記憶装置の不良を検出することができる。
【００４２】また、データバス線ＤＢ，／ＤＢには、交
互に論理レベルの異なるデータが読出されるが、選択さ
れたセンスアンプのデータが破壊（論理レベルが反転）
される場合は、上記のように実施の形態１に係る半導体
記憶装置によって検出できるが、本実施の形態２に係る
半導体記憶装置によれば、このようなデータの破壊がさ
れないまでも選択されたセンスアンプによって読出され
たデータ（電位差）が不十分なためにプリアンプ２でデ
ータを誤検出するような場合も想定したテストを行なう
ことができる。
互に論理レベルの異なるデータが読出されるが、選択さ
れたセンスアンプのデータが破壊（論理レベルが反転）
される場合は、上記のように実施の形態１に係る半導体
記憶装置によって検出できるが、本実施の形態２に係る
半導体記憶装置によれば、このようなデータの破壊がさ
れないまでも選択されたセンスアンプによって読出され
たデータ（電位差）が不十分なためにプリアンプ２でデ
ータを誤検出するような場合も想定したテストを行なう
ことができる。
【００４３】すなわち、本実施の形態２に係る半導体記
憶装置は、上記実施の形態１に係る半導体記憶装置より
も厳しい条件での不良検出テストを行なうことができる
ものである。
憶装置は、上記実施の形態１に係る半導体記憶装置より
も厳しい条件での不良検出テストを行なうことができる
ものである。
【００４４】
【発明の効果】請求項１に係る半導体記憶装置によれ
ば、不良品検出のために外部接続するテスターの性能に
よらず、不良品検出のためのテストを行なうことができ
る。
ば、不良品検出のために外部接続するテスターの性能に
よらず、不良品検出のためのテストを行なうことができ
る。
【００４５】請求項２および３に係る半導体記憶装置に
よれば、連続的なコラム選択線の活性化を実現すること
ができる。
よれば、連続的なコラム選択線の活性化を実現すること
ができる。
【００４６】請求項４および５に係る半導体記憶装置に
よれば、メモリセルに書込まれたデータが破壊されたか
否かの不良品検出を容易に実現することができる。
よれば、メモリセルに書込まれたデータが破壊されたか
否かの不良品検出を容易に実現することができる。
【図１】 本発明の実施の形態１に係る半導体記憶装置
の構成を示す図である。
の構成を示す図である。
【図２】 図１に示される半導体記憶装置の動作を示す
タイミング図である。
タイミング図である。
【図３】 本発明の実施の形態２に係る半導体記憶装置
の構成を示す図である。
の構成を示す図である。
【図４】 従来からの半導体記憶装置のデータ読出部の
構成を示す図である。
構成を示す図である。
【図５】 従来の不良品検出を目的としたテスト方法を
説明するためのタイミング図である。
説明するためのタイミング図である。
【図６】 図５に示されるテスト方法による図４に示さ
れる回路の動作を説明するためのタイミング図である。
れる回路の動作を説明するためのタイミング図である。
２１ 内部カウンタ、２３ ＣＤＥ信号発生回路、２４
コラムデコーダ、３０ リングオシレータ、４０，５
０ 切換部、６０ 基準データ生成部、８４排他的ＯＲ
回路。
コラムデコーダ、３０ リングオシレータ、４０，５
０ 切換部、６０ 基準データ生成部、８４排他的ＯＲ
回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石谷 真 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内
Claims (5)
- 【請求項１】 通常動作モードとテストモードとを有す
る半導体記憶装置であって、 メモリセルと、 コラム選択信号を出力することによって、データを読出
す前記メモリセルを選択するコラムデコーダと、 内部コラムアドレスを生成する内部コラムアドレス生成
手段と、 前記通常動作モードでは外部から入力されるコラムアド
レスを前記コラムデコーダへ供給するとともに、前記テ
ストモードでは前記内部コラムアドレスを前記コラムデ
コーダへ供給する切換手段とを備えた半導体記憶装置。 - 【請求項２】 前記内部コラムアドレス生成手段は、 発振手段と、 前記発振手段から供給される信号に応じてインクリメン
トされる前記内部コラムアドレスを生成する内部カウン
タとを含む、請求項１に記載の半導体記憶装置。 - 【請求項３】 前記通常動作モードでは内部制御信号に
応じ、前記テストモードでは前記発振手段から供給され
た信号に応じて、前記コラムデコーダを活性化させるコ
ラムデコーダ活性化信号を生成し前記コラムデコーダに
供給するコラムデコーダ活性化手段をさらに備えた、請
求項２に記載の半導体記憶装置。 - 【請求項４】 周期的に変化する２値信号を生成する基
準データ生成手段と、 前記コラムデコーダによって選択された前記メモリセル
より読出されたデータと前記２値信号の論理レベルの異
同を検出する不良検出手段とをさらに備えた、請求項２
に記載の半導体記憶装置。 - 【請求項５】 前記基準データ生成手段は、前記発振手
段から供給された信号に応じて前記２値信号を生成す
る、請求項４に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9196741A JPH1139900A (ja) | 1997-07-23 | 1997-07-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9196741A JPH1139900A (ja) | 1997-07-23 | 1997-07-23 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1139900A true JPH1139900A (ja) | 1999-02-12 |
Family
ID=16362840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9196741A Withdrawn JPH1139900A (ja) | 1997-07-23 | 1997-07-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1139900A (ja) |
-
1997
- 1997-07-23 JP JP9196741A patent/JPH1139900A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041005 |