TWI227030B - Semiconductor memory device and method for testing semiconductor memory device - Google Patents

Description

1227030 玖、發明說明： 【潑^明所屬控:術^領】 相關申請案對照 本申睛案係以於2002年8月8日提出申請之日本專利申 5請案第2002-231645號案為基礎並且主張該案之優先權的 利益，該案的整個内容係被併合於此中作為參考。 發明領域 本發明係有關於一種半導體記憶體裝置及一種用於測 試一半導體記憶體裝置的方法。更特別地，本發明係有關 1〇於一種具有處理外部和内部存取之功能的半導體記憶體裝 置，及有關於一種用於測試如此之一種半導體記憶體裝置 的方法。 L· iltr It 發明背景 15 電子資訊裝置係併合具有大記憶體容量的半導體記憶 體裝置（即，動態隨機存取記憶體(DRAM))。DRAM具有一 個根據由一内部電路所執行的計數運作來恢復一記憶體細 胞之資料的自我恢復功能。該DRAM不需要外部裝置來執 行恢復。這樣係降低電力消耗並且簡化在該DRAM之週邊 20中之電路的設計。 在一個設有自我恢復功能的DRAM中，一内部電路的 計時器係在預定的時間間隔下產生恢復要求（内部存取）。此 外’一外部裝置的主控制器係在某些時序產生寫入/讀取要 求（外部存取）。換句話說，内部和外部存取係非同步地被產 1227030 生。據此’係有一個坪估具有兩個非同步存取模式之DRAM 的需求。 第1圖是為描繪一個設有自我恢復功能之習知半導體 圮憶體裝置(DRAM)5〇之輪入部份的示意方塊電路圖。 5 該0^^^1 50係經由外部端來接收數個控制訊號CTL和 數個（在第2圖中所示僅為兩個位元）外部位址訊號ADD。該 等控制訊號CTL包括一晶片致能訊號/CE、一寫入致能訊號 /WE、及一輸出致能訊號/〇E。該等外部位址訊號ADD包括 位址訊號A0和A1。該等訊號/(：£，/冒]£，/〇]£，人〇，和八1係分別 10經由輸入緩衝為61，62,63,64，和65來輸入到一轉態偵測訊號 產生電路70。該等輸入緩衝器61至65作用如初始輸入級電 路，其把一輸入訊號轉換成一個具有一對應於該裝置之内 部電壓之位準的訊號。此外，該等輸入緩衝器61至65係各 由一CMOS反相器或一C/M差動放大器構築而成。 15 該轉態偵測訊號產生電路70包括數個（在第1圖中五個） 轉態偵測器（TD)71至75及一個脈衝合成電路76。 該等轉態偵測器71，72,和73分別偵測該等控制訊號 CTL(/CE，/WE，和/0E)的轉態（在高位準與低位準之間的轉 態)俾產生輸入偵測訊號ceb，web，和oeb。該等轉態偵測器74 20 和75分別偵測該輸入外部位址訊號ADD(A0和A1)之狀態的 轉態（每一位元的改變)俾產生位址偵測訊號adO和acU。該等 偵測訊號ceb，web，oeb，adO和adl係供應到該脈衝合成電路 76 〇 該脈衝合成電路76係根據該等偵測§fl號 6 1227030 ceb，web，oeb，adO,和adl來產生一個轉態偵測訊號mtd並且把 該轉態偵測訊號mtd供應到一記憶體控制電路77。根據該轉 態偵測訊號mtd，該記憶體控制電路77產生一字線作動時序 訊號wl-timing俾作動一記憶體細胞的一字線。一記憶體細 5胞的該字線係對應於一個由該外部位址訊號ADD所指派之 預定的讀取/寫入位址。 一恢復計時器78係連接到該記憶體控制電路77。該恢 復計時1§ 78在預定的時間間隔產生一恢復要求訊號ref-req 並且把該恢復要求訊號ref-req供應到該記憶體控制電路 10 77。根據該恢復要求訊號ref-req，該記憶體控制電路77產 生一字線作動時序訊號wl-timing俾作動一記憶體細胞的一 字線。一記憶體細胞的該字線係對應於一個由一内部位址 計數器（圖中未示）所產生的恢復位址。 該記憶體控制電路77更從一測試電路（圖中未示）接收 15 一測試訊號test俾根據該測試訊號test來在一測試模式中進 行一測試。 第2圖是為該記憶體控制電路77的示意方塊電路圖。該 記憶體控制電路77包括一恢復決定電路81、一内部命令產 生電路82、及一時序產生器83。 20 該恢復決定電路81接收該轉態偵測訊號mtd、該恢復要 求訊號ref-req、及該測試訊號test。響應於該恢復要求訊號 ref-req，該恢復決定電路81產生一個起始恢復（内部存取） 的恢復開始訊號ref-start，和一恢復狀態訊號ref-state。該恢 復開始訊號ref-start係供應到該時序產生器83，而該恢復狀 1227030 態訊號ref-state係供應到該内部命令產生電路们。 當在該恢復要求訊號ref_req之前接收該轉態偵測訊號 mtd時，該恢復決定電路81暫停恢復並且不產生一恢復^ 號0 5 在這狀態中，該恢復決定電路81給予讀取/寫入運作（外 部存取)優先權並且在該等讀取/寫入運作被完成之後起始 恢復。更特別地，在一個讀取/寫入狀態訊號rw_state，其係 從該時序產生器83供應出來，被重置之後，該恢復決定電 路81產生違恢復開始訊號ref_start和該恢復狀態訊號 10 ref-state 〇 該恢復決定電路81決定被非同步地輸入之該恢復要求 訊號ref-req與該轉態偵測訊號mtd的輸入時序，及當有多於 一個存取時決定該恢復運作與該讀取/寫入運作中之哪一 者具有優先權。 15 響應於該轉態偵測訊號mtd，該内部命令產生電路82 產生該起始讀取/寫入運作的讀取/寫入開始訊號^七訂丈， 並且把。亥凟取/寫入開始訊號rw_start供應到該時序產生器 83 °當該内部命令產生電路82接收該恢復狀態訊號ref-state 時’該内部命令產生電路82係在該恢復狀態訊號ref_state被 °重置之後把邊讀取/寫入開始訊號rw-start供應到該時序產 生器83。 遠時序產生器83接收該恢復開始訊號 ref· st art和該讀 取/寫入開始訊號rw_start。響應於該恢復開始訊號 ref-start ’該時序產生器83產生該對應於該恢復位址的字線 1227030 作動時序訊號wl-timing。響應於該讀取/ ―，該時序產生器83產生該讀取/寫入狀態= m-state並且產生該對應於該預定之讀取/寫入位址的字線 作動時序訊號wl-timing。 5 除了该子線作動時序訊號wl-timing之外，該時序產生 器83產生其他的内部運作訊號，像用於作動一感應放大器 的感應放大器作動時序訊號般。僅該字線作動時序訊號 wl-timing將會在下面作討論。 該DRAM 50的運作現在將會作討論。第3圖是為一個描 10緣該轉態偵測訊號產生電路70之運作的波形圖。 例如，當該晶片致能訊號/CE變成低位準時，該轉態偵 測器71產生該輸入偵測訊號ceb(脈衝訊號）。該脈衝合成電 路76根據該脈衝訊號ceb來產生該轉態偵測訊號瓜岀。然 後，例如，當該位址訊號A0變成高位準（1)時，該轉態偵測 15器74產生一個位址偵測訊號以0(脈衝訊號）。根據該偵測訊 號adO，該脈衝合成電路76產生該轉態偵測訊號mtd。 在忒轉怨彳貞測吼號產生電路7〇中，當一轉態係發生於 該等控制訊號(/CE，/WE，和/0E)與該等位址訊號ADD(A〇和

Ai)中之任一者時，該脈衝合成電路％產生該轉態偵測訊號 20 mtd 〇 第4和5圖是為描繪該記憶體控制電路77之運作的波形 圖第4圖描緣一個在同一時間有多於一個存取且該轉態偵 測afl唬mtd係在該恢復要求訊號ref_req之前被供應到該記 憶體控制電路77的例子。 1227030 在違控制訊號CTL與該外部位址訊號ADD之中，該脈 衝合成電路76偵測該已經歷_轉態（即，在高與低之間之位 準的轉移）的訊號並且產生該轉態制訊號福。然後，該 恢復計時器78產生該恢復要求訊號⑽叫。因此，該恢復 5運作係在該讀取/寫入運作之後被執行。 更特別地，該内部命令產生電路82係根據該轉態偵測 訊號mtd來產生該讀取/寫入開始訊號rw_start。該時序產生 器8 3係根據該讀取/寫入開始訊號r w _ s t a r t來產生該讀取/寫 入狀態訊號ην-state和該字線作動時序訊號4—_。在這 1〇狀態下，一條對應於該預定之讀取/寫入位址的字線係被作 動俾讀取或寫入細胞資料。 當該讀取/寫入運作被完成且該讀取/寫入狀態訊號 nv-state被重置時，該恢復決定電路81產生該恢復開始訊號 ref-start和該恢復狀態訊號ref_state。根據該恢復開始訊號 I5 ref-start，該時序產生器83產生該字線作動時序訊號 wl-timing。這樣係作動該對應於一預定之恢復位址的字線 並且恢復該細胞資料。 第5圖描繪一個該恢復要求訊號ref-req在該轉態偵測 訊號mtd之前被供應到該記憶體控制電路77的例子。與在第 20 4圖中所描繪的運作相反，該讀取/寫入運作係在該恢復運 作之後被執行。 該恢復決定電路81根據該恢復要求訊號ref-req來產生 該恢復開始訊號代^^⑽與該恢復狀態訊號ref-state。該時序 產生器8 3根據該恢復開始訊號r e f_ s t a r t來產生該字線作動 1227030 時序訊號。這樣係作動該對應於一預定之恢復位址的字線 並且恢復該細胞資料。 當該恢復運作被完成且該恢復狀態訊號耐__被重 置時，該内部命令產生電路82係響應於該轉態制訊號_ 5來產生該讀取/寫入開始訊號rw_start。根據該讀取/寫入開 始訊號nv-Start，該時序產生器83產生該讀取/寫入狀態訊號

^3如6與該字線作動時序訊號wl-timing。在這狀態下’該 細胞資料的讀取或寫入係被執行。 X 10 當在同-時間有多於一個存取且該讀取/寫入運作（外 部存取)係在雜復運作⑺部麵)之後錄行時該讀取/ 寫入運作的速度變成最慢。即，該外部存取時_成最長。 因此，要評估該具有兩個存取模式（即，外部存取模式與内 部存取模式)之DRAM 5〇的特性，當該外部存取時間變成最 大（即，最差型態）時的運作型態係必須被檢查。 第6圖是為-猶-測試模式的波卵。更特別地，第 6圖是為-個模擬當-讀取/寫人運作係在—恢復運作之後 被執行時之一運作型態的波形圖。 在該测試模式巾，職復料魏陳-測試電路(圖 中未示)接收-測試訊號㈣。當該恢復決定電路81接收該 測试訊號te⑽’該恢復決定電路81根據該轉㈣測訊號 mtd來產生該恢復開始訊號ref-start。 f該恢復決定電路81非同步地接收該恢復要求訊號 ^响該轉Μ測訊號福。因此，當在該測試模式期間 …於為恢復要求说伽广叫來執行恢復時 ，該合意的運 20 1227030 作型態不被重覆。據此，在該測試模式中，該恢復決定電 路81係根據遠轉悲偵測訊號mtd來產生該恢復開始訊號 ref_stan和該恢復狀態訊號ref_state。當該恢復運作被完成且 該恢復狀態訊號ref-state被重置時，該内部命令產生電路以 係根據該轉態偵測訊號mtd來產生該讀取/寫入開始訊號 rw-start。 在該測試模式中，使用該轉態偵測訊號m t d的產生作為 觸發，該恢復運作係被開始俾模擬及再生該最差型態以致 於該外部存取時間能夠被測量俾評估該讀取/寫入運作。 10 然而，該#DRAM5G具有下面所述的問題。 [1:當偵測一個有缺陷之模式時的問題] 該DRAM 50在有連續之外部存取時的-個問題(有缺 陷之模式）’例如，是為在該裝置中之使該週期長度延長的 運作延遲(起因於處理變動、温度變動、或不足之電壓邊 15 :)。結果，該職50可能無法轉移到下-個週期的讀取 第7 號 20 第7圖是為一描續如此之有缺陷之模式的波形圖 圖描繪該㈣轉在該晶片致能訊狀： 位準、該輸出致能訊號/0E變成高位準 ：- ADD(A〇和AD改變時被產生的例子。 位址戒 當該晶片致能訊號/CE變成低位準時，該轉 ^刪和該讀取/寫人狀態訊號^ = 執行該讀取/寫入運作。 4樣係 12 1227030 然後’當該輸出致能訊號/〇E變成高位準時，該轉態偵 測訊號mtd被產生。在這狀態中，例如，當在該裝置中有一 運作延遲時，下一個週期係無法被進入。因此，該讀取/寫 入開始號rw-start和該讀取/寫入狀態訊號^-办化不被產 5 生（在第7圖中的虛線描繪正常運作）。 當有一個如在第7圖中般之有缺陷的模式時且如果該 位址訊號ADD係如在第8圖中所示在該輸出致能訊號/(^變 成高位準之後改變的話，該讀取/寫入開始訊號^^仏^和該 頃取/寫入狀態訊號rw-state係根據該轉態偵測訊號mtd來被 10 產生。 在這情況中，由於該讀取/寫入運作被開始，即使實際 上係有一個有缺陷的模式，缺陷可能不被偵測到。因此， 在習知技術中裝置評估無法被準確地執行。 [與測試模式相關的缺陷] 15 在測试模式中，該恢復開始訊號ref-start係根據該轉態 偵測訊號mtd來被產生俾開始該恢復運作。因此，於該測試 杈式期間，由於該恢復運作在該正常模式期間不被執行， 在該合意之運作型態中的一測試不會被執行。 第9圖是為一描繪在該正常模式期間一運作型態之例 2〇子的波形圖。第9圖顯示當有該寫入運作之外部要求與該恢 復運作之内部要求且該恢復運作被首先執行時的運作型態 (最差型態）。在這例子中，該轉態偵測訊號mtd係在該晶^ 致能訊號/CE變成低位準且該寫入致能訊號/ψΕ變成高位 準時被產生。在第9圖的例子中，該寫人運作係在該晶片致 13 1227030 能訊號/CE變成低位準時被執行。 第ίο圖是為-描繚第9圖之運作型態在測試模式中被 執行之例子的波形圖。 在第1 〇圖的例子中，該轉態_訊號m t d係在該晶片致 5此汛唬/CE、艾成低位準時被產生。根據該轉態偵測訊號 mtd ’ 4恢復開始訊號ref_start係被產生且該恢復運作係被 起始。當該恢復運作被完成時，根據該轉態偵測訊號血4， 該讀取/寫入開始訊號rw_start(更特別地，寫入開始訊號)係 被產生且該寫入運作係被起始。 10 在该寫入運作的完成之後，當該寫入致能訊號/WE變 成鬲且该轉悲偵測訊號mt(j係根據該寫入致能訊號/WE來 被產生時，該恢復運作係根據該轉態偵測訊號mtd來第二次 被執行。據此’在習知的測試模式中，由於該第二恢復運 作係非故意地被執行，在第9圖之正常模式中的運作型態無 15 法被再生。 第11圖是為一描繪在該正常模式中之再一運作型態之 例子的波形圖。第11圖顯示當在同一時間有該寫入運作與 該恢復運作之要求，且該讀取運作係在該寫入運作之後被 執行時的一運作型態。在這例子中，該轉態偵測訊號mtd 20係在該晶片致能訊號/CE變成低位準、該寫入致能訊號/WE 變成高位準、且該輸出致能訊號/〇E變成高位準（圖中未示） 時被產生。在第11圖的例子中，該寫入運作係在該晶片致 能訊號/CE變成低位準時被起始，而該讀取運作係在該輸出 致能訊號/OE變成低位準時被起始。 14 1227030 第12圖是為一描繪當第11圖之運作在測試模式中被執 行時之例子的波形圖。該轉態偵測訊號mtd係在該晶片致能 訊號/CE變成低時被產生。根據該訊號mtd，該恢復開始訊 號ref-start被產生而該恢復運作被起始。當該恢復運作被完 5 成時，根據該轉態偵測訊號mtd，其係作用如一個起始該恢 復運作的觸發脈衝’该項取/寫入開始訊號rw_start(更特別 地’寫入開始訊號)被產生而該寫入運作被起始。 在该寫入運作的完成之後，當該寫入致能訊號/WE變 成鬲位準時，該轉態偵測訊號mtd係根據該寫入致能訊號 10 /WE來被產生。該恢復運作係在該恢復開始訊號ref_start根 據該轉態偵測訊號mtd來被產生時第二次被執行。當該恢復 運作被元成之後，該項取/寫入開始訊號rw_start(更特別 地°買取開始成號)係根據該是為第二恢復運作之觸發脈衝 的轉態偵測訊號mtd來被產生俾起始該讀取運作。 15 據此，在第12圖的例子中，由於該第二恢復運作係非 故意地被執行，在第11圖之正常模式中的運作型態在測試 模式中無法被再生。 在習知技術中，當一非故意的恢復運作係在該測試模 式期間被執行時，該特性評估係在一個與實際型態不同的 20運作型態下進行。因此，該裝置無法被適當地評估。當該 測試模式被執行時，由於不必要的恢復運作被執行，耗電 里曰加因此根據或測试結果，被保證的運作會被過产 評估或者正常的作用會被錯誤地決定為不正常的作用。二 句話說，在習知技術中，該測試無法在意欲的運作型態下 15 1227030 被執行’而該裝置評估無法被適當地執行 【發明内容】 發明概要 5 10 15 20 本發明之-特徵是為-種包括第一和第二存取模式及 進入矾號產生電路的半導體記憶體裝置，該 生電路係用於邏輯地把數個輸人訊號合成來產生—個；來 進入該第-存取模式的第—進人訊號。_控制電路係連接 龍進人峨產生電路俾㈣於該第—進人減來產生一 —模式觸發成號。當该控制電路接收一第二進入訊號來 進入忒第一存取模式時，該控制電路產生係響應於該第二 進,Λ说來產生—第二模式觸發訊號。該進人訊號產生電 路係根據-選擇控制訊縣以―選擇形式邏輯地把該等輸 入訊號合成俾產生該第_進入訊號。 本I明之再一特徵是為一種包括第一和第二存取模式 進入Λ说產生電路的半導體記憶體裝置，該進入訊號 f生電路係用於把數個輸人訊號邏輯地合成來產生 一個用 來進入該第-存取模式或該第二存取模式的進人訊號。一 =制電路係連接_進人簡產生電路俾㈣於該進入訊 :來產生個絲起始該第_存取模式的第—模式觸發訊 :胃應於,¾進人5fl絲產生_個絲起始該第二存取模 柄第二模式觸發訊號L簡產线路係根據一預 :之選擇控制訊號來以一選擇形式把該等輸入訊號邏輯地 σ成俾禁止該進入訊號的產生。 本發明之又肖徵是為_種包括第一和第二存取模式 16 1227030 10 15 20

及一進入訊號產生電路的半導體記憶體裝置，該進入訊號 產生電路係用於把數個輪入訊號邏輯地合成來產生/個用 來進入該第一存取模式的第一進入訊號及一個用來進入該 第二存取模式的第二進入訊號。一控制電路係連接到該進 入訊號產生電路俾響應於該第一進入訊號來產生一個用來 起始该第一存取模式的第一模式觸發訊號及響應於該第二 進入訊號來產生一個用來起始該第二存取模式的第二模式 觸發汛號。該進入訊號產生電路係根據一預定之選擇控制 訊號來以-選擇形式把該等輸入訊號邏輯地合成來禁止該 第一進入訊號或該第二進入訊號的產生。

本發明之再一特徵是為一種用於測試一具有一第一存 取模式、一第二存取模式、及一測試模式之半導體記憶體 裝置的方法。該方法包括接收一測試訊號俾進入該測試模 式、接收數個輸入訊號、選擇該等輸入訊號中之至少一者 並且偵賴等輸人訊號巾之該被選擇之至少—者的轉·能、 及根據該等輸人訊號巾之該被選擇之至少_者的轉 來起始該等存取模式中之一者。 、 本發明之又一特徵是為一種用於測試一具有一第一 取核式與-第二存取模式之半導體記憶體農置的方法1 方法包括接收數個輪人《、把該等輸人訊號邏輯地 俾產生一個用來進人該第—存取模式或該第二存取榲: 進入訊號、根據該選擇控制《來以-選擇形式把二’ 入訊號邏輯地合成俾禁止該進人訊號的產生/巴讀等輸 本發明之再一特徵是為一種用於測試一 、巧一第一存 17 1227030 取模式與一第二存取模式之半導體記憶體裝置的方法。該 方法包括接收數個輸入訊號、把該等輸入訊號邏輯地合成 俾產生一個用來進入該第一存取模式的第一進入訊號、把 該等輸入訊號邏輯地合成俾產生一個用來進入該第二存取 5 模式的第二進入訊號、及根據該選擇控制訊號來以一選擇 形式把該等輸入訊號邏輯地合成俾禁止該第一進入訊號或 該第二進入訊號的產生。

本發明之其他特徵與優點將會由於後面配合該等舉例 描繪本發明之原理之附圖的說明而變得清楚理解。 10 圖式簡單說明 本發明，與其之目的和優點一起，藉由與該等附圖一 起參閱目前之較佳實施例之後面的說明而會得到較佳的了 解，在該等圖式中： 第1圖是為一種習知半導體記憶體裝置的示意方塊電 15 路圖；

第2圖是為被併合於第1圖之半導體記憶體裝置内之記 憶體控制電路的示意方塊電路圖； 第3圖是為一描繪第1圖之半導體記憶體裝置之轉態偵 測器之運作原理的波形圖； 20 第4和5圖是為描繪第2圖之記憶體控制電路之運作原 理的波形圖； 第6圖是為一描繪第1圖之半導體記憶體裝置之測試模 式的波形圖， 第7圖是為一描繪第1圖之半導體記憶體裝置之有缺陷 18 ^27030 之模式之例子的波形圖； 第8圖是為一描繪在習知技術 波形圖； 運作型態之例子的 第9圖是為-描繪在習知技 女 波形圖； 之運作型態之例子的 第10圖是為一描繪第9圖之運 的波形圖； 測試模式 之運作型態之例子的 第11圖是為一描繪在習知技術中 波形圖； 10 15 20 圖之運作型態之習知測試模式

第12圖是為一描繪第 的波形圖； 置 第13圖是為本發明之第一者 一 弟κ轭例之半導體記憶體裝 的示意方塊電路圖； 第14圖是為在第13圖之本道# 口t+V體圯憶體裝置中之轉態偵 測器的示意電路圖； '

第15圖是為在第13圖之半導體記憶體褒置中之恢復決 定電路的示意電路圖； 第16圖疋為^田!會在該第一實施例中之有缺陷之模式 偵測的波形圖； > 第17圖是為一描1會在該第-實施例中之測試模式的波 形圖； 第18圖疋為本發明之第二實施例之半導體記憶體裝置 的示意方塊電路圖； 第19圖是為第18圖之半導體記憶體裝置之記憶體控制 19 1227030 電壓之位準的訊號。此外，該等輸入緩衝器丨丨至^係各由 一CMOS反相器或一C/Μ差動放大器構築而成。 遠轉悲^[貞測说號產生電路20包括數個（在第13圖中五 個）轉態偵測器（TD)21至25及一脈衝合成電路26。 5 該等轉態彳貞測器21，22,和23分別偵測該等控制訊號

CTL(/CE，/WE，和/OE)的轉態（在高位準與低位準之間的轉 悲)俾產生輸入"ί貞測訊號ceb，web，和〇eb。該等轉態偵測器24 和25分別偵測該輸入之外部位址訊號ADD(A(^A1)之狀態 的轉態（每一個位元的改變）俾產生位址偵測訊號ad〇和 10 adl。該等偵測訊號(^，\¥咖沉1^(10，和&(11係被供應到該脈 衝合成電路26。 δ亥脈衝合成電路26把該等偵測訊號ceb，web，oeb，adO> adl邏輯地合成俾產生一個用於執行一讀取/寫入處理，或一 外部存取（第一存取模式）的轉態偵測訊號mtds(第一進入訊 15 號）。该轉態偵測訊號mtds係被供應到該記憶體控制電路 27 〇

一碼產生電路30係連接到該脈衝合成電路26。根據一 個從一測試電路（圖中未示）供應出來的測試訊號，該碼產生 電路30把一個被事先儲存於一内部暫存器（圖中未示）的脈 20 衝產生控制碼（選擇控制訊號)en-code供應到一脈衝合成電 路26 °该脈衝產生控制碼en-c〇de表示由一個從數個外部端 供應出來之輸入訊號（圖中未示）所設定的示資訊。 更特別地，該脈衝產生控制碼en-code在需要時係遮蔽 該等從一脈衝合成電路26供應出來的偵測訊號ceb，web， 21 1227030 oeb，adO，和adl。即’在該等偵測訊號ceb，web，oeb，adO，和 adl之中，該脈衝合成電路26根據該脈衝產生控制碼en-c〇de 來選擇用於邏輯合成的訊號。由該脈衝產生控制碼en_cocle 使成無效的訊號不產生該轉態偵測訊號mtds。 5 該記憶體控制電路27從該脈衝合成電路26接收該轉態 偵測訊號mtds並且產生一字線作動時序訊號wMiming俾作 動一記憶體細胞的字線。一被作動之記憶體細胞的字線係 對應於一個由該外部位址訊號ADD所指定之預定的讀取/ 寫入位址。該時序訊號wl-timing係被供應到一記憶體核心 10 29。 一恢復计器28係連接到該記憶體控制電路27。該恢 復計時器28在預定的時間間隔產生一個用於執行一恢復處 理，或一内部存取（第二存取模式）的恢復要求訊號 ref-req(第二進入訊號）並且把該恢復要求訊號ref_req供應 15 到該記憶體控制電路27。 該記憶體控制電路27接收該恢復要求訊號他叫並且 …字線作動時序訊號wMiming俾作動一記憶體細胞的 ，線。-被作動之記憶體細胞的字線係對應於一個從一内 郤位址叶數(圖中未示)輸出之預定的恢復位址。該記憶體 控制電路27更從一測試電路（圖中未示）接收一測試訊號俾 根據該測試訊號test來在一測試模式中進行一測試。 該記憶體控制電路27的結構係與第2圖之記憶體控制 電路77的結構相似並且包括-恢復決定電路81、一内部命 令產生電路(模式觸發產生電路)82、及—時序產生器（訊號 22 1227030 產生電路)83。為了簡潔起見，在該記憶體控制電路77中所 使用的元件將不會在下面作說明。

在該第一實施例中，該恢復決定電路81從該恢復計時 28接收該恢復要求訊號ref-req及從該脈衝合成電路26接 5 收該轉態偵測訊號mtds。該恢復決定電路81決定被非同步 地輸入之恢復要求訊號ref-req與轉態偵測訊號mtds的輸人 時序俾決定該恢復運作與該讀取/寫入運作之優先權的等 級。根據該優先權等級，該恢復決定電路81產生一恢復開 始訊號ref-start(第二模式觸發訊號）。 10 在這狀態中，該恢復決定電路81從該測試電路接收該 測試訊號test。當接收該轉態偵測訊號mtds時，該恢復決定 電路係響應於一轉態偵測訊號mtds來產生一恢復開始訊號 ref-start 〇 第15圖顯示該恢復決定電路81的例子，該恢復決定電 15 路81接收該根據該脈衝產生控制碼en-c〇de來產生的轉態侦 測訊號mtds。

該内部命令產生電路82從該脈衝合成電路26接收該轉 態偵測訊號mtds。該内部命令產生電路82係響應於該轉態 偵測訊號mtds來產生該讀取/寫入開始訊號rw-start(第一才莫 20 式觸發訊號）。 該時序產生器83從該恢復決定電路81接收該恢復開始 訊號ref-start及從該内部命令產生電路82接收該讀取/寫入 開始訊號rw-start。該時序產生器83產生對應於該等訊號 ref-start和nv-start中之每一者的字線作動時序訊號 23 1227030 wl-timing(内部運作訊號）。 第14圖是為一描繪該轉態偵測訊號產生電路2〇之例子 的不意電路圖。 例如，當該晶片致能訊號/CE變成低位準時，該轉態偵 5測器21產生一個單觸發脈衝(one shot pulse)，該單觸發脈衝 的脈衝寬度係端視一延遲電路的延遲時間而定。該等轉態 偵測器22和23在該寫入致能訊號/WE與該輸出致能訊號 /〇E變成高位準時分別產生一單觸發脈衝。 該轉態偵測器2 4係在該位址訊號A 0變成高位準或低位 10準時產生一單觸發脈衝。包括該轉態偵測器25之偵測在位 址訊號中之改變的轉態偵測器係具有與該轉態偵測器2 4相 同的結構。 該脈衝合成電路26包括，例如，數個訊號選擇電路(在 第14圖中，NAND電路26&，2613,26(：，和26(1)及一訊號合成電 15 路(在第14圖中，一NAND電路26e)。該等訊號選擇電路26a 至26d係分別為該等轉態偵測器21至24準備。該訊號合成電 路26e把該等訊號選擇訊號的輸出訊號邏輯地合成並且輸 出該被邏輯地合成的訊號。 更特別地，該等NAND電路26a-26d分別從該等轉態偵 2〇 測器21至24接收該等偵測訊號(^，\^1)，〇613，和&(10及包括對 應之碼資訊的脈衝產生控制碼en-code(在第14中，en-ceb， en_web, en-oeb，和 en-adO) 〇 例如，當該脈衝產生控制碼en-ceb變成低位準時，該 NAND電路26a使該轉態偵測器21的偵測訊號ceb無效。即， 24 1227030 當該NAND電路26a接收該低位準脈衝產生控制碼en-ceb 時，該NAND電路26a的輸出係被固定在高位準。在相同的 形式中，當該等脈衝產生控制碼611，61^11_〇613#114(10變成 低位準時，該等NAND電路26b至26d分別使來自該等轉態 5 補測器22至24的該等债測訊號web，oeb，和adO無效。 在這形式中，該脈衝合成電路26根據該脈衝產生控制 碼來以一選擇形式把該等偵測訊號〇613，\^13,〇613，和&<10邏輯 地合成俾產生該轉態偵測訊號mtds。

在該第一實施例中之DRAM 100的運作現在將會作討 10 論。第16圖是為一描繪一有缺陷之模式被偵測到之例子的 波形圖。

在第16圖的例子中，該轉態偵測訊號mtds係在該晶片 致能訊號/CE變成低位準且該輸出致能訊號/〇E變成高位準 時被產生’而該轉態偵測訊號mtds在該等外部位址訊號 15 add(ao，ai)改變時不被產生。即，在該轉態偵測訊號產生 電路20中，該等位址偵測訊號ad〇和adl，其係被供應到該 脈衝合成電路26，係由該脈衝產生控制碼en_c〇de使成無效。 在第16圖中，該轉態偵測訊號mtds係在該晶片致能訊 號/CE變成低位準時被產生。該讀取/寫入開始訊號rw_start 2〇與該讀取/寫入狀態訊號rw_state係根據該轉態偵測訊號 mtds來被產生俾執行該讀取/寫入運作。 然後，泫轉悲偵測訊號mtds係在該輸出致能訊號/〇E k成向位準時被產生。在這狀態中，當一個運作延遲係由 於雜訊、處理波動、溫度波動、和不足之電壓邊界而出現 25 1227030 於該裝置時，該讀取/寫入運作在下一個週期係無法被進 入。換句話說，該讀取/寫入開始訊號nv-start與該讀取/寫 入狀態訊號rw-state不被產生（在第16圖中的單點虛線表示 正常的運作）。 5 在該輸出致能訊號/OE變成高位準之後，該外部位址訊 號ADD(位址值）改變。然而，該等位址彳貞測訊號ad〇和ad 1 係由該脈衝產生控制碼en-code使成無效。即，該轉態偵測 訊號mtds(在第16圖中的雙點虛線)不被產生，縱使該外部位 址訊號ADD改變。因此，該讀取/寫入開始訊號rw-start與該 10 讀取/寫入狀態訊號rw-state不被產生。 據此，即使如此之有缺陷的模式係存在（一個應被執行 之讀取/寫入運作不被執行的缺陷），在一有缺陷之模式中之 運作型態的再發生在該第一實施例中係被使成可能。因 此’該裝置的缺陷係被準確地偵測。當該等控制訊號轉移 5 時’該轉態偵測訊號mtds的產生會被停止俾偵測一有缺陷 之模式的存在。 第17圖是為一描繪該測試模式之例子的波形圖。在第 17圖的例子中，當該寫入運作於該恢復運作之後被執行時 的運作型態（最差型態）係在該測試模式中被重覆(請參閱第 2〇 9圖）。在這例子中，當該寫入致能訊號/WE變成高位準時， δ亥脈衝產生控制碼en-C0(ie禁止該轉態偵測訊號mtds的產 生。 當該晶片致能訊號/ C E變成低位準時，該轉態偵測訊號 mtds被產生。該轉態偵測訊號加如產生該恢復開始訊號 1227030 ref-start並且起始該恢復運作。當該恢復運作被完成時，該 讀取/寫入開始訊號rw-start(更特別地，該寫入開始訊號)係 根據該作用如一個起始該恢復運作之觸發脈衝的轉態偵測 訊號mtds來被產生。該讀取/寫入開始訊號rw-start起始該寫 5 入運作。

在該寫入運作被完成之後，該寫入致能訊號/WE變成 高位準。在這狀態中，該脈衝產生控制碼en-code使該轉態 偵測器22的偵測訊號web成無效。即，縱使該寫入致能訊號 /WE被轉移，該轉態偵測訊號mtds(在第17圖中的雙點虛線) 10 不被產生。因此，該恢復開始訊號ref-start不被產生，而該 恢復運作不被執行。 在該第一例子中，該恢復運作係僅，例如，在該晶片 致能訊號/CE變成位準時根據該脈衝產生控制碼en-c〇de來 被執行。據此，在該測試模式中，一非故意的恢復運作不 15 被執行而第9圖的最差型態係被模擬及重覆。因此，該合意

的型態’像該最差型態般，係在該測試模式中被重覆且該 裝置評估係被準確地執行。 該第一實施例的DRAM 100具有在下面所述的優點。 (1) 該脈衝合成電路26係藉由根據該脈衝產生控制碼 20 en-code來以一選擇的形式把該等輸入的偵測訊號ceb，web， 和0eb與該等位址偵測訊號adO和adl邏輯地合成來產生該 轉態偵測訊號mtds。這樣係致使一有缺陷之模式之存在的 方便且準確的偵測。 (2) 當執行該測試模式時，該脈衝合成電路26係藉由根 27 1227030 據該脈衝產生控制碼en-code來以一選擇的形式把該等偵測 訊號〇61)，\^1)，〇61^(10，和&(11邏輯地合成來產生該轉態彳貞測 訊號mtds。這樣係防止一個不必要的恢復運作被執行。因 此，該合意的型態，像該最差型態般，係被模擬及重覆。 5 據此，該裝置評估係被更準確地執行。 (3)該脈衝產生控制碼en-code控制該由該脈衝合成電 路26產生的轉態债測訊號mtds。因此，電路尺寸不會比習 知的結構增加。

第18圖是為本發明之第二實施例之半導體記憶體裝置 10 (DRAM)2〇0之輸入電路部份的方塊電路圖。在該第二實施 例的DRAM 200中，於該第一實施例之轉態偵測訊號產生電 路20内的該脈衝合成電路26和該記憶體控制電路27係被部 份地變化。 在該第二實施例中，一轉態偵測訊號產生電路31包括 15 數個（在第18圖中，五個）轉態偵測器21至25及一脈衝合成電 路32。

該脈衝合成電路32利用該等轉態偵測器21至25的债測 訊號ceb，web，oeb，adO,和adl來產生一命令轉態偵測訊號 mtdcs(第一進入訊號)和一恢復轉態偵測訊號mtdrs(第二或 20第三進入訊號）。更特別地，該脈衝合成電路32根據該脈衝 產生控制碼en-code來以一選擇形式把該等偵測訊號ceb， web，oeb，adO，和adl邏輯地合成俾產生該命令轉態偵測訊 號mtdcs和該恢復轉態偵測訊號mtdrs。 第19圖是為第18圖之記憶體控制電路33的示意方塊電 28 1227030 路圖。该§己憶體控制電路3 3包括一恢復決定電路41、一内 部命令產生電路(模式觸發產生電路)42、及一時序產生器 (内部運作訊號產生電路)43。 该恢復決定電路41從該脈衝合成電路32接收該恢復轉 5態偵測訊號mtdrs、從該恢復計時器28接收該恢復要求訊號 ref-req、及從一測試電路（圖中未示)接收該測試訊號。 當有多於一個要求時，該恢復決定電路41係從被非同 步地輸入之恢復要求訊號ref-req與轉態偵測訊號mtdrs的輸 入時序來決定該恢復運作與該讀取/寫入運作的優先權等 10 級0

更特別地，該恢復決定電路41係響應於該恢復要求訊 號ref-req來產生該恢復開始訊號ref-start與該恢復狀態訊號 ref-state 〇當在該恢復要求訊號ref-req之前接收該轉態偵測 訊號mtdrs時，該恢復決定電路41係在該讀取/寫入狀態訊號 15 rw-state被重置之後產生該恢復開始訊號ref-req與該恢復狀 態訊號ref-state。 該内部命令產生電路42從該脈衝合成電路32接收該轉 態偵測訊號mtdcs。響應於該轉態偵測訊號mtdcs，該内部 命令產生電路4 2產生該讀取/寫入開始訊號r w - s t a r t。當從該 20 恢復決定電路41接收該恢復狀態訊號ref-state時，該内部命 令產生電路42係在該恢復狀態訊號ref-state被重置之後產 生該讀取/寫入開始訊號rw-start。 該時序產生器43從該恢復決定電路41接收該恢復開始 訊號r e f- s t a r t及從該内部命令產生電路4 2接收該讀取/寫入 29 1227030 開始訊號rw-start。該時序產生器43係響應於該恢復開始訊 號ref-start來產生該字線作動時序訊號wl-timing，該字線作 動時序訊號wl-timing作動對應於一預定之恢復位址的字 線。該被作動之字線係對應於由一内部位址計數器（圖中未 5 示）所產生之預定的恢復位址。

響應於該讀取/寫入開始訊號r w - s t a r t，該時序產生器4 3 產生該讀取/寫入狀態訊號rw-state及該作動一字線的字線 作動時序訊號wl-timing。該被作動的字線係對應於—由言亥 外部位址訊號ADD所指定之預定的讀取/寫入位址。 10 除了該字線作動時序訊號wl_timing之外，該時序產生 器43產生包括一個作動一感應放大器之感應放大器作動時 序訊號之各式各樣的内部運作訊號。僅該字線作動時序訊 號wl-timing將會在下面作討論。

第20圖是為一顯示該轉態偵測訊號產生電路31之例子 15的電路圖。該脈衝合成電路32包括數個產生命令轉態偵測 訊號mtdcs的訊號選擇電路(NAND電路32a至32d)及一訊號 合成電路(NAND電路32e)。此外，該脈衝合成電路32包括 數個產生恢復轉態彳貞測訊號mtdrs的訊號選擇電路(NAND 電路32f至32i)及一訊號合成電路(NAND電路32j)。 20 該等訊號選擇電路係對應於該轉態偵測訊號產生電路 31的每一個轉態偵測器來被設置。在第2〇圖中，為了簡潔 起見，該等NAND電路32a至32d和32f至32i係分別對應於該 等轉態偵測器21至24來被顯示。 該等NAND電路32a-32d分別從該等轉態偵測器21至24 30 1227030 接收該等偵測訊號ceb，web，oeb，和adO及包括對應之碼資訊 的脈衝產生控制碼 en-code(en-cebl，en-webl，en-oebl，和 en-ad01) 〇 例如，當該脈衝產生控制瑪en-cebl變成低位準時，該 5 NAND電路32a使該轉態偵測器21的偵測訊號ceb無效。即， 當该NAND電路32a接收該低位準脈衝產生控制碼en-ceb 1 時，該NAND電路32a的輸出係被固定在高位準。在相同的 形式下’當该專脈衝產生控制碼en-web 1，en-oeb 1，和en-adO 1 變成低位準時，該等NAND電路32b至32d分別使來自該等 10 轉態偵測器22至24的偵測訊號web，oeb，和adO成無效。 該等NAND電路32f-32i分別從該等轉態偵測器21至24 接收該等偵測訊號〇€13，\¥61)，(^1)，和&(10及包括對應之碼資訊 的脈衝產生控制碼 en-code(en-ceb2，en_web2，en-oeb2,和 en-ad02)。例如，當該等脈衝產生控制碼en_ceb2, en-web2, I5 en-oeb2, en-ad02變成低位準時，該等相關的NAND電路32f 至32i係分別使來自該等轉態偵測器21至24的偵測訊號ceb， web，oeb，和adO成無效。 該脈衝合成電路32根據該等脈衝產生控制碼 en-code(en-cebl，en-webl，en-oebl，en-ad01，en-ceb2，en-web2, 20 en_oeb2,和en_ad〇2)來以一選擇的形式把該等偵測訊號ceb， web，oeb，和adO邏輯地合成俾產生該命令轉態偵測訊號 mtdcs和該恢復轉態偵測訊號mtdrs。 該DRAM 200的運作現在將會作討論。第22圖是為一描 繪一有缺陷之模式被偵測到之例子的波形圖。第22圖描繪 31 1227030 該轉態偵測訊號mtdcs根據在該外部位址訊號ADD(AO和A1) 上之改變來不被產生的例子。在這情況中，該脈衝產生控 制碼en-code使輸入到該脈衝合成電路32的該等偵測訊號 adO和adl成無效。 5 此外，該恢復轉態偵測訊號mtdrs在該晶片致能訊號 /CE、該轉出致能訊號/OE '與該外部位址訊號ADD(A0和 A1)中之一者轉移位準時不被產生。在這情況中，該脈衝產 生控制碼en-code使该等债測訊號ceb，web，oeb，adO，和adl 成無效。 10 當該晶片致能訊號/CE變成低位準時，該命令轉態偵測 訊號mtdcs被產生，而該讀取/寫入開始訊號rw_start和該讀 取/寫入狀態訊號rw-state係根據該偵測訊號mtdcs來被產 生。這樣係執行該讀取/寫入運作。 然後’該命令轉態偵測訊號mtdcs係在該輸出致能訊號 15 /〇E變成南位準時被產生。在這狀態中，當一運作延遲係出 現於該裝置時，該讀取/寫入運作在下一個週期中無法被進 入。即，當一運作延遲發生時，被正常地產生的該讀取/寫 入開始訊號nv-start和該讀取/寫入狀態訊號rw-s論係不被 產生(在第22圖中的單點虛線表示正常的運作）。 20 在该輸出致能訊號/OE變成高位準之後，該外部位址訊 號ADD(位址值）改變。然而，該等位址偵測訊號ad〇和adi 係由该脈衝產生控制碼en-code使成無效。因此，縱使該外 部位址訊號ADD改變，該命令轉態偵測訊號㈤^以(在第22 圖中的雙點虛線)係不被產生。結果，該讀取/寫入開始訊號 1227030 rw-start與該讀取/寫入狀態訊號rw_state不被產生。 據此，在該第二實施例中，縱使一有缺陷的模式係存 在，在-有缺陷之模式中之運作型態的再發生係被致使實 現。因此，该裝置的缺陷係被準確地僧測。當該等控制訊 5號CTL(/CE，/WE，/〇E)轉移位準日寺，該命令轉態债測訊號 mtdcs的產生會被停止俾偵測一有缺陷之模式的存在。 第23圖是為一描繪該測試模式之例子的波形圖。在第 23圖的例子中，該最差型態係在該測試模式(請參閱第9圖） 中被重覆。在第23圖的例子中，該命令轉態偵測訊號㈤岀⑵ 10係在遠晶片致能訊號/CE變成低位準時或在該寫入致能訊 號/WE變成高位準時被產生。該恢復轉態偵測訊號㈤出^係 僅在該晶片致能訊號/CE變成位準時被產生。當該寫入致能 訊5虎/WE變成南位準時，該脈衝產生控制碼en-co(je禁止該 恢復轉態偵測訊號mtdrs的產生。 15 該等轉態彳貞測訊號mtdcs和mtdrs係在該晶片致能訊號 /CE變成低位準時被產生，而該恢復開始訊號ref-start係根 據該恢復轉態偵測訊號mtdrs來被產生（恢復運作被起始）。 當該恢復運作結束時，該讀取/寫入開始訊號rw-start(寫入 開始訊號)係根據該在晶片致能訊號/CE變成低位準時被產 20 生的命令轉態偵測訊號mtdcs來被產生俾起始該寫入運作。 在該寫入運作結束之後，該寫入致能訊號八變成高 位準。然後，該脈衝產生控制碼⑼-⑶心使該轉態偵測器22 的偵測訊號web成無效。因此，該恢復偵測訊號mtdrs(由在 第23圖中的雙點虛線所示）即使在該寫入致能訊號/WE被轉 33 1227030 淨夕寸係不被產生。結果，該恢復開始訊號不被產生 且該恢復運作不被執行。 H亥第=實施例中，該恢復運作係僅在該晶片致能訊 遽/CE變成低位準時被執行。據此，第9圖的最差型態係在 5 a測試模式中被模擬及重覆，而該裝置係被準確地評估。 第24圖是為一描繪一測試模式之再一例子的波形圖。 第24圖顯示讀取運作在該寫入運作被完成之後被執行之一 最差型態的例子。該最差型態係在該測試模式(請參閱第11 圖）中被重覆。 10 在第24圖中’該命令轉態偵測訊號mtdcs，例如，係在 該晶片致能訊號/CE變成低位準時、在該寫入致能訊號/WE 變成高位準時、或在該輸出致能訊號/〇E變成高位準時（圖 中未示)被產生。該恢復轉態偵測訊號㈤岀!^係在該晶片致能 訊號/CE變成低位準時或在該輸出致能訊號/〇E變成高位準 15時（圖中未示）被產生。該脈衝產生控制碼en-code在該寫入 致能訊號八VE變成高位準時禁止該恢復轉態偵測訊號的產 生。 該等轉態偵測訊號mtdcs和mtdrs係在該晶片致能訊號 /CE變成低位準時被產生，而該恢復開始訊號ref-stail係根 20 據該恢復轉態偵測訊號mtdrs來被產生（恢復運作被起始）。 當該恢復運作結束時，該讀取/寫入開始訊號rw_start(寫入 開始訊號)係根據該在晶片致能訊號/CE變成低位準時被產 生的命令轉態偵測訊號mtdcs來被產生俾起始該寫入運作。 在該寫入運作結束之後，該寫入致能訊號/WE變成高 1227030 位準。在這狀態中，該脈衝產生控制碼en-code使該轉態偵 測器22的偵測訊號web成無效。因此，縱使在該寫入致能訊 號/WE被轉移時，該恢復偵測訊號mtdrs(由在第24圖中的雙 點虛線所示）不被產生。結果，該恢復開始訊號ref-start不被 5 產生且該恢復運作不被執行。

然後，當該輸出致能訊號/OE變成低位準時，該讀取/ 寫入開始訊號rw-start(更特別地，讀取開始訊號）係根據該 在寫入致能訊號/WE變成高位準時被產生的命令轉態偵測 訊號mtdcs來被產生。該讀取運作係根據該開始訊號rw-start 10 來被起始。 在該第二實施例的測試模式中，在禁止不必要的恢復 運作時，該讀取運作係由該命令轉態偵測訊號mtdcs執行。 據此，第11圖的運作型態（當同一時間有多於一個存取要求 時在該恢復運作之後相繼地被執行的寫入運作及在該寫入 15 運作之後相繼地被執行的讀取運作）係在該測試模式中被 模擬及重覆。

該第二實施例的DRAM 200具有在下面所述的優點。 (1)該脈衝合成電路32根據該脈衝產生控制碼en_code 來以一選擇的形式把來自該等相關之轉態偵測器21至25的 20 偵測訊號〇61)，\^1)，〇61^(10，和&(11邏輯地合成俾產生該命令 轉態偵測訊號mtdcs和該恢復轉態偵測訊號mtdrs。該命令轉 態偵測訊號mtdcs係用來處理一外部存取（讀取/寫入運 作）。該恢復轉態偵測訊號mtdrs係用來處理一内部存取。由 於不必要的恢復運作在該測試模式中不被執行，意欲的運 35 1227030 作型悲（a貝取/寫入運作）係以合意的形式來被執行。 對於熟知此項技術之人仕來說應清楚了解的是，本發 明在沒有離開其之精神或範圍下能夠以很多其他的特定形 式來被實現。特別地，應要了解的是，本發明能夠以後面 5 的形式來被實現。 在該等以上之實施例中之每一者中，該寫入運作在該 恢復運作之後被執行的該最差型態係在該測試模式中被重 覆。然而，該讀取運作在該恢復運作之後被執行的該最差 型態可以在該測試模式中被模擬和重覆俾評估一裝置。 1〇 在該等以上之實施例中之每一者中，從一外部裝置輸 入的該控制訊號CTL係不受限於該晶片致能訊號/CE、該寫 入致能訊號/WE、和該輸出致能訊號/〇E。 在該等以上之實施例中之每一者中，為了簡潔起見， 僅該等位址訊號A0和A1係被顯示作為在第13和18圖中的 15 外部位址ADD。然而，該外部位址訊號ADD包括數個位元。 在該等以上之實施例中之每一者中，該脈衝產生控制 碼en-code在一命令被輸入時係可以經由一外部端（專有測 試端或當一測試被進行時不被使用的另一個端）來被隨機 地存取。在如此的情況中’該脈衝產生控制碼en_cocie致能 20 a亥荨從轉態偵測器21至25輸出之偵測訊號ce|3，web，oeb， ad〇，和adl之某些邊緣(上升或下降）的遮蔽。 當評估一裝置時，在該脈衝合成電路26和32中被邏輯 地合成的該等訊號當需要設定存在於該裝置(DRAM)中之 有缺陷的模式時係可以被改變。 1227030 在該等實施例中之每-者中，於該測試模式中被模擬 和重覆的該等運作型態僅是為例子，而其他的運作型態可 以在該測試模式中被重覆俾評估一裝置。 在第14圖中之轉態偵測訊號產生電路2〇的結構和在第 5 15圖中之恢復決定電路81的結構僅是為例子。本發明不受 限於如此的例子。 在该第二貫施例中，第20圖的轉態偵測訊號產生電路 31可以由一個被顯示於第21圖中的轉態偵測訊號產生電路 31代替。一脈衝合成電路34係於在該測試模式中評估一裝 10 置時被使用。 更特別地，該脈衝合成電路34包括數個產生該命令轉 態偵測訊號mtdcs的反相器電路34a至34d，和一單一訊號合 成電路(NAND電路34e)。該脈衝合成電路34包括數個產生 恢復轉態偵測訊號mtdrs的訊號選擇電路(NAND電路32f至 15 32i) ’和一單一汛號合成電路(32j)。該脈衝合成電路34根據 ό亥脈衝產生控制碼 en-code(en-ceb，en-web，en-oeb，和 en-adO)來以一選擇的形式把該等偵測訊號ceb，web，oeb， 和adO邏輯地合成俾產生該恢復轉態偵測訊號。 目前的例子和實施例係被視為例證而不是限制，而本 2〇 發明不受限於在此中所提供的細節，而是可以在後附之申 請專利範圍的範圍與等效性之内作改變。 【圖式簡單說明】 第1圖是為一種習知半導體記憶體裝置的示意方塊電 路圖； 37 1227030 第2圖是為被併合於第丨圖之半導體記憶體裝置内之記 憶體控制電路的示意方塊電路圖； 第3圖是為-描繪第丨圖之半導體記憶體裝置之轉態債 測器之運作原理的波形圖； 5 帛4和頂是為描_2圖之記憶體控制電路之運作原 理的波形圖； 第6圖疋為彳田繪第1圖之半導體記憶體裝置之測試模 式的波形圖； ' 第7圖是為一描繪第1圖之半導體記憶體裝置之有缺陷 1〇之模式之例子的波形圖； 第8圖是為一描繪在習知技術中之運作型態之例子的 波形圖； 第9圖是為一描繪在習知技術中之運作型態之例子的 波形圖； 15 帛1〇圖是為一描緣第9圖之運作型態之習知測試模式 的波形圖； 第11圖是為一描繪在習知技術中之運作型態之例子的 波形圖； 第12圖疋為一描繪第11圖之運作型態之習知測試模式 2〇 的波形圖； 第13圖是為本發明之第一實施例之半導體記憶體裝置 的示意方塊電路圖； 第14圖尺為在第13圖之半導體記憶體裝置中之轉態偵 測器的示意電路圖； 38 1227030 62 輸入緩衝器 63 輸入緩衝器 64 輸入緩衝器 65 輸入緩衝器 71 轉態偵測器 72 轉態偵測器 73 轉態偵測器 74 轉態偵測器 75 轉態偵測器 76 脈衝合成電路 ceb 輸入偵測訊號 web 輸入偵測訊號 oeb 輸入偵測訊號 adO 位址偵測訊號 adl 位址偵測訊號 mtd 轉態偵測訊號 77 記憶體控制電路 79 記憶體核心 wl-timing 字線作動時序訊號 78 恢復計時器 ref-req 恢復要求訊號 test 測試訊號 81 恢復決定電路 82 内部命令產生電路 83 時序產生器 ref-start恢復開始訊號 reinstate恢復狀態訊號 rw-state讀取/寫入狀態訊號 rw-start 讀取/寫入開始訊號 100 半導體記憶體裝置 20 轉態偵測訊號產生電路 11 輸入緩衝器 12 輸入緩衝器 13 輸入緩衝器 14 輸入緩衝器 15 輸入緩衝器 21 轉態偵測器 22 轉態偵測器 23 轉態偵測器 24 轉態偵測器 25 轉態偵測器 26 脈衝合成電路 mtds 轉態偵測訊號 27 記憶體控制電路 30 碼產生電路 en-code 脈衝產生控制碼 29 記憶體核心 28 恢復計時器

40 1227030 26a 訊號選擇電路 26b 訊號選擇電路 26c 訊號選擇電路 26d 訊號選擇電路 26e 訊號合成電路 en-ceb 脈衝產生控制碼 en-web脈衝產生控制碼 en-oeb 脈衝產生控制碼 en-adO 脈衝產生控制碼 200 半導體記憶體裝置 31 轉態偵測訊號產生電路 32 脈衝合成電路 mtdcs 命令轉態偵測訊號 mtdrs 恢復轉態偵測訊號 33 記憶體控制電路 41 恢復決定電路 42 内部命令產生電路 43 時序產生器 32a 訊號選擇電路 32b 訊號選擇電路 32c 訊號選擇電路 32d 訊號選擇電路 32e δίΐ说合成電路 32f 訊號選擇電路 32g 訊號選擇電路 32h 訊號選擇電路 32i 訊號選擇電路 32j 訊號合成電路 en-ceb2 脈衝產生控制碼 en-web2 脈衝產生控制碼 en-oeb2 脈衝產生控制碼 en-ad02 脈衝產生控制碼 34 脈衝合成電路 34a 反相器電路 34b 反相器電路 34c 反相器電路 34d 反相器電路 34e 單一訊號合成電路

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Claims (1)

1227030 拾、申請專利範圍： 1. 一種半導體記憶體裝置，包含： 第一和第二存取模式及一進入訊號產生電路，該進入 訊號產生電路係用於把數個輸入訊號邏輯地合成俾產生 5 —用來進入該第一存取模式的第一進入訊號；及

一控制電路，該控制電路係連接到該進入訊號產生電 路俾響應於該第一進入訊號來產生一第一模式觸發訊 號，且當該控制電路接收一第二進入訊號俾進入該第二 存取模式時，該控制電路係響應於該第二進入訊號來產 10 生一第二模式觸發訊號； 其中，該進入訊號產生電路係根據一選擇控制訊號來 以一選擇的形式把該等輸入訊號邏輯地合成俾產生該第 一進入訊號。 2. 如申請專利範圍第1項所述之半導體記憶體裝置，其中， 15 該選擇控制訊號包括與該等被邏輯地合成之輸入訊號相

關的碼資訊。 3. 如申請專利範圍第1項所述之半導體記憶體裝置，更包含 一測試模式，其中，該選擇控制電路係在該根據一測試 訊號來被進行的測試模式中供應到該進入訊號產生電 20 路。 4. 如申請專利範圍第1項所述之半導體記憶體裝置，其中， 該進入訊號產生電路包括： 數個轉態偵測器，該等轉態偵測器各偵測該等輸入訊 號中之相關之一者的轉態俾產生一偵測訊號；及 42 1227030 一脈衝合成電路，該脈衝合成電路係連接到該等轉態 偵測器俾根據該選擇控制訊號來把該等偵測訊號邏輯地 合成並產生該第一進入訊號。 5·如申請專利範圍第1項所述之半導體記憶體裝置，更包含 5 —測試模式，其中，該控制電路根據一個用來進入該測 試模式的測試訊號來使該第二進入訊號成無效並且係響 應於該第一進入訊號來產生該第二模式觸發訊號。 6·如申請專利範圍第1項所述之半導體記憶體裝置，其中， 該進入訊號產生電路根據該選擇控制訊號來把該等輸入 10 訊號邏輯地合成並且進一步產生一個用來進入該第二存 取模式的第三進入訊號。 7·如申請專利範圍第6項所述之半導體記憶體裝置，其中， 該進入訊號產生電路包括： 數個轉態偵測器，該等轉態偵測器各偵測該等輸入訊 15 號中之相關之一者的轉態俾產生一偵測訊號；及 一脈衝合成電路，該脈衝合成電路係連接到該等轉態 债測裔俾根據該選擇控制訊號來把該等偵測訊號邏輯地 合成並且產生該第一和第三進入訊號。 8·如申請專利範圍第6項所述之半導體記憶體裝置，其中， 20 該控制電路係根據一個用來進入該測試模式的測試訊號 來使该弟一進入訊號成無效並且係響應於該第三進入訊 號來產生該第二模式觸發訊號。 9.如申請專利範圍第6項所述之半導體記憶體裝置，其中， 該控制電路包括： 43 1227030 一杈式觸發產生電路，該模式觸發產生電路係連接到 該進入訊號產生電路俾響應於該第一進入訊號來產生該 第一模式觸發訊號； 一決疋電路，該決定電路係連接到該進入訊號產生電 路俾根據該測試訊號來使該第上進入訊號成無效並且係 響應於该第二進入訊號來產生該第二模式觸發訊號；及 一内部運作訊號產生電路，該内部運作訊號產生電路 係連接到該模式觸發產生電路和該決定電路俾根據該第 一核式觸發矾號和該第二模式觸發訊號來產生一内部運 作訊號。 10·如申請專利範圍第i項所述之半導體記憶體裝置，其 中，戎等輸入訊號包括數個控制訊號和數個位址訊號。 U•如申凊專利範圍第i項所述之半導體記憶體裝置 ，更包含 /選擇亂號產生電路，該選擇訊號產生電路係連接到該 進入訊號產生電路俾產生該選擇控制訊號。 12•如申凊專利範圍第1項所述之半導體記憶體裝置，更包 含/計時器，該計時器係連接到該控制電路俾產生該第 ;進入訊號。 13•如申請專利範圍第1項所述之半導體記憶體襞置，其 中，孩第一存取模式是為一讀取運作模式或一寫入運作 模武，而该第二存取模式是為一自我恢復運作模式。 14./種半導體記憶體裝置，包含： 第一和第二存取模式及一進入訊號產生電路，該進 入訊唬產生電路係用於把數個輸入訊號邏輯地合成俾產 44 1227030 生一用來進入該第一存取模式或該第二存取模式的進入 訊號；及 一控制電路，該控制電路係連接到該進入訊號產生 電路俾響應於該進入訊號來產生一個用來起始該第一存 5 取模式的第一模式觸發訊號及響應於該進入訊號來產生 一個用來起始該第二存取模式的第二模式觸發訊號；

其中，該進入訊號產生電路係根據一預定的選擇控 制訊號來以一選擇的形式把該等輸入訊號邏輯地合成俾 禁止該進入訊號的產生。 10 15. —種半導體記憶體裝置，包含： 第一和第二存取模式及一進入訊號產生電路，該進 入訊號產生電路係用於把數個輸入訊號邏輯地合成俾產 生一個用來進入該第一存取模式的第一進入訊號和一個 用來進入該第二存取模式的第二進入訊號；及 15 一控制電路，該控制電路係連接到該進入訊號產生

電路俾響應於該第一進入訊號來產生一個用來起始該第 一存取模式的第一模式觸發訊號及響應於該第二進入訊 號來產生一個用來起始該第二存取模式的第二模式觸發 訊號； 20 其中，該進入訊號產生電路係根據一預定的選擇控 制訊號來以一選擇的形式把該等輸入訊號邏輯地合成俾 禁止該第一進入訊號或該第二進入訊號的產生。 16.—種用於測試一具有一第一存取模式、一第二存取模 式、及一測試模式之半導體記憶體裝置的方法，該方法 45 1227030 包含如下之步驟： 接收一測試訊號俾進入該測試模式； 接收數個輸入訊號； 選擇該等輸入訊號中之至少一者並且偵測該等輸入 5 訊號中之該被選擇之至少/者的轉態；及 根據該等輸入訊號中之該被選擇之至少一者的轉態 偵測來起始該等存取模式中之一者。 17·如申晴專利範圍第16項所述之方法，更包含： 在該等存取模式中之該一者被完成之後執行對應於 1〇 該等輸入訊號中之該被選擇之至少一者之轉態的其他存 取模式。 18·如申請專利範圍第17項所述之方法，更包含： 執行對應於除了該等輸入訊號中之該被選擇之至少 一者之外之該等輸入訊號之至少一者之轉態的其他存取 15 模式。 19·如申請專利範圍第16項所述之方法，其中，該半導體記 憶體裝置在預定的時間間隔產生一個要求該等存取模式 中之該一者之進入的存取要求訊號，而且該等存取模式 中之該一者的起始包括以該測試訊號來使該存取要求訊 20 號成無效。 20· —種用於測試一具有一第一存取模式和一第二存取模 式之半導體記憶體裝置的方法，該方法包含如下之步驟： 接收數個輸入訊號； 把該等輸入訊號邏輯地合成俾產生一個用來進入該 46 1227030 第一存取模式或該第二存取模式的進入訊號；及 根據該選擇控制訊號來以一選擇的形式把該等輸入 訊號邏輯地合成俾禁止該進入訊號的產生。 21.—種用於測試一具有一第一存取模式與一第二存取模 5 式之半導體記憶體裝置的方法，該方法包含如下之步驟： 接收數個輸入訊號；

把該等輸入訊號邏輯地合成俾產生一個用來進入該 第一存取模式的第一進入訊號； 把該等輸入訊號邏輯地合成俾產生一個用來進入該 10 第二存取模式的第二進入訊號； 根據該選擇控制訊號來以一選擇的形式把該等輸入 訊號邏輯地合成俾禁止該第一進入訊號或該第二進入訊 號的產生。

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