CN1495796A - 半导体储存器和半导体储存器的测试方法 - Google Patents
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Abstract
本发明提供一种用于容易地和精确地评估器件的半导体储存器。该储存器具有第一存取模式和第二存取模式。该储存器包括入口信号发生电路(20)以便合成输入信号和产生用于进入第一存取模式的第二入口信号(mtdcs)。控制电路(27)，它响应第一入口信号产生第一模式触发信号(rw－start)。控制电路还接收用于进入第二存取模式的第二入口信号(ref－req)和响应第二入口信号产生第二模式触发信号(ref－start)。入口信号发生电路根据选择控制信号(en－code)以选择方式逻辑地合成输入信号以产生第一入口信号。
Description
技术领域
本发明涉及一种半导体储存器和半导体储存器的测试方法。特别是，本发明涉及具有处理外部和内部存取功能的半导体储存器和测试这种半导体储存器的方法。
背景技术
电子信息器件包括具有大存储容量的半导体储存器(即动态随机存取存储器(DRAM))。DRAM具有自更新功能，根据由内部电路执行的计算操作更新存储单元的数据。DRAM不需要外部器件进行更新。这降低了功耗和简化了DRAM的外围电路的设计。
在具有自更新功能的DRAM中，内部电路的定时器以预定时间间隔产生更新请求(内部存取)。此外，外部器件的主控制器在一定的定时写/读该请求。换言之，异步产生内部和外部存取。相应地，需要评估具有两个异步存取模式的DRAM。
图1是表示具有自更新功能的现有半导体储存器(DRAM)50的输入部分的电路示意方框图。
DRAM 50经过外部端子接收多个控制信号CTL和多个(图2中只有两位)外部地址信号ADD。控制信号CTL包括芯片启动信号/CE、写启动信号/WE、和输出启动信号/OE。外部地址信号ADD包括地址信号A0和A1。信号/CE、/WE、/OE、A0和A1分别经过输入缓冲器61-65输入到转变检测信号发生电路70。输入缓冲器61-65用做初始输入级电路，它将输入信号转换成具有对应该器件的内部电压电平的信号。此外，输入缓冲器61-65各由CMOS反相器或C/W差分放大器构成。
转变检测信号发生电路70包括多个(图1中为5个)转变检测器(TD)71-75和脉冲合成电路76。
转变检测器71-73分别检测控制信号CTL(/CE、/WE和/OE)的转变(高电平和低电平之间的转变)，以便产生输入检测信号ceb、web和oeb。转变检测器74和75分别检测输入外部地址信号ADD(A0和A1)的状态的转变(每个位的变化)，以便产生地址检测信号ad0和ad1。检测信号ceb、web、oeb、ad0和ad1提供给脉冲合成电路76。
脉冲合成电路76根据检测信号ceb、web、oeb、ad0和ad1产生转变检测信号mtd，并将该转变检测信号mtd提供给存储器控制电路77。根据该转变检测信号mtd，存储器控制电路77产生字线激活定时信号w1-定时，以便激活存储单元的字线。存储单元的字线对应由外部地址信号ADD分配的预定读/写地址。定时信号w1-定时提供给存储器芯79。
更新定时器78连接到存储器控制电路77。该更新定时器78以预定时间间隔产生更新请求信号ref-req，并将该更新请求信号ref-req提供给存储器控制电路77。根据该更新请求信号ref-req，存储器控制电路77产生字线激活定时信号w1-定时，以便激活存储单元的字线。存储单元的字线对应内部地址计数器(未示出)产生的预定更新地址。
该存储器控制电路77还从测试电路(未示出)接收测试信号test，以便根据该测试信号test按测试模式进行测试。
图2是存储器控制电路77的电路示意方框图。该存储器控制电路77包括更新确认电路81、内部指令发生电路82、和定时发生器83。
更新确认电路81接收转变检测信号mtd、更新请求信号ref-req、和测试信号test。响应该更新请求信号ref-req，该更新确认电路81产生表示开始更新(内部存取)的更新开始信号ref-start和更新状态信号ref-state。更新开始信号ref-start提供给定时发生器83，更新状态信号ref-state提供给内部指令发生电路82。
当在更新请求信号ref-req之前接收到转变检测信号mtd时，更新确认电路81暂停更新并且不产生更新信号。
在这种状态下，更新确认电路81给读/写操作(外部存取)提供优先权，并在完成读/写操作之后开始更新。更具体地说，在来自定时发生器83的读/写状态信号rw-state复位之后，更新确认电路81产生更新开始信号ref-start和更新状态信号ref-state。
更新确认电路81确认异步输入的更新请求信号ref-req和转变检测信号mtd的输入定时，并确认在有一个以上存取时更新操作和读/写操作之一具有优先权。
响应该转变检测信号mtd，内部指令发生电路82产生开始读/写操作的读/写开始信号rw-state，并将该读写开始信号rw-state提供给定时发生器83。当内部指令发生电路82接收接收到更新状态信号ref-state时，在更新状态信号ref-state复位之后内部指令发生电路82向定时发生器83提供读/写开始信号rw-state。
定时发生器83接收更新开始信号ref-start和读/写开始信号rw-start。响应该更新开始信号ref-start，定时发生器83产生对应更新地址的字线激活定时信号w1-定时。响应读/写开始信号rw-start，定时发生器83产生读/写状态信号rw-state，并产生对应读/写地址的字线激活定时信号w1-定时。
除了字线激活定时信号w1-定时之外，定时发生器83还产生其它内部操作信号，如用于激活读出放大器的读出放大器激活定时信号。下面将只介绍字线激活定时信号w1-定时。
下面讨论DRAM 50的操作。图3是表示转变检测信号发生电路70的操作的波形图。
例如，当芯片启动信号/CE为低时，转变检测器71产生输入检测信号ceb(脉冲信号)。脉冲合成电路76根据该转变信号mtd产生转变检测信号mtd。然后，例如，当地址信号A0为高(1)时，转变检测器74产生地址检测信号ad0(脉冲信号)。根据该检测信号ad0，脉冲合成电路76产生转变检测信号mtd。
在转变检测信号发生电路70中，当在控制信号(/CE、/WE和/OE)和地址信号ADD(A0和A1)中的任一个中发生转变时，脉冲合成电路76产生转变检测信号mtd。
图4和5是表示存储器控制电路77的操作的波形图。图4表示同时有一个以上的存取和在更新请求信号ref-req之前将转变检测信号mtd提供给存储器控制电路77的例子。
在控制信号CTL和外部地址信号ADD当中，脉冲合成电路76检测经过转变(即高和低之间的电平的偏移)的信号并产生转变检测信号mtd。然后，更新定时器78产生更新请求信号ref-req。这样，在读/写操作之后进行更新操作。
更具体地说，内部指令发生电路82根据该转变检测信号mtd产生读写开始信号rw-start。定时发生器83根据读写开始信号rw-start产生读/写状态信号rw-state和字线激活定时信号w1-定时。在这种状态下，对应预定读/写地址的字线被激活以读或写单元数据。
当完成读/写操作和读写状态信号rw-state复位时，更新确认电路81产生更新开始信号ref-start和更新状态信号ref-state。根据更新开始信号ref-start，定时发生器83产生字线激活定时信号w1-定时。这激活了对应预定更新地址的字线并对单元数据进行更新。
图5示出了在转变检测信号mtd之前将更新请求信号ref-req提供给存储器控制电路77的例子。与图4中所示的操作相反，读/写操作在更新操作之后进行。
更新确认电路81根据更新请求信号ref-req产生更新开始信号ref-start和更新状态信号ref-state。定时发生器83根据更新开始信号ref-start产生字线激活定时信号w1-定时。这激活了对应预定更新地址的字线并对单元数据进行更新。
当完成更新操作和更新状态信号ref-state复位时，内部指令发生电路82响应转变检测信号mtd产生读/写开始信号rw-start。根据该读/写开始信号rw-start定时发生器83产生读/写状态信号rw-state和字线激活定时信号w1-定时。在这种状态下，进行单元数据的读或写。
当同时有一个以上的存取和在更新操作(内部存取)之后进行读/写操作时，读/写操作的速度变得最慢。即，外部存取时间最长。这样，为了评估具有两个存取模式(外部存取模式和内部存取模式)的DRAM 50的特性，在外部存取时间为最大值(即最坏图形)时必须检测工作图形。
图6是表示测试模式的的波形图。更具体地说，图6是模拟在更新操作之后进行读/写操作时的工作图形的波形图。
在测试模式中，更新确认电路81从测试电路(未示出)接收测试信号test。当更新确认电路81接收到测试信号test时，更新确认电路81根据转变检测信号mtd产生更新开始信号ref-start。
更新确认电路81异步地接收更新请求信号ref-req和转变检测信号mtd。这样，当在测试模式期间响应更新请求信号ref-rwq进行更新时，希望的工作图形不重复。因而，在该测试模式中，更新确认电路81根据转变检测信号mtd产生更新开始信号ref-start和更新状态信号ref-state。当完成更新操作和更新状态信号ref-state复位时，内部指令发生电路82根据转变检测信号mtd产生读/写开始信号rw-start。
在该测试模式中，采用转变检测信号mtd产生作为触发器，开始更新操作，以便模拟和再现最坏图形，因此可以检测外部存取时间，以便评估读/写操作。
然而，现有技术DRAM 50具有下述问题。
[1：当检测无效模式时的问题]
例如，当有连续外部存取时DRAM 50的一个问题是该器件中的操作延迟(这是由处理波动、温度波动或不足电压余量造成的)，这延长了周期长度。结果是，DRAM 50不能变换到下一周期的读/写操作。
图7是表示这种无效模式的波形图。图7表示当芯片启动信号/CE为低、输出启动信号/OE为高或地址信号ADD(A0和A1)改变时产生的转变检测信号mtd的例子。
当芯片启动信号/CE为低时，产生转变检测信号mtd。根据该转变检测信号mtd，产生读/写开始信号rw-start和读/写状态信号rw-state。这就进行读/写操作。
然后，当输出启动信号/OE为高时，产生转变检测信号mtd。在这种状态下，例如，当在器件中有操作延迟时，不能进入下一个周期。这样，不产生读/写开始信号rw-start和读/写状态信号rw-state(图7中虚线表示正常操作)。
当如在图7中有无效模式和如果如图8所示在输出启动信号/OE为高之后地址信号ADD改变时，根据转变检测信号mtd产生读/写开始信号rw-start和读/写状态信号rw-state。
在这种情况下，由于开始进行读/写操作，即使实际上有无效模式也检测不到无效性。这样，根据现有技术实际上不能进行器件评估。
[与测试模式相关的无效性]
在测试模式中，根据转变检测信号mtd产生更新开始信号ref-start以开始更新操作。这样，在测试模式期间，由于更新操作不能在正常模式期间进行，因此不可能在所希望的操作图形中进行测试。
图9是表示在正常模式期间的操作图形的例子的波形图。图9示出了当用于写操作的外部请求和用于更新操作的内部请求以及首先进行更新操作(最坏图形)时的操作图形。在本例中，当芯片启动信号/CE为低和写启动信号/WE为高时产生转变检测信号mtd。在图9的例子中，当芯片启动信号/CE为低时，进行写操作。
图10是表示在测试模式中进行图9的操作图形的例子的波形图。
在图10的例子中，当芯片启动信号/CE为低时产生转变检测信号mtd。根据该转变检测信号mtd产生更新开始信号ref-start和开始更新操作。当完成更新操作时，根据转变检测信号mtd产生读/写开始信号rw-start(更具体地说，是写开始信号)和开始写操作。
在完成写操作之后，当写启动信号/WE为高和根据该写启动信号/WE产生转变检测信号mtd时，根据该转变检测信号mtd进行第二次更新操作。相应地，在现有技术测试模式中，由于第二次更新操作不是有意进行的，因此不能再现图9的正常模式中的操作图形。
图11是表示正常模式中的另一个的操作图形的例子的波形图。图11表示当同时请求写操作和更新操作并且在写操作之后进行读操作时的操作图形。在本例中，当芯片启动信号/CE为低、写启动信号/WE为高和输出启动信号/OE为高(未示出)时，产生转变检测信号mtd。在图11所示的例子中，当芯片启动信号/CE为低时开始写操作，当输出启动信号/OE为低时开始读操作。
图12是表示在测试模式中进行图11的操作的例子的波形图。当芯片启动信号/CE为低时产生转变检测信号mtd。根据该转变检测信号mtd产生更新开始信号ref-start和开始更新操作。当完成更新操作时，根据转变检测信号mtd产生读/写开始信号rw-start(更具体地说是写开始信号)和开始写操作，其中转变检测信号mtd用做开始更新操作的触发器。
在完成写操作之后，当写启动信号/WE为高时，根据该写启动信号/WE产生转变检测信号mtd。根据该转变检测信号mtd进行第二次更新操作。当完成更新操作时，根据作为第二次更新操作的触发器的转变检测信号mtd产生读/写开始信号rw-start(更具体地说为读开始信号)，以便开始读操作。
相应地，在图12所示的例子中，由于第二次更新操作不是有意进行的，因此不能在测试模式中再现图11的正常模式中的操作图形。
在现有技术中，当在测试模式期间进行无意地更新操作时，利用不同于实际图形的操作图形进行特性评估。因此不能适当地评估该器件。当进行测试模式时，由于不必要的更新操作使功耗增加。因此，根据测试结果，过分评估了保证操作，或者正常执行功能被错误地评估为不正常执行功能。换言之，在现有技术中，利用预定操作图形不能进行测试，并且不能适当地评估器件。
发明内容
本发明的一个方案是提供一种半导体储存器，它包括：第一和第二存取模式和入口信号发生电路，用于逻辑地合成多个输入信号以产生用于进入第一存取模式的第一入口信号。控制电路连接到入口信号发生电路，以便响应第一入口信号产生第一模式触发信号。当控制电路接收到第二入口信号以进入第二存取模式时，控制电路响应第二入口信号产生第二模式触发信号。入口信号发生电路根据选择控制信号以选择方式逻辑地合成输入信号，以便产生第一入口信号。
本发明的另一方案是提供一种半导体储存器，包括第一和第二存取模式和入口信号发生电路，用于逻辑地合成多个输入信号以产生用于进入第一存取模式或第二存取模式的入口信号。控制电路连接到入口信号发生电路，以便响应该入口信号产生用于开始第一存取模式的第一模式触发信号，和响应该入口信号产生用于开始第二存取模式的第二模式触发信号。该入口信号发生电路利用预定选择控制信号以选择方式逻辑地合成输入信号，以便禁止产生入口信号。
本发明的另一方案是提供一种半导体储存器，包括：第一和第二存取模式和入口信号发生电路，用于逻辑地合成多个输入信号，以便产生用于进入第一存取模式的第一入口信号和用于进入第二二存取模式的第二入口信号。控制电路连接到入口信号发生电路，以便响应第一入口信号产生用于开始第一存取模式的第一模式触发信号，和响应第二入口信号产生用于开始第二存取模式的第二模式触发信号。入口信号发生电路利用预定选择控制信号以选择方式逻辑地合成输入信号，以便禁止产生第一或第二入口信号。
本发明的又一方案是提供一种具有第一存取模式、第二存取模式和测试模式的半导体储存器的测试方法。该方法包括：接收测试信号以进入测试模式，接收多个输入信号在至少一个输入信号选择和检测被选择的至少一个输入信号的转变，以及根据被选择的至少一个输入信号的转变检测开始一个存取模式。
本发明的再一方案是提供一种具有第一存取模式和第二存取模式的半导体储存器的测试方法。该方法包括：接收多个输入信号，逻辑地合成输入信号以产生用于进入第一存取模式或第二存取模式的入口信号，根据该选择控制信号以选择方式逻辑地合成输入信号，以便禁止产生入口信号。
本发明的另一方案是提供一种具有第一存取模式和第二存取模式的半导体储存器的测试方法。该方法包括：接收多个输入信号，逻辑地合成输入信号以产生用于进入第一存取模式的入口信号，逻辑地合成输入信号以产生用于进入第二存取模式的第二入口信号，和根据该选择控制信号以选择方式逻辑地合成输入信号，以便禁止产生入口信号。
通过下面参照附图的详细说明使本发明的其它方案和优点更明显，其中附图借助例子示出了本发明的原理。
附图说明
通过下面参照附图对本发明的优选实施例的详细说明使本发明及其目的和优点更容易被理解，附图中：
图1是现有技术半导体储存器的电路示意方框图；
图2是包括在图1所示的半导体储存器中的存储器控制电路的电路示意方框图；
图3是产生图1所示的半导体储存器的转变检测器的工作原理的波形图；
图4和5是产生图2所示的存储器控制电路的工作原理的波形图；
图6是表示图1所示的半导体储存器的测试模式的波形图；
图7是表示图8所示的半导体储存器的无效模式的例子的波形图；
图8是表示现有技术的操作图形的例子的波形图；
图9是表示现有技术的操作图形的例子的波形图；
图10是表示用于图9所示的操作图形的现有技术测试模式的波形图；
图11是表示现有技术的操作图形的例子的波形图；
图12是表示用于图11的操作图形的现有技术测试模式的波形图；
图13是根据本发明第一实施例的半导体储存器的电路示意方框图；
图14是图13的半导体储存器中的转变检测器的电路示意图；
图15是图13的半导体储存器中的更新确认电路的电路示意图；
图16是表示第一实施例中的无效模式检测的波形图；
图17是表示第一实施例中的测试模式的波形图；
图18是根据本发明第二实施例的半导体储存器的电路示意方框图；
图19是图18的半导体储存器的存储器控制电路的电路示意方框图；
图20是图18的半导体储存器中的转变检测器的电路示意图；
图21是图18中的半导体储存器中的另一转变检测器的电路示意图；
图22是表示第二实施例中的无效模式检测的波形图；和
图23和24是表示第二实施例中的测试模式的波形图。
具体实施方式
在全部附图中相同的标记表示相同的元件。
图13是根据本发明第一实施例的半导体储存器(DRAM)100的输入电路部分的电路示意方框图。DRAM 100具有自更新功能。
DRAM 100经过外部端子接收多个控制信号CTL和多个(图13中只示出了两个)外部地址信号ADD。控制信号CTL包括芯片启动信号/CE、写启动信号/WE和输出启动信号/OE。外部地址信号ADD包括地址信号A0和A1。信号/CE、/WE、/OE、A0和A1分别经过输入缓冲器11-15输入到转变检测信号发生电路20中。输入缓冲器11-15用做初始输入级电路，将输入信号转换成具有对应该器件的内部电压的电平的信号。此外，输入缓冲器11-15各由CMOS反相器或C/W差分放大器构成。
转变检测信号发生电路20包括多个(图13中为5个)转变检测器(TD)21-25和脉冲合成电路26。
转变检测器21-23分别检测控制信号CTL(/CE、/WE和/OE)的转变(高电平和低电平之间的转变)，以便产生输入检测信号ceb、web和oeb。转变检测器24和25分别检测输入外部地址信号ADD(A0和A1)的状态的转变(每个位的变化)，以便产生地址检测信号ad0和ad1。检测信号ceb、web、oeb、ad0和ad1提供给脉冲合成电路26。
脉冲合成电路26逻辑地合成检测信号ceb、web、oeb、ad0和ad1以产生用于进行读/写程序的转变检测信号mtd(第一入口信号)，或者外部存取(第一存取模式)。转变检测信号mtd提供给存储器控制电路27。
代码发生电路30连接到脉冲合成电路26。根据从测试电路(未示出)提供的测试信号，代码发生电路30向脉冲合成电路26提供预存在内部寄存器(未示出)中的脉冲产生控制代码(选择控制信号)en-code脉冲产生控制代码en-code表示由来自多个外部端子的输入信号(未示出)设置的代码信息。
更具体地说，当需要时，脉冲产生控制代码en-code掩盖了来自脉冲合成电路26的检测信号ceb、web、oeb、ad0和ad1。也就是说，在检测信号ceb、web、oeb、ad0和ad1当中，脉冲合成电路26根据脉冲产生控制代码en-code选择用于逻辑合成的信号。被脉冲产生控制代码en-code无效的信号不产生转变检测信号mtd。
存储器控制电路27从脉冲合成电路26接收转变检测信号mtd，并产生字线激活定时信号w1-定时以激活存储单元的字线。被激活的存储单元的字线对应由外部地址信号ADD分配的预定读/写地址。该定时信号w1-定时提供给存储芯29。
更新定时器28连接到存储器控制电路27。更新定时器28以预定时间间隔产生用于进行更新处理的更新请求信号ref-req(第二入口信号)，或者内部存取(第二存取模式)，并将该更新请求信号ref-req提供给存储器控制电路27。
存储器控制电路27接收更新请求信号ref-req和产生字线激活定时信号w1-定时，以便激活存储单元的字线。被激活的存储单元的字线对应从内部地址计数器(未示出)输出的预定更新地址。存储器控制电路27还从测试电路(未示出)接收测试信号test，以便根据测试信号test按测试模式进行测试。
存储器控制电路27的结构与图2的存储器控制电路77相同，并包括更新确认电路81、内部指令发生电路(模式触发器发生电路)82以及定时发生器(信号发生电路)83。为了简明起见，下面不再说明在存储器控制电路77中使用的元件。
在第一实施例中，更新确认电路81从更新定时器28接收更新请求信号ref-req，从脉冲合成电路26接收转变检测信号mtd。更新确认电路81确定异步输入的更新请求信号ref-req和转变检测信号mtd的输入定时，以便确定更新操作和读/写操作的优先级别。根据该优先级别，更新确认电路81产生更新开始信号ref-start(第二模式触发信号)。
在这种状态下，更新确认电路81从测试电路接收测试信号。当接收转变检测信号mtd时，更新确认电路响应转变检测信号mtd产生更新开始信号ref-start。
图15表示更新确认电路81的例子，它接收根据脉冲产生控制代码en-code产生的转变检测信号mtd。
内部指令测试电路82从脉冲合成电路26接收转变检测信号mtd。内部指令测试电路82响应转变检测信号mtd产生读/写开始信号rw-start(第一模式触发信号)。
定时发生器83从更新确认电路81接收更新开始信号ref-start，从内部指令发生电路82接收读/写开始信号rw-start。定时发生器83响应信号ref-start和rw-start的每个产生字线激活定时信号w1-定时(内部操作信号)。
图14是表示转变检测信号发生电路20的例子的电路示意图。
例如，当芯片启动信号/CE为低时，转变检测器21产生一个发射脉冲，该发射脉冲的脉冲宽度取决于延迟电路的延迟时间。当写启动信号/WE和输出启动信号/OE分别为高时，转变检测器22和23产生一个发射脉冲。
当地址信号A0为高或低时，转变检测器24产生一个发射脉冲。包括检测地址信号的变化的转变检测器25的转变检测器的结构与转变检测器24的结构相同。
脉冲合成电路26包括：例如，多个信号选择电路(在图14中，“与非”电路26a、26b、26c和26d)，和信号合成电路(在图14中诶“与非”电路26e)。信号选择电路26a-26d分别提供给转变检测器21-24。信号合成电路26e逻辑地合成信号选择电路的输出信号和输出该被逻辑合成的信号。
更具体地说，“与非”电路26a-26d分别从转变检测器21-14接收检测信号ceb、web、oeb和ad0以及脉冲产生控制代码en-codes(在图14中，en-ceb、en-web、en-oeb和en-ad0)，其包括对应代码信息。
例如，当脉冲产生控制代码en-ceb为低时，“与非”电路26a使转变检测器21的检测信号ceb无效。就是说，当“与非”电路26a接收低脉冲产生控制代码en-ceb时，“与非”电路26a的输出保持在高电平。通过相同的方式，当脉冲产生控制代码en-web、en-oeb、en-ad0为低时，“与非”电路26b-26d分别使来自转变检测器22-24的检测信号web、oeb和ad0无效。
通过这种方式，脉冲合成电路26根据脉冲产生控制代码以选择方式逻辑地合成检测信号ceb、web、oeb和ad0，以便产生转变检测信号mtd。
下面介绍第一实施例的DRAM 100的操作。图16是表示其中检测无效模式的例子的波形图。
在图16的例子中，当芯片启动信号/CE为低和输出启动信号/OE为高时，产生转变检测信号mtd，并且当外部地址信号ADD(A0和A1)改变时不产生转变检测信号mtd。即，在转变检测信号发生电路20中，提供给脉冲合成电路26的地址检测信号ad0和ad1被脉冲产生控制代码en-code无效。
在图16中，当芯片启动信号/CE为低时产生转变检测信号mtd。根据该转变检测信号mtd产生读/写开始信号rw-start，以便进行读/写操作。
然后，当输出启动信号/OE为高时产生转变检测信号mtd。在这种状态下，当由于噪声、处理波动、温度波动和不足电压余量而在器件中产生工作延迟时，读/写操作不能进入下一周期。换言之，不产生读写开始信号rw-start和读/写状态信号re-state(图16中的单点划线表示正常操作)。
输出启动信号/OE为高之后，外部地址信号ADD(地址值)改变。然而，地址检测信号ad0和ad1被脉冲产生控制代码en-code无效。即，即使外部地址信号ADD改变也不产生转变检测信号mtd(图16中的双点划线)。这样，不产生读/写开始信号rw-start和读/写状态信号re-state。
相应地，即使存在这种无效模式(没有进行应该进行的读/写操作的无效性)，在第一实施例中进行无效模式中的操作图形的重复。这样，可以精确地检测器件的无效性。当控制信号转变时，可以停止产生转变检测信号mtd，以便检测无效模式的存在。
图17是表示测试模式的例子的波形图。在图17的例子中，当在更新操作之后进行写操作时的操作图形(最坏图形)在测试模式中重复(参见图9)。在本例中，当写启动信号/WE为高时，脉冲产生控制代码en-code阻止转变检测信号mtd的产生。
当芯片启动信号/CE为低时，产生转变检测信号mtd。转变检测信号mtd产生更新开始信号ref-start并开始更新操作。当完成更新操作时，根据转变检测信号mtd产生读/写开始信号rw-start(更具体地说，为写开始信号)，它用做开始更新操作的触发器。读/写开始信号rw-start开始写操作。
完成写操作之后，写启动信号/WE为高。在这种状态下，脉冲产生控制代码en-code使转变检测器22的检测信号web无效。即，即使写启动信号/WE转移，也不产生转变检测信号mtd(图17中的双点划线)。这样，不产生更新开始信号ref-start，并且不进行更新操作。
在第一实施例中，例如，当芯片启动信号/CE为低时，根据脉冲产生控制代码en-code只进行更新操作。相应地，在测试模式中，不进行无意地更新操作，并且模拟和重复图9的最坏图形。这样，在测试模式中重复所希望的图形，如最坏图形，并精确地进行器件评估。
第一实施例的DRAM 100具有以下优点。
(1)通过根据脉冲产生控制代码en-code以选择方式逻辑地合成输入检测信号ceb、web和oeb，和地址信号ad0和ad1，脉冲合成电路26产生转变检测信号mtd。这有利于精确地检测无效模式的的存在。
(2)当进行测试模式时，通过根据脉冲产生控制代码en-code以选择方式逻辑地合成检测信号ceb、web、oeb、ad0和ad1，脉冲合成电路26产生转变检测信号mtd。这防止了进行不必要的更新操作。这样，可以模拟和重复所希望的图形如最坏图形。因而，更精确地进行器件评估。
(3)脉冲产生控制代码en-code控制由脉冲合成电路26产生的转变检测信号mtd。这样，该电路规模与现有技术结构相比不会增加。
图18是根据本发明第二实施例的半导体储存器(DRAM)200的输入电路部分的电路方框图。在第二实施例的DRAM 200中，部分地修改了第一实施例的转变检测信号发生电路20中的脉冲合成电路26和存储器控制电路27。
在第二实施例中，转变检测信号发生电路31包括多个(图18中为5个)转变检测器21-25和脉冲合成电路32。
脉冲合成电路32采用转变检测器21-25的检测信号ceb、web、oeb、ad0和ad1以产生指令转变检测信号mtdcs(第一入口信号)和更新转变检测信号mtdrs(第二或第三入口信号)。更具体地说，脉冲合成电路32根据脉冲产生控制代码en-code以选择方式逻辑地合成检测信号ceb、web、oeb、ad0和ad1，以便产生指令转变检测信号mtdcs和更新转变检测信号mtdrs。
图19是图18的存储器控制电路33的电路示意方框图。存储器控制电路33包括更新确认电路41、内部指令测试电路(模式触发器发生电路)42和定时发生器(内部操作信号发生电路)43。
更新确认电路41从脉冲合成电路32接收更新转变检测信号mtdrs，从更新定时器28接收更新请求信号ref-req，和从测试电路(未示出)接收测试信号test。
当有一个以上的请求时，更新确认电路41从异步输入的更新请求信号ref-req和转变检测信号mtdrs确认更新操作和读/写操作的优先级别。
更具体地说，更新确认电路41响应更新请求信号ref-req产生更新开始信号ref-start和更新状态信号ref-state。当在更新请求信号ref-req之前接收到转变检测信号mtdrs时，在读/写状态信号复位之后，更新确认电路41产生更新开始信号ref-start和更新状态信号ref-state。
内部指令发生电路42从脉冲合成电路32接收转变检测信号mtdcs。响应转变检测信号mtdcs，内部指令发生电路42产生读/写开始信号rw-start。当从更新确认电路41接收到更新状态信号ref-state时，在更新状态信号ref-state复位之后，内部指令发生电路42产生读/写开始信号rw-start。
定时发生器43从更新确认电路41接收更新开始信号ref-start，从内部指令发生电路42接收读/写开始信号rw-start。定时发生器43响应更新开始信号ref-start产生字线激活定时信号w1-定时，这激活了对应预定更新地址的字线。被激活的字线对应由内部地址计数器(未示出)产生的预定更新地址。
响应读/写开始信号rw-start，定时发生器43产生读/写状态信号rw-state和字线激活定时信号w1-定时，这激活了字线。被激活的字线对应由外部地址信号ADD分配的预定读/写地址。
除了字线激活定时信号w1-定时之外，定时发生器43还产生包括读出放大器激活定时信号的各种内部操作信号，激活了读出放大器。下面只介绍字线激活定时信号w1-定时。
图20是表示转变检测信号发生电路31的例子的电路图。脉冲合成电路32包括产生指令转变检测信号mtdcs的多个信号选择电路(“与非”电路32a-32d)以及信号合成电路(“与非”电路32e)。此外，脉冲合成电路32包括产生更新转变检测信号mtdrs的多个信号选择电路(“与非”电路32f-32i)和信号合成电路(“与非”电路32j)。
设置转变检测信号发生电路31的每个转变检测器的信号选择电路。在图20中，为了简明起见，分别对应转变检测器21-24示出了“与非”电路32a-32d和32f-32i。
“与非”电路32a-32d分别接收来自转变检测器21-24的检测信号ceb、web、oeb和ad0以及包括对应代码信息的脉冲产生控制代码en-code(en-ceb1、en-web1、en-oeb1和en-ad01)。
例如，当脉冲产生控制代码en-code为低时，“与非”电路32a使转变检测器21的检测信号ceb无效。也就是说，当“与非”电路32a接收到低脉冲产生控制代码en-ceb1时，“与非”电路32a的输出保持在高电平。用同样的方式，当脉冲产生控制代码en-web、en-oeb和en-ad01为低时，“与非”电路32b-32d分别使来自转变检测器22-24的检测信号web、oeb和ad0无效。
“与非”电路32f-32i分别接收来自转变检测器21-24的检测信号ceb、web、oeb和ad0以及包括对应代码信息的脉冲产生控制代码en-code(en-ceb2、en-web2、en-oeb2和en-ad02)。例如，当脉冲产生控制代码en-ceb2、en-web2、en-oeb2和en-ad02为低时，相关的“与非”电路32f-32i分别使来自转变检测器21-24的检测信号ceb、web、oeb和ad0无效。
脉冲合成电路32根据脉冲产生控制代码en-code(en-ceb1、en-web1、en-oeb1、en-ad01、en-ceb2、en-web2、en-oeb2和en-ad02)以选择方式逻辑地合成检测信号ceb、web、oeb和ad0，以便产生指令转变检测信号mtdcs和更新转变检测信号mtdrs。
下面讨论DRAM 200的操作。图22是表示检测无效模式的例子的波形图。图22示出了根据外部地址信号ADD(A0和A1)的变化不产生转变检测信号mtdcs的例子。在这种情况下，脉冲产生控制代码en-code使输入脉冲合成电路32的检测信号ad0和ad1无效。
此外，当芯片启动信号/CE、输出启动信号/OE和外部地址信号ADD(A0和A1)中的一个转移电平时，不产生更新转变检测信号mtdrs。在这种情况下，脉冲产生控制代码en-code使检测信号ceb、web、oeb、ad0和ad1无效。
当芯片启动信号/CE为低时，产生指令转变检测信号mtdcs，并根据检测信号mtdcs产生读/写开始信号rw-start和读/写状态信号rw-state。这就进行读/写操作。
然后，当输出启动信号/OE为高时产生指令转变检测信号mtdcs。在这种状态下，当在器件中产生操作延迟时，读/写操作不能进入下一周期。即，当产生操作延迟时，不产生正常产生的读/写开始信号rw-start和读写状态信号rw-state(图22中的单点划线表示正常操作)。
输出启动信号/OE为高之后，外部地址信号ADD(地址值)改变。然而，地址检测信号ad0和ad1被脉冲产生控制代码en-code无效。这样，即使外部地址信号ADD改变也不产生指令转变检测信号mtdcs(图22中的双点划线)。结果是，不产生读/写开始信号rw-start和读/写状态信号rw-state。
因而，在第二实施例中，即使存在无效模式，也能在无效模式中再现操作图形。这样，可以精确地检测器件的无效性。当控制信号CTL(/CE、/WE、/OE)转变电平时，可以停止产生指令转变检测信号mtdcs，以便检测无效模式的存在。
图23是表示测试模式的例子的波形图。在图23的例子中，按测试模式重复最坏图形(参见图9)。在图23的例子中，当芯片启动信号/CE为低时或写启动信号/WE为高时产生指令转变检测信号mtdcs。只有当芯片启动信号/CE为低时产生更新转变检测信号mtdrs。当写启动信号/WE为高时，脉冲产生控制代码en-code禁止更新转变检测信号mtdrs的产生。
当芯片启动信号/CE为低时产生转变检测信号mtdcs和mtdrs，并根据该更新转变检测信号mtdrs产生更新开始信号ref-start(开始更新操作)。当更新操作结束时，根据当芯片启动信号/CE为低时产生的指令转变检测信号mtdcs产生读/写开始信号rw-start(写开始信号)，以便开始写操作。
写操作结束之后，写启动信号/WE为高。然后，脉冲产生控制代码en-code使转变检测器22的检测信号web无效。这样，即使在写启动信号/WE转变时也不产生更新检测信号mtdrs(由图23中的双点划线所示)。结果是，不产生更新开始信号ref-start和不进行更新操作。
在第二实施例中，只有在芯片启动信号/CE为低时进行更新操作。相应地，在测试模式中模拟和重复图9的最坏图形，并精确地评估该器件。
图24是表示测试模式的另一例子的波形图。图24示出了在完成写操作之后进行读操作的最坏图形的例子。按测试模式重复该最坏图形(参见图11)。
在图24中，例如当芯片启动信号/CE为低时当写启动信号/WE为高时，或者当输出启动信号/OE为高时(未示出)产生指令转变检测信号mtdcs。当芯片启动信号/CE为低，或输出启动信号/OE为高(未出示)时，产生更新转变检测信号mtdrs。当写启动信号/WE为高时，脉冲产生控制代码en-code禁止更新转变检测信号mtdcs产生。
当芯片启动信号/CE为低时产生转变检测信号mtdcs和mtdrs，并且根据更新转变检测信号mtdcs产生更新开始信号ref-start(开始更新操作)。当更新操作结束时，根据在芯片启动信号/CE为低时产生的指令转变检测信号mtdcs产生读/写开始信号rw-start(写开始信号)，以便开始写操作。
写操作结束之后，写启动信号/WE为高。在这种状态下，脉冲产生控制代码en-code使转变检测器22的检测信号web无效。这样，即使在写启动信号/WE转变时也不产生更新检测信号mtdrs(由图24中的双点划线所示)。结果是，不产生更新开始信号ref-start和不进行更新操作。
然后，当输出启动信号/OE为低时，根据在写启动信号/WE为高时产生的指令转变检测信号mtdcs产生读/写开始信号rw-start(更具体地说，是读开始信号)。根据开始信号rw-start开始读操作。
按第二实施例的测试模式，由指令转变检测信号mtdcs进行读操作，同时禁止不必要的更新操作。相应地，按测试模式模拟和重复图11的操作图形(当同时有一个以上的存取请求和在写操作之后连续进行读操作时，在更新操作之后连续进行写操作)。
第二实施例的DRAM 200具有以下优点。
(1)脉冲合成电路32根据脉冲产生控制代码en-code以选择方式逻辑地合成来自相关转变检测器21-25的检测信号ceb、web、oeb、ad0和ad1。指令转变检测信号mtdcs用于处理外部存取(读/写操作)。更新转变检测信号mtdrs用于处理内部存取。由于不需要按测试模式进行更新操作，因此可以用希望的方式进行预定操作图形(读/写操作)。
对于本领域技术人员来说应该理解，在不脱离本发明的精神或范围的情况下本发明可以以很多其它特殊形式实施。特别是，应该理解本发明可以以下列形式实施。
在上述每个例子中，在更新操作之后进行写操作的最坏图形按测试模式重复。然而，可以在测试模式中模拟和重复在更新操作之后进行读操作的最坏图形。
在上述每个实施例中，从外部装置输入的控制信号CTL不限于芯片启动信号/CE、写启动信号/WE和输出启动信号/OE。
在上述实施例的每个中，为了简明起见，在图13和18中只示出了作外部地址ADD的地址信号A0和A1。然而，外部地址信号ADD包括多位。
在上述的每个实施例中，当输入指令时，可以经过外部端子(不包括测试端子或在进行测试时不使用的其它端子)随机地存取脉冲产生控制代码en-code。在这种情况下，脉冲产生控制代码en-code对从转变检测器21-25输出的检测信号ceb、web、oeb、ad0和ad1的某些边缘(上升缘或下降缘)进行遮蔽。
当评估器件时，在需要设置存在于该器件(DRAM)中的无效模式时可以改变在脉冲合成电路26和32中逻辑地合成的信号。
在每个实施例中，在测试模式中模拟和重复的操作图形只是例子，也可以在测试模式中重复其它操作图形，以便评估器件。
图14中的转变检测信号发生电路20的结构和图15中的更新确认电路81的结构只是例子。本发明不限于这些例子。
在第二实施例中，图20中的转变检测信号发生电路31可以用图21中所示的转变检测信号发生电路31替换。当在测试模式中评估器件时采用脉冲合成电路34。
更具体地说，脉冲合成电路34包括产生指令转变检测信号mtdcs的多个反相器电路34a-34d和单信号合成电路(“与非”电路34e)。脉冲合成电路34包括产生更新转变检测信号mtdcs的多个信号选择电路(“与非”电路32f-32i)和单信号合成电路(“与非”电路32j)。脉冲合成电路34根据脉冲产生控制代码en-code(en-ceb、en-web、en-oeb和en-ad0)以选择方式逻辑地合成检测信号ceb、web、oeb和ad0。
这些例子和实施例被认为是示意性的而非限制性的，并且本发明不限于这里描述的细节，可以在所附权利要求书的范围和等效形式范围进行修改。
Claims (21)
1、一种半导体储存器，包括第一和第二存取模式和入口信号发生电路(20；31)，用于逻辑地合成多个输入信号以产生用于进入第一存取模式的第一入口信号(mtds，mtdcs)；以及连接到入口信号发生电路的控制电路(27；33)，以便响应第一入口信号产生第一模式触发信号(rw-start)，并且当控制电路接收到第二入口信号(ref-req)以进入第二存取模式时，控制电路响应第二入口信号产生第二模式触发信号(ref-start)，其特征在于，入口信号发生电路(20；31)根据选择控制信号(en-code)以选择方式逻辑地合成输入信号，以便产生第一入口信号。
2、根据权利要求1的半导体储存器，其特征在于，选择控制信号包括与逻辑合成输入信号相关的代码信息。
3、根据权利要求1的半导体储存器，其特征在于，该半导体储存器还包括测试模式，其中，根据测试信号按测试模式将选择控制信号供给入口信号发生电路。
4、根据权利要求1的半导体储存器，其特征在于，入口信号发生电路包括：
多个转变检测器(21-25)，每个检测器检测一个输入信号的相关转变，以便产生检测信号；和
脉冲合成电路(26；32)，它连接到转变检测器，以根据选择控制信号逻辑地合成检测信号，并产生第一入口信号。
5、根据权利要求1-4之任一项的半导体储存器，其特征在于，该半导体储存器还包括测试模式，其中控制电路根据用于进入测试模式的测试信号使第二入口信号无效，并响应第一入口信号产生第二模式触发信号。
6、根据权利要求1的半导体储存器，其特征在于，入口信号发生电路(31)根据选择控制信号逻辑地合成输入信号，并且还产生用于进入第二存取模式的第三入口信号(mtdrs)。
7、根据权利要求6的半导体储存器，其特征在于，入口信号发生电路包括：
多个转变检测器(21-25)，每个检测器检测一个输入信号的相关转变，以便产生检测信号；和
脉冲合成电路(32)，它连接到转变检测器，以根据选择控制信号逻辑地合成检测信号，并产生第一和第三入口信号。
8、根据权利要求6的半导体储存器，其特征在于，控制电路根据用于进入测试模式的测试信号使第二入口信号无效，并响应第三入口信号产生第二模式触发信号。
9、根据权利要求6-8任一项的半导体储存器，其特征在于，控制电路(31)包括：
模式触发发生电路(42)，它连接到入口信号发生电路，以便响应第一入口信号产生第一模式触发信号；
确认电路(41)，它连接到入口信号发生电路，根据测试信号使第二入口信号无效，并响应第三入口信号产生第二模式触发信号；和
内部操作信号发生电路(43)，它连接到模式触发发生电路和确认电路，以便根据第一模式触发信号和第二模式触发信号产生内部操作信号。
10、根据权利要求1的半导体储存器，其特征在于，输入信号包括多个控制信号和多个地址信号。
11、根据权利要求1的半导体储存器，其特征在于，还包括选择信号发生电路(30)，它连接到入口信号发生电路以产生选择控制信号。
12、根据权利要求1的半导体储存器，其特征在于，还包括连接到控制电路的定时器(28)，以便产生第二入口信号。
13、根据权利要求1的半导体储存器，其特征在于，第一存取模式是读操作模式或写操作模式，并且第二存取模式是自更新操作模式。
14、一种半导体储存器，包括第一和第二存取模式和入口信号发生电路(20)，用于逻辑地合成多个输入信号，以产生用于进入第一存取模式或第二存取模式的入口信号(mtds)；以及连接到入口信号发生电路的控制电路(27)，以便响应该入口信号产生用于开始第一存取模式的第一模式触发信号(rw-start)和响应该入口信号产生用于开始第二存取模式的第二模式触发信号(rw-start)，其特征在于，该入口信号发生电路根据预定选择控制信号(en-code)以选择方式逻辑地合成输入信号，以便禁止产生入口信号。
15、一种半导体储存器，包括第一和第二存取模式和入口信号发生电路(31)，用于逻辑地合成多个输入信号，以便产生用于进入第一存取模式的第一入口信号(mtdcs)和用于进入第二存取模式的第二入口信号(mtdcs)；以及连接到进入信号发生电路的控制电路(33)，它响应第一入口信号产生用于开始第一存取模式的第一模式触发信号(rw-start)和响应第二入口信号产生用于开始第二存取模式的第二模式触发信号(rw-start)，其特征在于，入口信号发生电路根据预定选择控制信号(en-code)以选择方式逻辑地合成输入信号，以便禁止产生第一入口信号或第二入口信号。
16、一种具有第一存取模式、第二存取模式和测试模式的半导体储存器的测试方法，其特征在于，方法包括以下步骤：
接收测试信号以进入测试模式；
接收多个输入信号；
选择至少一个输入信号和检测被选择的至少一个输入信号的转变；和
根据被选择的至少一个输入信号的转变检测，开始一个存取模式。
17、根据权利要求16的方法，还包括以下步骤：
在完成所述一个存取模式之后，根据被选择的至少一个输入信号的转变进行其它存取模式。
18、根据权利要求17的方法，还包括以下步骤：
根据不包括被选择的至少一个输入信号的至少一个输入信号的转变，进行所述其它存取模式。
19、根据权利要求16的方法，其特征是，半导体储存器以预定时间间隔产生请求进入所述一个存取模式的存取请求信号，并且，所述一个存取模式的开始包括利用测试信号使存取请求信号无效。
20、一种具有第一存取模式和第二存取模式的半导体储存器的测试方法，该方法的特征在于，包括以下步骤：
接收多个输入信号；
逻辑地合成输入信号以产生用于进入第一存取模式或第二存取模式的入口信号；
根据该选择控制信号以选择方式逻辑地合成输入信号，以便禁止产生入口信号。
21、一种具有第一存取模式和第二存取模式的半导体储存器的测试方法，该方法的特征在于，包括以下步骤：
接收多个输入信号；
逻辑地合成输入信号，以产生用于进入第一存取模式的入口信号；
逻辑地合成输入信号，以产生用于进入第二存取模式的第二入口信号；和
根据该选择控制信号以选择方式逻辑地合成输入信号，以便禁止产生第一入口信号或第二入口信号。
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