CN1110856C - 半导体集成电路和同步动态随机存储器核心的测试方法 - Google Patents

半导体集成电路和同步动态随机存储器核心的测试方法 Download PDF

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Abstract

目的是得到一种在单一芯片上混合装载了SDRAM和逻辑电路的半导体集成电路装置。具备具有在普通的SDRAM核心中将从外部被输入的外部控制信号译码为内部控制信号的功能的SDRAM控制器。

Description

半导体集成电路和同步动态随机存储器核心的测试方法
本发明是在单一芯片上混合装载了同步动态随机存储器(以下称为SDRAM)核心和逻辑电路的半导体集成电路装置，本发明涉及实现SDRAM核心和逻辑电路间的高速存取的半导体集成电路以及既实现SDRAM核心和逻辑电路间的高速存取、又可从外部端子直接测试SDRAM核心单元的半导体集成电路装置及其测试方法。
近年来，半导体集成电路正经历着目标在于实现高集成化/高速化的技术革新。由于将该技术应用于制造DRAM等的半导体存储器、微处理器等的半导体逻辑电路装置等的半导体产品，所以该技术是使各半导体装置的制造达到最佳化的技术趋势的延伸。即，虽然是相同的半导体装置，但具有不同的制造技术，故为了在单一半导体芯片上混合装载半导体存储器和半导体逻辑电路装置，还存在许多课题。在这些课题中，与解决高集成化/高速化这样的普遍的课题相比，需要将注意力集中于怎样在单一芯片上进行制造这样的在现有技术的延伸中不能解决的新的课题，目前的情况是前者的课题正逐渐得到解决。本发明是要解决后者的课题，该课题是使单一半导体芯片上混合装载了半导体存储器和半导体逻辑电路装置的半导体集成电路装置达到高速化。
图12是示出在单一芯片上混合装载了SDRAM核心和逻辑电路的半导体集成电路装置的第1现有例的框图。
外部输入端子组(101)与逻辑电路(102)连接，将外部控制信号输入SDRAM。逻辑电路(102)与SDRAM控制器(103)连接。SDRAM控制器(103)与普通SDRAM核心(104)连接。
此外，将外部时钟信号输入到外部端子组(101)的外部时钟输入端(105)，外部时钟信号经过时钟生成装置(106)作为内部时钟信号供给逻辑电路(102)、SDRAM控制器(103)和普通SDRAM核心(104)。
这里，时钟生成装置(106)用单纯的缓冲器、或倍频电路或分频电路来构成，生成与外部时钟信号同步的内部时钟信号(107)。再有，由于这里用的时钟生成装置(106)的例子是一般的电路，故省略其说明。
SDRAM核心(104)具有与普通的单元SDRAM相同的接口，即，在将行地址选通信号(以下称为/RAS)、列地址选通信号(以下称为/CAS)、写入启动信号(以下称为/WE)等的外部控制信号在指令译码器中译码为内部控制信号后，用内部时钟信号(107)的上升边时序取出译码结果，决定规定SDRAM核心的工作的指令。
SDRAM核心(104)接受来自SDRAM控制器(103)的/RAS(108)、/CAS(109)、/WE(110)、地址(111)、数据输入(112)，将数据输出(113)返回到SDRAM控制器(103)。
以下示出在指令译码器中的译码(指令)的一例。
                /RAS            /CAS         /WE
存储体的激活    L               H            H
预充电          L               H            L
写              H               L            L
读              H               L            H
更新            L               L            H
由于在普通的单元SDRAM中外部端子的数目有限制，故采用对这样的外部控制信号进行译码的方式，用数目少的信号来规定存储体的激活(ACT)、预充电(PRC)、写(WRITE)、读(READ)、更新(REF)等的详细的操作。
将指令译码器的输出、即内部控制信号(ACT(114)、PRC(115)、WRITE(116)、READ(117)、REF(118))作为译码结果供给输入同步用的锁存器。
在输入同步用的锁存器中，与内部时钟信号(107)同步地接受内部控制信号。
在时序生成电路中，由输入同步用的锁存器中接受的内容生成对SDRAM核心的工作来说是必要的内部工作信号，将信号供给存储器阵列。
将对该信号进行应答而从存储器阵列输出的读出数据输入到输出控制电路。
将输入到SDRAM核心(104)的数据与内部时钟信号(107)相同步地从输出控制电路作为数据输出(113)而输出。
将该数据输出(113)输入到SDRAM控制器(103)。
图13是表示图12中示出的第1现有例的工作的时序图。
SDRAM控制器(103)一边接受来自逻辑电路(102)的输入，一边生成与内部时钟信号(107)相同步的信号(/RAS(108)、/CAS(109)、/WE(110)、地址(111)、数据输入(112))。
在生成该同步信号时，在SDRAM控制器(103)内的信号中产生延迟t(control)。这些同步信号在SDRAM核心(104)中被译码为内部控制信号时，再次产生延迟t(dec)。
即，在生成用内部时钟信号(107)的上升边时序同步的信号之后到生成内部控制信号(ACT(114)、PRC(115)、WRITE(116)、READ(117)、REF(118))为止产生t(control)+t(dec)的延迟。
为了SDRAM核心(104)正确地识别指令，内部时钟信号(107)的周期t(CLK)必须满足下面的(i)的关系：
t(CLK)＞t(control)+t(dec)+t(setup)------(i)
但是，近年来SDRAM的工作频率已提高到160MHz左右(此时，t(CLK)6ns)，为了充分地确保setup(建立)时间来实现稳定的工作，需要将信号的延迟时间(t(control)+t(dec))缩短到最小限度。
其次，在图14中示出在单一芯片上混合装载了SDRAM核心和逻辑电路的半导体集成电路装置的第2现有例的框图。
在把以SDRAM为代表的存储器核心和逻辑电路混合装载在单一芯片上的半导体集成电路装置中，一般采用能从外部端子以独立单元来测试存储器核心的电路结构。
与图12的现有例的不同点在于，具有外部测试端子组，该端子可分成正常/测试转换端子(119)、测试RAS端子(120)、测试CAS端子(121)、测试WE端子(122)、测试地址端子(123)、测试数据输入端子(124)、测试数据输出端子(125)。
将正常/测试转换信号(126)、测试RAS信号(127)、测试CAS信号(128)、测试WE信号(129)、测试地址信号(130)、测试数据输入信号(131)、数据输出(113)输入到各自的端子。
将提供给SDRAM核心(104)的信号(/RAS(108)、/CAS(109)、/WE(110)、地址(111)、数据输入(112))经由以正常/测试转换信号(126)为选择信号的2to1选择器来提供。
2to1选择器将来自SDRAM控制器(103)的信号(正常RAS信号(132)、正常CAS信号(133)、正常WE信号(134)、正常地址信号(135)、正常数据输入信号(136))和从外部测试端子组输入的信号(测试RAS信号(127)、测试CAS信号(128)、测试WE信号(129)、测试地址信号(130)、测试数据输入信号(131))根据正常/测试转换信号(126)进行选择输出。在正常时选择来自SDRAM控制器(103)的信号，在单元测试时选择从外部测试端子组输入的信号。
图15是表示图14中示出的第2现有例的工作的时序图，表示正常时的时序图。
与图13的不同点在于，在正常时还产生2to1选择器的延迟t(sel)。
因而，为了SDRAM核心(104)正确地识别指令，内部时钟信号(107)的周期t(CLK)必须满足下面的(ii)的关系：t(CLK)＞t(control)+t(sel)+t(dec)+t(setup)-----(ii)
与图12的现有例相比，时间条件变得更严。
在上述的SDRAM的现有例中，显著地呈现下述的问题：
(1)不能适应近年来的SDRAM的工作频率的高速化。
这是因为如以上所述，由于在该方式中的译码电路的延迟时间达到约1ns左右，故在工作频率为160MHz(时钟周期约为6ns)的情况下译码电路的延迟时间成为提高SDRAM的工作速度的妨碍。
(2)设置了逻辑电路部分中形成的信号的输入缓冲器、在正常工作时虽不需要但在测试时是必要的SDRAM测试电路和选择器，在这些电路部分中，在RAS、CAS、WE等的信号中加上延迟，再有，在信号间产生延迟时间的差，成为提高SDRAM的稳定的工作速度的妨碍。
本发明是为了解决这些问题而进行的，本发明的一个目的在于，以现存的SDRAM技术为基础，在可得到单一芯片上混合装载了SDRAM和逻辑电路的半导体集成电路装置的同时，提供能高速地进行存取的半导体集成电路装置，本发明的另一个目的在于提供用于容易地测试这种半导体集成电路装置的测试方法。
本发明的第1方案所述的半导体集成电路装置具备SDRAM控制器，该SDRAM控制器具有将从外部输入到普通的SDRAM核心的外部控制信号译码为内部控制信号的功能，该半导体集成电路装置是在1个芯片上混合装载了逻辑电路和SDRAM的装置。
此外，本发明的第2方案所述的半导体集成电路装置具备从外部输入内部控制信号的外部输入端子和对SDRAM控制器的输出(第2信号)及来自外部的内部控制信号(第1信号)进行转换而输出的选择器(选择装置)。
此外，本发明的第3方案所述的半导体集成电路装置，是在本发明的第2方案所述的半导体集成电路装置中在外部端子输入的初级还具备将从外部端子输入的内部控制信号进行同步化的锁存器(同步化装置)。
此外，本发明的第4方案所述的半导体集成电路装置，只在测试时选择连接对输入到普通SDRAM的外部控制信号进行译码的指令译码器，在正常工作时用选择器选择不经过指令译码器的信号。
此外，本发明的第5方案所述的半导体集成电路装置，在外部端子输入的初级设置对输入到普通SDRAM的外部控制信号进行同步化的锁存器的同时(同步化装置)，在锁存器的次级具备对外部控制信号进行译码的指令译码器。
此外，本发明的第6方案所述的半导体集成电路装置，在外部端子输入的初级设置对输入到普通SDRAM的外部控制信号进行译码的译码器的同时，在锁存器的次级具备对该译码器的输出进行锁存的锁存器(同步化装置)。
本发明的第7方案所述的半导体集成电路装置的测试方法，是在将选择器(选择装置)的选择信号形成选择外部输入端子侧的信号后，利用从外部输入端子输入的信号(第1信号)使SDRAM核心工作，从半导体集成电路装置的外部直接测试并控制SDRAM核心。
图1是表示本发明的第一实施例的在单一芯片上混合装载了SDRAM核心和逻辑电路的半导体集成电路装置的电路图。
图2是表示本发明的第一实施例的在单一芯片上混合装载了SDRAM核心和逻辑电路的半导体集成电路装置的工作的时序图。
图3是表示本发明的第二实施例的在单一芯片上混合装载了SDRAM核心和逻辑电路的半导体集成电路装置的电路图。
图4是表示本发明的第二实施例的在单一芯片上混合装载了SDRAM核心和逻辑电路的半导体集成电路装置的工作的时序图。
图5是表示本发明的第三实施例的在单一芯片上混合装载了SDRAM核心和逻辑电路的半导体集成电路装置的电路图。
图6是表示本发明的第四实施例的在单一芯片上混合装载了SDRAM核心和逻辑电路的半导体集成电路装置的电路图。
图7是表示本发明的第四实施例的在单一芯片上混合装载了SDRAM核心和逻辑电路的半导体集成电路装置的工作的时序图。
图8是表示本发明的第五实施例的在单一芯片上混合装载了SDRAM核心和逻辑电路的半导体集成电路装置的电路图。
图9是表示本发明的第五实施例的在单一芯片上混合装载了SDRAM核心和逻辑电路的半导体集成电路装置的工作的时序图。
图10是表示本发明的第六实施例的在单一芯片上混合装载了SDRAM核心和逻辑电路的半导体集成电路装置的电路图。
图11是表示本发明的第六实施例的在单一芯片上混合装载了SDRAM核心和逻辑电路的半导体集成电路装置的工作的时序图。
图12是表示本发明的现有例的在单一芯片上混合装载了SDRAM核心和逻辑电路的半导体集成电路装置的电路图。
图13是表示本发明的现有例的在单一芯片上混合装载了SDRAM核心和逻辑电路的半导体集成电路装置的工作的时序图。
图14是表示本发明的现有例的在单一芯片上混合装载了SDRAM核心和逻辑电路的半导体集成电路装置的电路图。
图15是表示本发明的现有例的在单一芯片上混合装载了SDRAM核心和逻辑电路的半导体集成电路装置的工作的时序图。
以下使用图1至图11，说明本发明的实施例。
实施例1
首先使用图1至图2，说明本发明的实施例1。
图1是本发明的实施例1的在单一芯片上混合装载了SDRAM核心和逻辑电路的半导体集成电路装置的电路框图。
101是外部端子组，102是逻辑电路，103是SDRAM控制器，104是SDRAM核心，105是外部时钟输入端子，106是时钟生成装置，107是从时钟生成装置被输出的内部时钟信号，114是ACT信号，115是PRC信号，116是WRITE信号，117是READ信号，118是REF信号，111是地址输入信号，112是数据输入信号，113是从SDRAM核心被输出的数据输出信号，244是存储器阵列单元，242对输入到SDRAM的信号进行锁存的输入同步用锁存器，243是生成到存储器阵列单元的内部工作信号的时序生成电路，245是使存储器阵列244的输出与内部时钟信号107同步而输出到SDRAM控制器103的输出控制电路。
输入到外部端子组101的信号经由逻辑电路102、SDRAM控制器103、输入同步用锁存器242、时序生成电路243进行信号变换并输入到存储器阵列244。
与现有例(图12)的不同点在于以下的改进点，SDRAM控制器(103)的输出不是输出用于对普通SDRAM进行存取的外部控制信号(/RAS(108)、/CAS(109)、/WE(110))，而是输出内部控制信号(ACT(114)、PRC(115)、WRITE(116)、READ(117)、REF(118))。
由此，可削减在SDRAM核心(104)中内部设置的现有的指令译码器中的延迟时间。
在图2的时序图中说明其工作。
由于内部控制信号(ACT(114)、PRC(115)、WRITE(116)、READ(117)、REF(118))在SDRAM控制器(103)的内部与内部时钟信号(107)的上升边时序同步而生成，因此从内部时钟信号(107)的上升边延迟t(control)之后产生。
由于在SDRAM核心(104)内部的输入同步用锁存器(242)中直接接受该信号，故内部时钟信号(107)的周期t(CLK)满足下面的(iii)的关系即可：
t(CLK)＞t(control)+t(setup)------(iii)
与(i)式相比可实现SDRAM核心(104)的高速接口。
如以上所述，如采用本实施例1中的半导体集成电路装置，可削减在SDRAM核心的指令译码器中产生的延迟时间，可实现进行高速而且稳定的工作的半导体集成电路装置。
实施例2
其次，使用图3和图4，说明本发明的实施例2。
图3是示出本发明的实施例2中的半导体集成电路装置的框图。
210是外部测试端子组(外部端子)，211是测试ACT端子，212是测试PRC端子，213是测试WRITE端子，214是测试READ端子，215是测试REF端子，216是测试地址端子，217是测试数据输入端子，218是测试数据输出端子。从该外部测试端子组210输入测试信号(第1信号)。241是根据控制信号从2个输入选择1个而输出的2to1选择器(选择装置)，一组的输入与SDRAM控制器103的输出(第2信号)连接，另一组的输入与来自外部测试端子组210的输入(第1信号)连接。该选择器的控制信号是能从逻辑电路102输出的信号。其它构成与实施例1相同。
与现有结构(14)的不同点在于，SDRAM控制器(103)的输出不是用于对普通SDRAM进行存取的外部控制信号(正常RAS信号(132)、正常/CAS信号(133)、正常WE信号(134))，而是变更为内部控制信号(正常ACT信号(201)、正常PRC信号(202)、正常WRITE信号(203)、正常READ信号(204)、正常REF信号(205))和与其对应地设置2to1选择器(241)。另外，206是正常地址信号，207是正常数据输入信号。
由此，可削减在SDRAM核心(104)中设置的指令译码器的延迟时间
在图4的时序图中说明其工作。
由于正常ACT信号(201)、正常PRC信号(202)、正常WRITE信号(203)、正常READ信号(204)、正常REF信号(205)在SDRAM控制器(103)的内部与内部时钟信号(107)的上升边时序同步而生成，因此从内部时钟信号(107)的上升边延迟t(control)之后产生。
由于该信号经由2to1选择器(241)，故还加上t(sel)的信号延迟时间而输入到SDRAM核心(104)的内部的输入同步用锁存器(242)。
由于在SDRAM核心(104)内部的输入同步用锁存器(242)中直接接受该信号，故内部时钟信号(107)的周期t(CLK)成为：
t(CLK)＞t(control)+t(sel)+t(setup)------(iv)
与(ii)式相比可实现SDRAM核心(104)的高速接口。此外，可在正常的工作中不能得到的条件下从外部端子直接对SDRAM核心(104)的独立单元进行测试。
再有，2to1选择器(241)的正常/测试转换信号(126)是“H”电平时选择SDRAM控制器(103)的输出，在“L”电平时选择来自外部测试端子组(210)的信号。即使“H”或“L”在相反的情况下也没有关系。
再有，将外部测试端子组(210)作为与外部端子组(101)另外独立的测试专用端子组来记述，当然外部测试端子组(210)完全没有必要作为测试专用来使用，可将外部测试端子组(210)连接到逻辑电路(102)而在正常时使用。
此外，也可将未图示的其他的外部端子起到作为测试端子的功能。
再者，当然也可以不必从逻辑电路输出正常/测试转换信号(126)，而如现有技术所说明的那样，直接从外部测试端子组中得到。
如以上所说明的那样，如采用在本实施例2中的半导体集成电路装置及其测试方法，除了上述实施例1中叙述的效果外，还可起到以下的效果。即，由于从半导体集成电路装置的外部直接将内部控制信号作为测试信号供给SDRAM核心，故可在更广的范围的时序条件下进行SDRAM核心的测试。
实施例3
其次，使用图5说明本发明的实施例3。
图5是本发明的实施例3中的半导体集成电路装置的框图。
与图3中示出的实施例2比较，不同的是，变更了外部测试端子组(210)的构成和增加了指令译码器(240)。
在正常/测试转换信号(126)是“H”电平的正常使用时，选择SDRAM控制器(103)的输出(第2信号)。该正常使用时的工作进行与图4中示出的时序图相同的工作。因而，在正常使用时的SDRAM核心(104)中可实现高速接口这一点与图3的实施例2相同。
在本实施例3的构成中将外部测试端子组(210)的构成变更为测试RAS端子(231)、测试CAS端子(232)、测试WE端子(233)，再者，在指令译码器(240)中做成把这些外部控制信号译码成作为第1信号的内部控制信号的构成，故与普通SDRAM独立单元相同可在外部端子取出接口。
利用这样的构成，可将SDRAM核心(104)独立单元测试的环境，例如将测试装置或测试程序与普通SDRAM核心独立单元共同使用。此外，当然可直接从外部端子测试SDRAM核心(104)。
实施例4
其次，使用图6和图7，说明本发明的实施例4。
与图3的实施例2比较，实施例4设有输入同步用的锁存器(251)(同步化装置)。
对外部端子组(210)中的测试ACT端子(211)，测试PRC端子(212)，测试WRITE端子(213)，测试READ端子(214)，测试REF端子(215)，测试地址端子(216)，测试数据输入端子(217)提供的内部控制信号在输入同步用锁存器(251)中与内部时钟信号(107)同步而锁存(第1信号)。
在图7的时序图中示出本实施例4的工作。
本实施例4在从测试器等供给外部测试端子组(210)的信号脉冲的宽度与内部时钟信号(107)的周期t(CLK)比较为窄时是有效的。即有下述情况，在测试ACT端子(211)，测试PRC端子(212)，测试WRITE端子(213)，测试READ端子(214)，测试REF端子(215)，测试地址端子(216)，测试数据输入端子(217)中提供与内部时钟信号(107)的“H”脉冲宽度相等的窄宽度的信号，如将这些信号在输入同步用锁存器(251)中与内部时钟信号(107)同步并锁存，则可产生具有大体与内部时钟信号(107)的周期t(CLK)相同的宽度的测试ACT信号(221)，测试PRC信号(222)，测试WRITE信号(223)，测试READ信号(224)，测试RE F信号(225)，测试地址信号(226)，测试数据输入信号(227)(作为第1信号的内部控制信号)。
因而，在本实施例4的构成中，即使从测试器等提供宽度窄的测试信号，但由于从外部测试端子输入、信号立即被锁存而变换为宽度宽的测试信号，故可稳定地测试SDRAM独立单元。
其后，经由2to1选择器(241)输入到SDRAM核心(104)内部的输入同步用锁存器(242)。
在这种构成中，由于不对正常时的信号路径有任何影响，故正常时的SDRAM核心(104)的高速接口的工作不会受到损失。
此外，由于从外部测试端子进行输入的时刻与内部时钟信号(107)同步，因此SDRAM核心(104)的工作变得只比内部时钟信号(107)慢一个周期，而通过测试器一侧的程序产生早一个周期的测试信号来加以对应即可，可实施测量而没有任何问题。
如以上所说明的那样，如采用本实施例4中的半导体集成电路装置及其制造方法，除了上述实施例3中所述的效果外，可得到以下的效果。即，由于设有锁存器，即使提供宽度窄的测试信号，也可稳定地测试SDRAM独立单元。
实施例5
其次，使用图8和图9，说明本发明的实施例5。
与图5的实施例3比较，其不同点在于作成下述的结构，将对外部测试端子组(210)的测试RAS端子(231)、测试CAS端子(232)、测试WE端子(233)、测试地址端子(216)、测试数据输入端子(217)供给的外部控制信号在指令译码器(240)的前级中设置的输入同步用的锁存器(251)中与内部时钟信号(107)同步而被锁存。
在图9的时序图中示出本实施例5的工作。
本实施例5在从测试器等供给外部测试端子组(210)的信号脉冲的宽度与内部时钟信号(107)的周期t(CLK)比较为窄时是有效的。即有下述情况，在测试RAS端子(231)、测试CAS端子(232)、测试WE端子(233)、测试地址端子(216)、测试数据输入端子(217)中提供与内部时钟信号(107)的“H”脉冲宽度相等的窄宽度的信号，如将这些信号在输入同步用锁存器(251)中与内部时钟信号(107)同步并被锁存，则可产生具有大体与内部时钟信号(107)的周期t(CLK)相同宽度的同步RAS信号(261)、同步CAS信号(262)、同步WE信号(263)、测试地址信号(226)，测试数据输入信号(227)。
因而，在本实施例5的构成中，即使从测试器等提供宽度窄的测试信号，但由于从外部测试端子输入、信号立即被锁存而变换为宽度宽的测试信号，故可稳定地测试SDRAM独立单元。
其次将稳定的同步RAS信号(261)、同步CAS信号(262)、同步WE信号(263)、测试地址信号(226)输入到指令译码器(240)。该接受了同步信号的指令译码器(240)输出具有大体与内部时钟信号(107)的周期t(CLK)相同宽度的测试ACT信号(221)，测试PRC信号(222)，测试WRITE信号(223)，测试READ信号(224)，测试REF信号(225)(作为第1信号的内部控制信号)。
其后，经由2to1选择器(241)(选择装置)输入到SDRAM核心(104)内部的输入同步用锁存器(242)。
在这样的构成中，即使从测试器等提供宽度窄的测试信号，但由于从外部测试端子输入、信号立即被锁存而在内部变换为宽度宽的测试信号，故可稳定地测试SDRAM独立单元。
当然由于不对正常时的信号路径有任何影响，故正常时的SDRAM核心(104)的高速接口的工作不会受到损失。
此外，由于从外部测试端子进行输入的时刻与内部时钟信号(107)同步，因此SD RAM核心(104)的工作变得只比内部时钟信号(107)慢一个周期，而通过测试器一侧的程序产生早一个周期的测试信号来加以对应即可，可实施测量而没有任何问题。
如以上所说明的那样，如采用本实施例5中的半导体装置及其制造方法，除了上述实施例4中所述的效果外，可得到以下的效果。即，由于设有锁存器，即使提供宽度窄的测试信号，也可稳定地变换为稳定的信号，故可由指令译码器稳定地进行输出，可更稳定地测试SDRAM独立单元。
实施例6
其次，使用图10和图11，说明本发明的实施例6。
与图5的实施例3比较，其不同点在于作成下述的结构：将提供外部测试端子组(210)的测试RAS端子(231)、测试CAS端子(232)、测试WE端子(233)、测试地址端子(216)的外部控制信号首先利用指令译码器(240)进行译码，在次级设置的输入同步用的锁存器(251)中使该译码结果与内部时钟信号(107)同步而锁存。
在图11的时序图中示出本实施例6的工作。
本实施例6在从测试器等供给外部测试端子组(210)的信号脉冲的宽度比内部时钟信号(107)的周期t(CLK)窄时是有效的。即有下述情况，在测试RAS端子(231)、测试CAS端子(232)、测试WE端子(233)、测试地址端子(216)、测试数据输入端子(217)中提供与内部时钟信号(107)的“H”脉冲宽度相等的窄宽度的信号。
提供给测试RAS端子(231)、测试CAS端子(232)、测试WE端子(233)、测试地址端子(216)的宽度窄的信号在指令译码器(240)中被译码，输出译码ACT信号(271)，译码PRC信号(272)，译码WRITE信号(273)，译码READ信号(274)，译码REF信号(275)(内部控制信号)。
如将这些译码ACT信号(271)，译码PRC信号(272)，译码WRITE信号(273)，译码READ信号(274)，译码REF信号(275)与提供给测试地址端子(216)、测试数据输入端子(217)的信号在输入同步用的锁存器(251)中与内部时钟信号(107)同步而被锁存，可得到具有大体与内部时钟信号(107)的周期t(CLK)相同宽度的测试ACT信号(221)，测试PRC信号(222)，测试WRITE信号(223)，测试READ信号(224)，测试REF信号(225)、测试地址信号(226)，测试数据输入信号(227)(作为第1信号的内部控制信号)。
因而，在本实施例6的构成中，即使从测试器等提供宽度窄的测试信号，但由于从外部测试端子输入、信号立即被锁存而变换为宽度宽的测试信号。
其后，经由2to1选择器(241)输入到SDRAM核心(104)内部的输入同步用锁存器(242)。
在这样的构成中，即使从测试器等提供宽度窄的测试信号，但由于从外部测试端子输入、信号立即被锁存而在内部变换为宽度宽的测试信号，故可更稳定地测试SDRAM独立单元。
当然由于不对正常时的信号路径有任何影响，故正常时的SDRAM核心(104)的高速接口的工作不会受到损失。
此外，由于从外部测试端子进行输入的时刻与内部时钟信号(107)同步，因此SDRAM核心(104)的工作变得只比内部时钟信号(107)慢一个周期，而通过测试器一侧的程序产生早一个周期的测试信号来加以对应即可，可实施测量而没有任何问题。
如以上所说明的那样，如采用本实施例6中的半导体集成电路装置及其测试方法，可稳定地测试SDRAM独立单元。
再有，在实施例2至实施例6中将外部测试端子组(210)作为与外部端子组(101)另外独立的测试专用端子组来记述，当然外部测试端子组(210)完全没有必要作为测试专用来使用，可将外部测试端子组(210)连接到逻辑电路(102)而在正常时使用。
此外，也可将未图示的其他的外部端子起到作为测试端子的其功能。
此外，在上述实施例1至实施例6中就在SDRAM控制器中设置全部译码器的情况进行了说明，但也可在SDRAM核心(104)内设置对即使产生信号延迟对SDRAM核心的工作也没有妨碍的指令进行译码的一部分指令译码器，可起到与上述实施例相同的效果。
此外，在上述实施例2至实施例6中当然没有必要从逻辑电路输出正常/测试转换信号(126)，也可如现有技术所说明的那样，直接从外部测试端子组中得到。
此外，以上就SDRAM进行了说明，本发明也可适用于SDRAM以外的指令译码器形式的RAM。

Claims (7)

1.一种在单一半导体芯片上集成了逻辑电路和同步动态随机存取存储器的半导体集成电路装置，其特征在于：
具有：
输入从所述逻辑电路被输出的所述同步动态随机存取存储器的外部控制信号的同步动态随机存取存储器控制电路(103)；和
输入所述同步动态随机存取存储器控制电路(103)的输出信号的所述同步动态随机存取存储器的核心部分(104)，
所述同步动态随机存取存储器控制电路(103)的输出信号是控制所述同步动态随机存取存储器的核心部分的内部控制信号，
所述同步动态随机存取存储器控制电路(103)处理所述同步动态随机存取存储器的核心部分的输出(113)。
2.如权利要求1所述的半导体集成电路装置，其特征在于：
具有：
选择装置241，它选择从外部端子(210)输入的第1信号和从所述同步动态随机存取存储器的控制电路(103)输出的第2信号，并作为输入到所述同步动态随机存取存储器的核心部分(104)的内部控制信号而输出；
所述选择装置(241)具有：第1模式，它选择从外部端子(210)输入的第1信号并可从半导体集成电路装置的外部直接测试所述核心部分；第2模式，它选择从所述同步动态随机存取存储器的控制电路(103)被输出的第2信号。
3.如权利要求1所述的半导体集成电路装置，其特征在于：
具有：
同步化装置(251)，它将从外部端子输入的所述同步动态随机存取存储器的核心部分的测试内部控制信号进行时钟同步；和
选择装置(241)，它选择从所述同步化装置(251)输出的第1信号和从所述同步动态随机存取存储器的控制电路(103)输出的第2信号，并作为输入到所述同步动态随机存取存储器的核心部分(104)的内部控制信号而输出；
所述选择装置(241)具有：第1模式，它选择从所述同步化装置(251)输出的第1信号；第2模式，它选择从所述同步动态随机存取存储器的控制电路(103)输出的第2信号。
4.如权利要求1所述的半导体集成电路装置，其特征在于：
具有：
指令译码器(240)，它将从外部端子输入的外部控制信号译码为所述同步动态随机存取存储器的核心部分的内部控制信号；和
选择装置(241)，它选择所述指令译码器输出的第1信号和从所述同步动态随机存取存储器的控制电路输出的第2信号，并作为输入到所述同步动态随机存取存储器的核心部分的内部控制信号而输出；
所述选择装置(241)具有：第1模式，它选择所述指令译码器(240)输出的第1信号；第2模式，它选择从所述同步动态随机存取存储器的控制电路(102)输出的第2信号。
5.如权利要求1所述的半导体集成电路装置，其特征在于：
具有：
同步化装置(251)，它将从外部端子输入的所述同步动态随机存取存储器的核心部分的外部控制信号进行时钟同步；
指令译码器(240)，它将从所述同步化装置(251)的输出信号译码为所述同步动态随机存取存储器的核心部分的内部控制信号；和
选择装置(241)，它选择所述指令译码器(240)输出的第1信号和从所述同步动态随机存取存储器的控制电路(103)输出的第2信号，并作为输入到所述同步动态随机存取存储器的核心部分(104)的内部控制信号而输出；
所述选择装置(241)具有：第1模式，它选择所述指令译码器(240)输出的第1信号；第2模式，它选择从所述同步动态随机存取存储器的控制电路(103)输出的第2信号。
6.如权利要求1所述的半导体集成电路装置，其特征在于：
具有：
指令译码器(240)，它将从测试外部端子输入的所述同步动态随机存取存储器的核心部分的测试外部控制信号译码为所述同步动态随机存取存储器的核心部分的内部控制信号；
同步化装置(251)，它将所述指令译码器(240)输出的信号进行时钟同步；和
选择装置(241)，它选择所述同步化装置(251)输出的第1信号和从所述同步动态随机存取存储器的控制电路(103)输出的第2信号，并作为输入到所述同步动态随机存取存储器的核心部分(104)的内部控制信号而输出；
所述选择装置(241)具有：第1模式，它选择所述同步化装置(251)输出的第1信号；第2模式，它选择从所述同步动态随机存取存储器的控制电路(103)输出的第2信号。
7.如权利要求2或权利要求3或权利要求4或权利要求5或权利要求6所述的半导体集成电路装置的测试方法，其特征在于：从外部端子输入所述外部控制信号或所述内部控制信号来测试所述同步动态随机存取存储器核心。
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2962238B2 (ja) 1996-08-15 1999-10-12 日本電気株式会社 論理回路及びその試験方法
JP4229998B2 (ja) 1998-01-19 2009-02-25 株式会社ルネサステクノロジ 半導体装置および半導体装置の製造方法
JPH11219600A (ja) * 1998-02-03 1999-08-10 Mitsubishi Electric Corp 半導体集積回路装置
JP4079507B2 (ja) * 1998-05-12 2008-04-23 富士通株式会社 メモリ制御システムおよびメモリ制御方法
KR100296964B1 (ko) 1999-06-28 2001-11-01 박종섭 패킷 명령어 구동형 메모리소자
DE19939595C1 (de) * 1999-08-20 2001-02-08 Siemens Ag Anordnung zum Testen einer Vielzahl von Halbleiterschaltungen
JP4388641B2 (ja) * 1999-09-10 2009-12-24 富士通マイクロエレクトロニクス株式会社 集積回路の試験装置
JP4083944B2 (ja) * 1999-12-13 2008-04-30 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
US7073014B1 (en) 2000-07-28 2006-07-04 Micron Technology, Inc. Synchronous non-volatile memory system
US6496425B1 (en) 2000-08-21 2002-12-17 Micron Technology, Inc Multiple bit line column redundancy
US6445625B1 (en) 2000-08-25 2002-09-03 Micron Technology, Inc. Memory device redundancy selection having test inputs
US6504768B1 (en) 2000-08-25 2003-01-07 Micron Technology, Inc. Redundancy selection in memory devices with concurrent read and write
JP2002074948A (ja) 2000-08-28 2002-03-15 Mitsubishi Electric Corp 半導体集積回路装置
JP2002175689A (ja) * 2000-09-29 2002-06-21 Mitsubishi Electric Corp 半導体集積回路装置
JP4115676B2 (ja) * 2001-03-16 2008-07-09 株式会社東芝 半導体記憶装置
JP4212257B2 (ja) * 2001-04-26 2009-01-21 株式会社東芝 半導体集積回路
JP2002367400A (ja) 2001-06-08 2002-12-20 Mitsubishi Electric Corp 半導体集積回路装置
DE10129771A1 (de) * 2001-06-20 2003-01-23 Infineon Technologies Ag Testanordnung zum parallelen Funktionstest von Halbleiterspeicherbausteinen und Testverfahren
JP4339534B2 (ja) 2001-09-05 2009-10-07 富士通マイクロエレクトロニクス株式会社 メモリチップとロジックチップとを搭載し，メモリチップの試験を可能にした半導体装置
JP3754638B2 (ja) * 2001-09-14 2006-03-15 富士通株式会社 半導体装置
DE10146336A1 (de) * 2001-09-20 2003-04-10 Infineon Technologies Ag Modifikation der Funktonalität eines Chips unter Einsatz eines Multichipgehäuses
JP2004158098A (ja) 2002-11-06 2004-06-03 Renesas Technology Corp システム・イン・パッケージ型半導体装置
CN100343923C (zh) * 2003-01-28 2007-10-17 华为技术有限公司 一种测试sdram器件的方法
JP4152308B2 (ja) * 2003-12-08 2008-09-17 エルピーダメモリ株式会社 半導体集積回路装置
CN100430731C (zh) * 2004-03-24 2008-11-05 西北工业大学 微型惯性传感器件的芯核建模方法及芯核库
KR100609038B1 (ko) * 2004-05-06 2006-08-09 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티-포트 메모리 소자
JP4678717B2 (ja) * 2004-12-27 2011-04-27 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の設計方法
US7685487B1 (en) * 2005-03-22 2010-03-23 Advanced Micro Devices, Inc. Simultaneous core testing in multi-core integrated circuits
GB0514339D0 (en) * 2005-07-13 2005-08-17 Pace Micro Tech Plc Broadcast data receiver transmission
JP2007066026A (ja) * 2005-08-31 2007-03-15 Renesas Technology Corp 半導体装置とその試験方法及び製造方法
US20070162964A1 (en) * 2006-01-12 2007-07-12 Wang Liang-Yun Embedded system insuring security and integrity, and method of increasing security thereof
WO2007099579A1 (ja) * 2006-02-28 2007-09-07 Fujitsu Limited Ｒａｍマクロ、そのタイミング生成回路
JP2007335809A (ja) * 2006-06-19 2007-12-27 Nec Electronics Corp 半導体装置及び半導体装置の動作制御方法
JP2008005138A (ja) * 2006-06-21 2008-01-10 Nec Electronics Corp 半導体装置及び信号処理システム
KR100825779B1 (ko) * 2006-09-28 2008-04-29 삼성전자주식회사 반도체 메모리장치 및 이에 대한 웨이퍼 레벨 테스트 방법
KR20160029378A (ko) * 2014-09-05 2016-03-15 에스케이하이닉스 주식회사 반도체 장치
CN112466388A (zh) * 2019-10-17 2021-03-09 长江存储科技有限责任公司 采用有限数量的测试引脚测试存储器件的方法以及利用该方法的存储器件

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3315501B2 (ja) * 1993-11-19 2002-08-19 株式会社日立製作所 半導体記憶装置
JP3714489B2 (ja) * 1995-03-03 2005-11-09 株式会社日立製作所 ダイナミック型ｒａｍとメモリモジュール
JPH0936328A (ja) * 1995-07-14 1997-02-07 Hitachi Ltd ダイナミック型ｒａｍ

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