KR100296964B1 - 패킷 명령어 구동형 메모리소자 - Google Patents

패킷 명령어 구동형 메모리소자 Download PDF

Info

Publication number
KR100296964B1
KR100296964B1 KR1019990024577A KR19990024577A KR100296964B1 KR 100296964 B1 KR100296964 B1 KR 100296964B1 KR 1019990024577 A KR1019990024577 A KR 1019990024577A KR 19990024577 A KR19990024577 A KR 19990024577A KR 100296964 B1 KR100296964 B1 KR 100296964B1
Authority
KR
South Korea
Prior art keywords
data
block
load signal
signal
packet
Prior art date
Application number
KR1019990024577A
Other languages
English (en)
Other versions
KR20010003992A (ko
Inventor
김재형
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990024577A priority Critical patent/KR100296964B1/ko
Priority to GB0015703A priority patent/GB2354619B/en
Priority to US09/605,007 priority patent/US6256261B1/en
Priority to JP2000193494A priority patent/JP2001057076A/ja
Priority to DE10031433A priority patent/DE10031433B4/de
Publication of KR20010003992A publication Critical patent/KR20010003992A/ko
Application granted granted Critical
Publication of KR100296964B1 publication Critical patent/KR100296964B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Information Transfer Systems (AREA)
  • Memory System (AREA)

Abstract

본 발명은 패킷 명령어(packet command) 구동형 메모리에 관한 것으로서, 특히 정확하게 데이터를 전송할 수 있는 메모리소자에 관한 것이다.
본 발명의 메모리소자는 각 데이터패드를 통해 일정비트의 패킷 데이터를 클럭신호의 양에지에서 전송하기 위한 인터페이스블럭과; 상기 인터페이스블럭으로부터 발생된 데이터 로드신호에 따라서 상기 인터페이스블럭을 통해 전송된 패킷 데이터를 병렬데이타로 변환하여 코어블럭에 기입하거나 또는 코어블럭으로부터 독출된 패킷 데이터를 직렬데이타로 변환하여 클럭신호의 양에지에서 각 데이터패드를 통해 패킷형태로 전송하기 위한 데이터 시프트블럭과; 코아블럭으로부터 데이터 독출시 코어블럭으로부터 데이터의 독출준비가 완료되었음을 나타내는 확인신호에 따라서, 상기 인터페이스블럭으로부터 발생된 데이터 로드신호가 상기 데이터 시프트블럭으로 제공되도록 하는 로드신호 제어수단을 구비한다.

Description

패킷 명령어 구동형 메모리소자{packet command driving type memory device}
본 발명은 패킷 명령어 (packet cammand) 구동형 메모리에 관한 것으로, 특히 정확하게 데이터를 전송할 수 있는 메모리소자에 관한 것이다.
도 1은 일반적인 패킷명령어 구동형 메모리소자, 예를 들면 램버스디램(Rambus Dynamic RAM)의 블록구성도를 도시한 것이다.
도 1을 참조하면, 패킷명령어 구동형 메모리소자는 코아블럭(10)으로부터 패킷형태로 데이터를 전송받아 클럭신호에 따라 시리얼 데이터로 변환하거나 또는 데이터 패드블럭의 각 데이터를 통해 전송된 데이터를 병렬데이타로 변환하고 패킷형태로 코아블럭(10)으로 전송하여 기입하도록 하는 데이터 시프트블럭(20)과, 상기 데이터 시프트블럭(20)으로부터 데이터를 전송받아 클럭의 양에지에서 시리얼하게 데이터패드블럭(40)의 각 데이터 패드로 8비트씩 패킷된 데이터를 전송거나 또는 각 데이터패드를 통해 전송된 데이터를 클럭의 양에지에서 시리얼하게 데이터시프트블럭(20)으로 전송하기 위한 인터페이스블럭(30)을 구비한다.
상기한 바와같은 메모리소자는 데이터 기입시에는 각 클럭의 네가티브 에지 및 포지티브 에지에서 각각 1비트 데이터를 인터페이스블럭(30)으로 전송하여 각 데이터패드당 4클럭사이클동안 8비트씩 데이터를 패킷한다. 각 데이터패드를 통해 4클럭사이클동안 8비트씩 패킷된 데이터는 데이터 시프트블럭(20)으로 전송되어 직렬데이타가 병렬데이타로 변환되어 코아블럭(10)에 기입된다.
한편, 데이터 독출시에는 코어블럭(10)으로부터 독출된 데이터를 데이터 시프트블럭(20)을 통해 병렬데이타가 직렬데이타로 변환되고, 직렬변환된 데이터는 인터페이스블럭(30)을 통해 데이터패드블럭(40)으로 전달되어 데이터패드블럭(40)은 각 데이터패드를 통해 4사이클동안 8비트의 패킷데이타를 시리얼하게 출력하게 된다. 이때, 데이터패드블럭(40)은 16개의 데이터패드를 구비하고 있으므로, 1.25ns 당 16 개의 데이터를 외부로 전송하므로, 1.6GBps를 갖는다.
상기한 바와같은 종래의 메모리소자는 한 칩내에서 데이터 패드블럭(40)에기본적으로 16개의 데이터패드를 구비하고 있으므로, 16x8bits = 128bits 의 데이터가 인터페이스블럭(30)을 통해 데이터 스프트블럭(20)으로 전송된다.
상기한 바와같은 구성을 갖는 종래의 메모리소자는 코어블럭(10)으로부터 데이터 시프트블럭(20)으로 데이터를 로드하기 위해서는 항상 칼럼패킷이 인가된 후 일정시간경과후 로드신호 load_rd_pipe 가 발생된다. 공정편차나 기타 외부요인으로 인하여 코아블럭으로부터 데이터가 늦게 독출되거나 또는 128bits 의 데이터패스에 스큐가 발생하는 경우에도 인터페이스블럭(30)으로부터 항상 일정한 시간에 데이터 시프트블럭(20)으로 로드신호 load_rd_pipe 가 발생하기 때문에 정확하게 데이터를 전송할 수 없는 문제점이 발생하게 된다.
본 발명은 상기한 바와같은 종래기술의 문제점을 해결하기 위한 것으로서, 코아블럭으로부터 데이터의 독출이 완료된 시점에서 데이터로드신호가 데이터시프트블럭으로 발생하도록 함으로써 정확하게 데이터를 전송할 수 있도록 한 패킷명령어 구동형 메모리소자를 제공하는 데 그 목적이 있다.
도1은 종래기술에 의한 패킷명령어 구동형 메모리소자의 개략적인 구조도,
도2는 도 1의 메모리소자의 구동파형도,
도3은 본 발명의 실시예에 따른 패킷명령어 구동형 메모리소자에 있어서, 로드신호 제어회로도,
도4a 내지 도4e는 도3의 동작타이밍도,
(도면의 주요 부분에 대한 부호의 설명)
10 : 코어블럭 20 : 데이터 시프트블럭
30 : 인터페이스블럭 40 : 데이타패드블럭
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 각 데이터패드를 통해 일정비트의 패킷 데이터를 클럭신호의 양에지에서 전송하기 위한 인터페이스블럭과; 상기 인터페이스블럭으로부터 발생된 데이터 로드신호에 따라서 상기 인터페이스블럭을 통해 전송된 패킷 데이터를 병렬데이타로 변환하여 코어블럭에 기입하거나 또는 코어블럭으로부터 독출된 패킷 데이터를 직렬데이타로 변환하여 클럭신호의 양에지에서 각 데이터패드를 통해 패킷형태로 전송하기 위한 데이터 시프트블럭과; 코아블럭으로부터 데이터 독출시 코어블럭으로부터 데이터의 독출준비가 오나료되었음을 나타내는 확인신호에 따라서, 상기 인터페이스블럭으로부터 발생된 데이터 로드신호가 상기 데이터 시프트블럭으로 제공되도록 하는 로드신호 제어수단을 구비하는 패킷명령어 구동형 메모리소자를 제공하는 것을 특징으로 한다.
상기 로드신호 제어수단은 상기 인터페이스블럭으로부터 발생된 데이터 로드신호를 반전시켜 주기위한 제1인버터와; 상기 제1인버터를 통해 반전된 데이터 로드신호와 상기 코아블럭으로부터 발생된 확인신호를 일입력으로 하고, 타입력으로 서로 다른 출력신호가 크로스커플되는 제1 및 제2노아 게이트와; 상기 제1노아 게이트의 출력신호와 상기 데이터 로드신호를 입력으로 하는 제3노아 게이트와; 상기 제3노아 게이트의 출력신호를 반전시켜 상기 확인신호에 의해 콘트롤된 로드신호를 상기 데이터 시프트블럭으로 제공하는 것을 특징으로 한다.
상기 로드신호 제어수단은 상기 인터페이스 블록 또는 데이터 스프트블럭중 하나에 내장되고, 상기 확인신호에 의해 콘트롤된 로드신호는 상기 확인신호가 코아블럭으로부터 발생된 후 데이터시프트블럭으로 전송되도록 하는 것을 특징으로 한다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 패킷 명령어 구동형 메모리소자에 있어서, 데이터 시프트블럭으로부터 데이터 시프트블럭으로 전송되는 로드신호를 데이터 독출이 완료된 후 데이터 스프트블럭으로 전송되도록 제어하는 회로를 도시한 것이다.
본 발명에 있어서 패킷명령어 구동형 메모리소자의 블록구성은 도 1과 동일하다. 본 발명의 패킷명령어 구동형 메모리소자에 있어서, 로드신호 제어회로는 인터페이스블럭(30)에 내장될 수 도 있으며, 데이터 시프트블럭(20)에 내장될 수도 있다.
본 발명의 메모리소자는 인터페이스블럭(30)으로부터 발생된 로드신호 load_rd_pipe가 발생되면, 도 3의 로드신호 제어회로를 통해 데이터의 독출완료를 확인하는 신호 io_stb 신호에 종속되는 로드신호 load)rd_pipe'를 발생하여 이 로드신호에 따라 데이터 시프트블럭(20)이 데이터를 전송하도록 하는 것이다.
도 3을 참조하면, 본 발명의 로드신호 제어회로는 상기 인터페이스블럭(30)으로부터 발생된 로드신호 load_rd_pipe를 반전시켜주기 위한 제1인버터(31)와, 상기 제1인버터(31)의 출력과 코아블럭(10)이 데이터 독출을 완료하였음을 확인하기 위한 확인신호 io_stb 를 각각 일입력으로 하고 그의 출력이 서로의 타입력으로 크로스커플되는 제1 및 제2노아 게이트(32, 33)와, 상기 제1노아 게이트(32)의 출력신호와 상기 로드신호 load_rd_pipe 를 두 입력으로 하는 제3노아 게이트(34)와, 상기 제3노아 게이트(34)의 출력을 반전시켜 데이터 독출 확인신호(io_stb)에 콘트롤(종속된) 로드신호 load_rd_pipe'를 발생한다.
상기한 바와같은 구성을 갖는 본 발명의 동작을 도 4의 파형도를 도시하여 설명하면 다음과 같다.
코아블럭(10)으로부터 데이터를 독출하기 위하여 인터페이스블럭(30)으로부터 데이터 독출용 제어신호(COLCYC)가 발생되면, 코아블럭(10)으로부터 하이상태의 확인신호 io_stb 가 발생되고, 이어서 인터페이스블럭(30)으로부터 로드신호 load_rd_pipe 가 발생된다.
로드신호 제어회로는 도 4A 의 상기 로드신호 load_rd_pipe 를 제1인버터(31)를 통해 반전시켜 제1노아 게이트(32)의 일입력으로 인가하고, 도 4B의 상기 독출용 제어신호 io_stb를 입력하여 제2노아 게이트(33)의 일입력으로 제공한다.
그러므로, 제1노아 게이트(32)의 출력은 도 4C와 같이 되고, 상기 제1노아 게이트(32)의 출력과 로드신호 load_rd_ppe를 두 입력으로 하는 제3노아 게이트(34)의 출력은 도 4E와 같이 된다.
따라서, 상기 제3노아 게이트(34)의 출력은 제2인버터(35)를 통해 반전되어 도 4D와 같이 io_stb 신호에 의해 종속되는 로드신호 load_rd_pipe'를 발생하게 된다.
그러므로, 본 발명에서는 코어블럭(10)으로부터 데이터를 독출하기 위해 인터페이스블럭(30)으로부터 코어블럭(10)으로 colcyc 가 발생되면, 코아블럭(10)으로부터 데이터의 독출준비가 완료되었음을 나타내는 확인신호 io_stb 를 발생되는데, 상기의 로드신호 제어회로를 통해 인터페이스블럭(30)으로부터 발생된 로드신호 load_rd_pipe를 상기 확인신호 io_stb 에 동기시켜 줌으로써 확인신호 io_stb 에 종속되는 로드신호 load_rd_pipe' 를 발생하게 된다.
상기 io_stb 에 콘트롤된 로드신호 load_rd_pipe' 가 발생되면 코어블럭(10)으로부터 독출된 데이터를 정확하게 데이터 시프트블럭(20)으로 전송되게 된다.
즉, 코아블럭(10)으로부터 데이터의 독출준비가 완료되었음을 나타내는 확인신호 io_stb 가 발생된 다음에 코아블럭(10)으로 로드신호 load_rd_pipe 신호가 제공되도록 함으로써 공정편차(process variation)이나 레이아웃상의 기생스큐(parasitic skew)등에 의한 영향을 배제하고 정확하게 코아블럭으로부터 데이터를 독출하도록 한다.
이상에서 자세히 설명된 바와 같이, 본 발명의 메모리소자는 코아블럭으로부터 데이터의 독출준비가 되었는가에 관계없이 로드신호를 인터페이스블럭으로부터 코아블럭으로 제공됨으로써 코아블럭으로부터의 데이터 독출시 오류가 발생되었으나, 이와는 달리 본 발명에서는 코아블럭으로부터 데이터의 독출분비가 완료된 다음에 코아블럭으로 로드신호가 제공되도록 함으로써 정확하게 코아블럭으로부터 데이터를 독출할 수 있는 이점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (4)

  1. 각 데이터패드를 통해 일정비트의 패킷 데이터를 클럭신호의 양에지에서 전송하기 위한 인터페이스블럭과;
    상기 인터페이스블럭으로부터 발생된 데이터 로드신호에 따라서 상기 인터페이스블럭을 통해 전송된 패킷 데이터를 병렬데이타로 변환하여 코어블럭에 기입하거나 또는 코어블럭으로부터 독출된 패킷 데이터를 직렬데이타로 변환하여 클럭신호의 양에지에서 각 데이터패드를 통해 패킷형태로 전송하기 위한 데이터 시프트블럭과;
    코아블럭으로부터 데이터 독출시 코어블럭으로부터 데이터의 독출준비가 완료되었음을 나타내는 확인신호에 따라서, 상기 인터페이스블럭으로부터 발생된 데이터 로드신호가 상기 데이터 시프트블럭으로 제공되도록 하는 로드신호 제어수단을 구비하는 것을 특징으로 하는 패킷명령어 구동형 메모리소자.
  2. 제1항에 있어서, 상기 로드신호 제어수단은 상기 인터페이스 블록 또는 데이터 스프트블럭중 하나에 내장되는 것을 특징으로 하는 패킷명령어 구동형 메모리소자.
  3. 제1항에 있어서, 상기 로드신호 제어수단은
    상기 인터페이스블럭으로부터 발생된 데이터 로드신호를 반전시켜 주기위한제1인버터와;
    상기 제1인버터를 통해 반전된 데이터 로드신호와 상기 코아블럭으로부터 발생된 확인신호를 일입력으로 하고, 타입력으로 서로 다른 출력신호가 크로스커플되는 제1 및 제2노아 게이트와;
    상기 제1노아 게이트의 출력신호와 상기 데이터 로드신호를 입력으로 하는 제3노아 게이트와;
    상기 제3노아 게이트의 출력신호를 반전시켜 상기 확인신호에 의해 콘트롤된 로드신호를 상기 데이터 시프트블럭으로 제공하는 것을 특징으로 하는 패킷명령어 구동형 메모리소자.
  4. 제1항에 있어서, 상기 확인신호에 의해 콘트롤된 로드신호는 상기 확인신호가 코아블럭으로부터 발생된 후 데이터시프트블럭으로 전송되도록 하는 것을 특징으로 하는 패킷명령어 구동형 메모리소자.
KR1019990024577A 1999-06-28 1999-06-28 패킷 명령어 구동형 메모리소자 KR100296964B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1019990024577A KR100296964B1 (ko) 1999-06-28 1999-06-28 패킷 명령어 구동형 메모리소자
GB0015703A GB2354619B (en) 1999-06-28 2000-06-27 Memory device with packet command
US09/605,007 US6256261B1 (en) 1999-06-28 2000-06-27 Memory device with packet command
JP2000193494A JP2001057076A (ja) 1999-06-28 2000-06-27 パケットコマンド駆動型メモリ素子
DE10031433A DE10031433B4 (de) 1999-06-28 2000-06-28 Speichervorrichtung mit Paketbefehl

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990024577A KR100296964B1 (ko) 1999-06-28 1999-06-28 패킷 명령어 구동형 메모리소자

Publications (2)

Publication Number Publication Date
KR20010003992A KR20010003992A (ko) 2001-01-15
KR100296964B1 true KR100296964B1 (ko) 2001-11-01

Family

ID=19595776

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990024577A KR100296964B1 (ko) 1999-06-28 1999-06-28 패킷 명령어 구동형 메모리소자

Country Status (5)

Country Link
US (1) US6256261B1 (ko)
JP (1) JP2001057076A (ko)
KR (1) KR100296964B1 (ko)
DE (1) DE10031433B4 (ko)
GB (1) GB2354619B (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980033805A (ko) * 1996-11-01 1998-08-05 김광호 반도체 메모리장치의 데이타 버스 선택 제어회로
JPH10208470A (ja) * 1997-01-17 1998-08-07 Nec Corp 同期型半導体記憶装置
KR19990010752A (ko) * 1997-07-18 1999-02-18 윤종용 고속 메모리 장치에서 패킷을 이용한 버스트 블럭 기록 방법
KR19990048133A (ko) * 1997-12-08 1999-07-05 윤종용 반도체 메모리 장치의 핀 어사인먼트 방법 및 패킷 단위의 신호를 입력으로 하는 반도체 메모리장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5240937B2 (ko) * 1972-05-16 1977-10-15
US5390308A (en) * 1992-04-15 1995-02-14 Rambus, Inc. Method and apparatus for address mapping of dynamic random access memory
US5369617A (en) 1993-12-21 1994-11-29 Intel Corporation High speed memory interface for video teleconferencing applications
US5937436A (en) 1996-07-01 1999-08-10 Sun Microsystems, Inc Network interface circuit including an address translation unit and flush control circuit and method for checking for invalid address translations
JPH10283777A (ja) 1997-04-04 1998-10-23 Mitsubishi Electric Corp Ｓｄｒａｍコアと論理回路を単一チップ上に混載した半導体集積回路装置およびｓｄｒａｍコアのテスト方法
JP3061009B2 (ja) 1997-06-27 2000-07-10 日本電気株式会社 ＲａｍｂｕｓＤＲＡＭ用バイアステスト回路
US5889726A (en) 1997-11-17 1999-03-30 Micron Electronics, Inc. Apparatus for providing additional latency for synchronously accessed memory
US6202119B1 (en) * 1997-12-19 2001-03-13 Micron Technology, Inc. Method and system for processing pipelined memory commands
KR100275751B1 (ko) * 1998-11-09 2000-12-15 윤종용 구조가 간단한 반도체 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980033805A (ko) * 1996-11-01 1998-08-05 김광호 반도체 메모리장치의 데이타 버스 선택 제어회로
JPH10208470A (ja) * 1997-01-17 1998-08-07 Nec Corp 同期型半導体記憶装置
KR19990010752A (ko) * 1997-07-18 1999-02-18 윤종용 고속 메모리 장치에서 패킷을 이용한 버스트 블럭 기록 방법
KR19990048133A (ko) * 1997-12-08 1999-07-05 윤종용 반도체 메모리 장치의 핀 어사인먼트 방법 및 패킷 단위의 신호를 입력으로 하는 반도체 메모리장치

Also Published As

Publication number Publication date
GB2354619A (en) 2001-03-28
DE10031433A1 (de) 2001-03-22
DE10031433B4 (de) 2012-05-16
KR20010003992A (ko) 2001-01-15
JP2001057076A (ja) 2001-02-27
GB0015703D0 (en) 2000-08-16
GB2354619B (en) 2003-06-18
US6256261B1 (en) 2001-07-03

Similar Documents

Publication Publication Date Title
JP2010015667A (ja) データ伝達回路及びそれを備える半導体メモリ装置
KR100853479B1 (ko) 반도체 메모리 장치
KR100515073B1 (ko) 효율적으로 데이터 셋업타임을 조정할 수 있는 반도체메모리 장치 및 그 구동 방법
US8248126B2 (en) Clock control circuit and data alignment circuit including the same
JP5390310B2 (ja) 半導体集積回路
JP2011014221A (ja) 半導体メモリ装置及びそのデータ書込み方法
KR100296964B1 (ko) 패킷 명령어 구동형 메모리소자
KR100360409B1 (ko) 명령 및 어드레스 전용 스트로브 신호를 이용하는 반도체메모리장치 및 이의 명령 및 어드레스 입력방법
KR100903368B1 (ko) 고속으로 데이터 송신할 수 있는 반도체 메모리 장치
KR100585128B1 (ko) 입력 신호들의 주파수에 따라 다른 타입의 터미네이션장치들을 가지는 반도체 메모리 장치 및 이를 구비하는반도체 메모리 시스템
US20060209619A1 (en) Data input circuit of synchronous semiconductor memory device using data sampling method for changing DQS domain to clock domain
KR100961200B1 (ko) 데이터출력제어회로
KR100333648B1 (ko) 데이타스트로브신호의 폴링에지에 동기되어 쓰기동작을 수행하는 디디알에스 디램
US6405260B2 (en) Data transmission method and apparatus for interfacing between main system and microcomputer
KR100484259B1 (ko) 데이터 얼라인 마진이 향상된 동기식 메모리 장치
KR20120003247A (ko) 테스트 신호 생성장치, 이를 이용하는 반도체 메모리 장치 및 이의 멀티 비트 테스트 방법
JP2629027B2 (ja) インターフェース方式
KR100273308B1 (ko) 데이터 입/출력 회로
KR100633334B1 (ko) 디디알 에스디램의 데이터 입력 제어 방법 및 장치
KR20190120575A (ko) 샘플링 회로 및 이를 이용한 반도체 메모리 장치
KR100418399B1 (ko) 반도체 메모리 장치 및 이 장치의 데이터 입출력 기준신호출력방법
KR100525909B1 (ko) 데이터 입력 버퍼
KR20020097439A (ko) 반도체 메모리장치의 라이트회로
KR100656446B1 (ko) 반도체 메모리 장치의 어드레스 입력 회로
TW202341146A (zh) 半導體裝置、記憶體裝置以及記憶體系統

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130426

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20140423

Year of fee payment: 14

FPAY Annual fee payment
LAPS Lapse due to unpaid annual fee