JP2011014221A - 半導体メモリ装置及びそのデータ書込み方法 - Google Patents

半導体メモリ装置及びそのデータ書込み方法 Download PDF

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Abstract

【課題】データ書込み動作における安全性を向上させる半導体メモリ装置及びそのデータ書込み方法。
【解決手段】検出開始信号及び検出終了信号に応じてデータをラッチ及び駆動し、駆動されたデータを、第１のグローバルデータバスを介して伝送するデータラッチ駆動部；データマスキング信号をラッチ及び駆動し、駆動されたデータマスキング信号を、第２のグローバルデータバスを介して伝送するデータマスキングラッチ駆動部；データ及びデータマスキング信号に対するエラー検出動作を行い、エラー検出信号を生成するエラー検出部；エラー検出信号を駆動して第３のグローバルデータバスを介して伝送するエラー検出駆動部；データマスキング信号と、エラー検出信号とに応じて、書込み制御信号を生成する書込み制御部；及び、書込み制御信号に応じて、第１のグローバルデータバスを介して伝送される整列データをコア回路に書き込むデータ書込み部を含む。
【選択図】図２

Description

本発明は、半導体メモリ装置に関し、特に、半導体メモリ装置のデータ書込み回路及び方法に関する。
一般に、半導体メモリ装置は、外部のメモリ制御装置に対し直列に複数ビットのデータのやり取りを行う。反面、半導体メモリ装置の内部では、複数ビットのデータをコア(Core)領域に伝送したりコア領域から出力したりするために、複数のグローバルデータバス(ＧＩＯ)を備え、グローバルデータバス(ＧＩＯ)を介して伝送される複数ビットのデータは、並列の形態を帯びることになる。このように、半導体メモリ装置の内部では、複数ビットのデータが並列に伝送され、半導体メモリ装置の外部では、複数ビットのデータが直列に伝送される。よって、半導体メモリ装置のデータ書込み回路は、直列データを並列に整列させる。以後、データ書込み回路は、並列に整列されたデータをグローバルデータバス(ＧＩＯ)を介してコア回路の領域に伝達する。
半導体メモリ装置は、複数のデータ入力バッファが備えられ、外部から同時に複数のデータが入力される。また、半導体メモリ装置は、各データ入力バッファーと共にデータマスキング(Data Masking)入力バッファが備えられ、データマスキング信号が入力される。データマスキング信号は、データ入力バッファを介して入力されるデータのビットの一部が、コア回路に入力されないようにするために入力される信号である。
一般に、半導体メモリ装置は、入力データのエラー検出のための回路構成を備え、ＣＲＣ(Cyclic Redundancy Check)のような技術を用いて、入力データビットに不良ビットが含まれているか否かを判別する。ここで、前記入力データだけでなく、データマスキング信号にも不良ビットが含まれる可能性がある。データマスキング信号に不良ビットが含まれる場合、不要なデータがコア回路に書き込まれる現象が発生し得るため、入力データに不良ビットが含まれる場合よりも深刻な誤動作を招くことになる。
図１は、従来の半導体メモリ装置のデータ書込み回路の動作を説明するための図である。
図１に示すように、連続した８ビットの入力データ(ＤＩＮ＜１：８＞)と、データマスキング信号(ＤＭ)とが共に入力される場合、コア回路にどのような形態でデータ(Ｄ＿ＣＯＲＥ)が書き込まれるのかを確認できる。すなわち、データマスキング信号(ＤＭ)のイネーブルビットに対応する入力データ(ＤＩＮ）のビットはコア回路に書き込まれず、データマスキング信号(ＤＭ)のディセーブルビットに対応する入力データ(ＤＩＮ)のビットはコア回路に書き込まれる。データマスキング信号(ＤＭ)に対し点線で示すビットは、データマスキング信号(ＤＭ)にエラーが発生して、イネーブルされなければならないビットがディセーブルされる場合を示す。このとき、不要な入力データのビット(ＤＩＮ＜３＞)がコア回路に書き込まれるエラーが発生し、これは、半導体メモリ装置のデータ書込み動作を歪曲する結果を誘発する。ところが、エラー検出信号は、コア回路にエラービットを含むデータが伝送された後に発生するため、エラーデータの書込みの防止機能が遂行されない。
入力データにエラービットが含まれる場合には、以後、メモリ制御装置がエラー検出信号(ＥＲＲ)に応じてデータを再伝送すれば、問題が解決される。しかしながら、データマスキング信号(ＤＭ)にエラーが含まれる場合には、不要な入力データビット(ＤＩＮ＜３＞)が既にコア回路に入力されているので、問題点を解決し難くなる。
このように、従来の半導体メモリ装置は、データマスキング信号にエラーが発生する場合、データ書込み動作におけるエラーを回避し難い。特に、半導体メモリ装置の高速動作の具現と伴い、このようなエラー発生の頻度も高まっている。よって、従来の半導体メモリ装置は、データ書込み動作の安全性に対する信頼度を担保するのに根本的に脆弱な構造を持っている。
特開２００２−０５０１７９号 米国登録特許７５７７０５７号
本発明の目的は、データ書込み動作における安全性を向上させる半導体メモリ装置及びそのデータ書込み方法を提供することにある。
本発明の一実施例による半導体メモリ装置は、検出開始信号及び検出終了信号に応じてデータをラッチ及び駆動し、前記駆動されたデータを、第１のグローバルデータバスを介して伝送するデータラッチ駆動部；前記検出開始信号及び前記検出終了信号に応じてデータマスキング信号をラッチ及び駆動し、前記駆動されたデータマスキング信号を、第２のグローバルデータバスを介して伝送するデータマスキングラッチ駆動部；前記検出開始信号及び前記検出終了信号に応じて、前記データ及び前記データマスキング信号に対するエラー検出動作を行い、エラー検出信号を生成するエラー検出部；前記エラー検出信号を駆動して第３のグローバルデータバスを介して伝送するエラー検出駆動部；前記第２のグローバルデータバスを介して伝送されるデータマスキング信号と、前記第３のグローバルデータバスを介して伝送されるエラー検出信号とに応じて、書込み制御信号を生成する書込み制御部；及び、前記書込み制御信号に応じて、前記第１のグローバルデータバスを介して伝送される整列データをコア回路に書き込むデータ書込み部を含む。
本発明の他の実施例による半導体メモリ装置は、検出開始信号、検出終了信号及びエラー検出信号に応じてデータをラッチ及び駆動し、前記駆動されたデータを、第１のグローバルデータバスを介して伝送するデータラッチ駆動部；前記検出開始信号、前記検出終了信号及び前記エラー検出信号に応じてデータマスキング信号をラッチ及び駆動し、前記駆動されたデータマスキング信号を、第２のグローバルデータバスを介して伝送するデータマスキングラッチ駆動部；前記検出開始信号及び前記検出終了信号に応じて、前記データ及び前記データマスキング信号に対するエラー検出動作を行い、前記エラー検出信号を生成するエラー検出部；及び、前記第２のグローバルデータバスを介して伝送されるデータマスキング信号に応じて、前記第１のグローバルデータバスを介して伝送されるデータをコア回路に書き込むデータ書込み部を含む。
本発明のまた他の実施例による半導体メモリ装置のデータ書込み方法は、検出開始信号をイネーブルさせ、データ及びデータマスキング信号をそれぞれラッチする段階；前記データ及び前記データマスキング信号に対するエラー検出動作を行い、エラー検出信号を生成する段階；検出終了信号をイネーブルさせ、前記ラッチされたデータ、前記ラッチされたデータマスキング信号及び前記エラー検出信号を駆動して、それぞれのグローバルデータバスを介して伝送する段階；及び、前記それぞれのグローバルデータバスを介して伝送されるエラー検出信号及びデータマスキング信号に応じて、前記グローバルデータバスを介して伝送されるデータのコア回路への書込みの可否を制御する段階を含む。
本発明のまた他の実施例による半導体メモリ装置のデータ書込み方法は、検出開始信号をイネーブルさせ、データ及びデータマスキング信号をそれぞれラッチする段階；前記データ及び前記データマスキング信号に対するエラー検出動作を行なってエラー検出信号を生成する段階；検出終了信号をイネーブルさせた後、前記エラー検出信号のイネーブルの可否により、前記ラッチされたデータ及び前記ラッチされたデータマスキング信号を駆動して、それぞれのグローバルデータバスを介して伝送する段階；及び、前記グローバルデータバスを介して伝送されるデータマスキング信号に応じて、前記グローバルデータバスを介して伝送されるデータのコア回路への書込みの可否を制御する段階を含む。
本発明の半導体メモリ装置及びデータ書込み方法は、データ及びデータマスキング信号に対するエラー検出動作を完了し、エラーが検出されない場合のみにデータをコア回路に書き込むことで、データのエラービットがコア回路に書き込まれる誤動作を抑制し、データ書込み動作の安全性を向上させる。
従来の半導体メモリ装置のデータ書込み回路の動作を説明するための図である。 本発明の一実施例による半導体メモリ装置の構成を示すブロック図である。 図２に示すデータラッチ駆動部の構成図である。 本発明の他の実施例による半導体メモリ装置の構成を示すブロック図である。 図４に示すデータラッチ駆動部の構成図である。
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
図２は、本発明の一実施例による半導体メモリ装置１の構成を示すブロック図である。
図２に示すように、本発明の一実施例による半導体メモリ装置１は、データ整列部１０、データマスキング整列部２０、データラッチ駆動部３０及びデータマスキングラッチ駆動部４０を含む。データ整列部１０は、データストロボクロック（ＤＱＳ）及びデータ入力ストロボ信号（ＤＳＴＢ）に応じて、直列に入力される複数ビットの入力データ（ＤＩＮ）を並列に整列して、整列データ（ＤＡＬＮ）を生成する。データマスキング整列部２０は、データストロボクロック（ＤＱＳ）及びデータ入力ストロボ信号（ＤＳＴＢ）に応じて、直列に入力される複数ビットの入力データマスキング信号（ＤＭＩＮ）を並列に整列して、整列データマスキング信号（ＤＭＡＬＮ）を生成する。データラッチ駆動部３０は、検出開始信号（ＤＳＴＴ）及び検出終了信号（ＤＳＴＰ）に応じて、整列データ（ＤＡＬＮ）をラッチ及び駆動して駆動データ（ＤＤＲＶ）を生成し、駆動データ（ＤＤＲＶ）を第１のグローバルデータバス（ＧＩＯ１）を介して伝送する。データマスキングラッチ駆動部４０は、検出開始信号（ＤＳＴＴ）及び検出終了信号（ＤＳＴＰ）に応じて、整列データマスキング信号（ＤＭＡＬＮ）をラッチ及び駆動して、駆動データマスキング信号（ＤＭＤＲＶ）を生成し、駆動データマスキング信号（ＤＭＤＲＶ）を第２のグローバルデータバス（ＧＩＯ２）を介して伝送する。
また、半導体メモリ装置１は、エラー検出部５０、エラー検出駆動部６０、データラッチ部７０、データマスキングラッチ部８０、エラー検出ラッチ部９０、書込み制御部１００及びデータ書込み部１１０を含む。エラー検出部５０は、検出開始信号（ＤＳＴＴ）及び検出終了信号（ＤＳＴＰ）に応じて、整列データ（ＤＡＬＮ）及び整列データマスキング信号（ＤＭＡＬＮ）に対するエラー検出動作を行い、エラー検出信号（ＥＲＤＥＴ）を生成する。エラー検出駆動部６０は、エラー検出信号（ＥＲＤＥＴ）の駆動により駆動エラー検出信号（ＥＲＤＤＲＶ）を生成し、第３のグローバルデータバス（ＧＩＯ３）を介して伝送する。データラッチ部７０は、第１のグローバルデータバス（ＧＩＯ１）を介して伝送される駆動データ（ＤＤＲＶ）をラッチして、ラッチデータ（ＤＬＡＴ）を生成する。データマスキングラッチ部８０は、第２のグローバルデータバス（ＧＩＯ２）を介して伝送される駆動データマスキング信号（ＤＭＤＲＶ）をラッチして、ラッチデータマスキング信号（ＤＭＬＡＴ）を生成する。エラー検出ラッチ部９０は、第３のグローバルデータバス（ＧＩＯ３）を介して伝送される駆動エラー検出信号（ＥＲＤＤＲＶ）をラッチして、ラッチエラー検出信号（ＥＲＤＬＡＴ）を生成する。書込み制御部１００は、ラッチデータマスキング信号（ＤＭＬＡＴ）及びラッチエラー検出信号（ＥＲＤＬＡＴ）に応じて、書込み制御信号（ＷＴＣＴＲＬ）を生成する。データ書込み部１１０は、書込み制御信号（ＷＴＣＴＲＬ）に応じて、ラッチデータ（ＤＬＡＴ）をコア回路１２０に書き込む。
データストロボクロック（ＤＱＳ）及びデータ入力ストロボ信号（ＤＳＴＢ）は、互いに異なるクロックドメインに属する信号である。すなわち、データストロボクロック（ＤＱＳ）は外部から入力されるクロック信号であり、データ入力ストロボ信号（ＤＳＴＢ）は内部クロックから生成される信号である。データ整列部１０は、データストロボクロック（ＤＱＳ）に応じて入力データ（ＤＩＮ）を並列に整列し、データ入力ストロボ信号（ＤＳＴＢ）に応じて整列されたデータをラッチして、整列データ（ＤＡＬＮ）を生成する。データマスキング整列部２０も、データ整列部１０のような動作により、整列データマスキング信号（ＤＭＡＬＮ）を生成する。
検出開始信号（ＤＳＴＴ）は、エラー検出部５０の動作を開始させる信号である。検出終了信号（ＤＳＴＰ）は、エラー検出部５０の動作が終了される時点にイネーブルされるように、検出開始信号（ＤＳＴＴ）をリプリカ（Replica）遅延器（図示せず）を用いて遅延させて生成した信号である。データラッチ駆動部３０は、検出開始信号（ＤＳＴＴ）がイネーブルされると、整列データ（ＤＡＬＮ）をラッチし、検出終了信号（ＤＳＴＰ）がイネーブルされると、ラッチされたデータを駆動して駆動データ（ＤＤＲＶ）を生成する。同様に、データマスキングラッチ駆動部４０は、検出開始信号（ＤＳＴＴ）がイネーブルされると、整列データマスキング信号（ＤＭＡＬＮ）をラッチし、検出終了信号（ＤＳＴＰ）がイネーブルされると、ラッチされたデータマスキング信号を駆動して駆動データマスキング信号（ＤＭＤＲＶ）を生成する。エラー検出部５０も同様に、検出開始信号（ＤＳＴＴ）及び検出終了信号（ＤＳＴＰ）に応じて動作し、エラー検出信号（ＥＲＤＥＴ）を生成するが、エラー検出信号（ＥＲＤＥＴ）は半導体メモリ装置の外部のメモリ制御装置にも伝達される。
ここでは、データラッチ部７０、データマスキングラッチ部８０及びエラー検出ラッチ部９０を備えるものと表現したが、このようなラッチ部の構成は、必要に応じて省略し得る。
書込み制御部１００は、図２に示すように、第１のノアゲート（ＮＲ１）により具現され得る。このような構成により、エラー検出部５０からエラーが検出されてラッチエラー検出信号（ＥＲＤＬＡＴ）がイネーブルされると、書込み制御信号（ＷＴＣＴＲＬ）をディセーブルさせる。これにより、データ書込み部１１０は、ラッチデータ（ＤＬＡＴ）をコア回路１２０に書き込む動作を中止する。
これに対し、ラッチエラー検出信号（ＥＲＤＬＡＴ）がディセーブルされると、書込み制御部１００は、ラッチデータマスキング信号（ＤＭＬＡＴ）を反転駆動して、書込み制御信号（ＷＴＣＴＲＬ）を生成する。これにより、データ書込み部１１０は、ラッチデータ（ＤＬＡＴ）をコア回路１２０に書き込む。
すなわち、本発明の実施例による半導体メモリ装置１は、エラー検出部５０のエラー検出動作が完了するまで、整列データ（ＤＡＬＮ）及び整列データマスキング信号（ＤＭＡＬＮ）が各グローバルデータバスに伝達されないようにする。以後、エラー検出動作が完了すると、整列データ（ＤＡＬＮ）及び整列データマスキング信号（ＤＭＡＬＮ）をそれぞれ駆動し、それぞれのグローバルデータバスを介して駆動データ（ＤＤＲＶ）及び駆動データマスキング信号（ＤＭＤＲＶ）を伝送する。このとき、整列データ（ＤＡＬＮ）及び整列データマスキング信号（ＤＭＡＬＮ）からエラーが発生して、エラー検出信号（ＥＲＤＥＴ）がイネーブルされると、結局駆動データ（ＤＤＲＶ）がコア回路１２０に書き込まれないように制御する。このような構成及び動作により、半導体メモリ装置は、データマスキング信号にエラービットが含まれている場合、不所望のデータがコア回路１２０に書き込まれる誤動作を防止できる。
前記多様な制御及びデータ信号は、単一ビットのデータ及び信号だけでなく、複数ビットのデータ及び信号を含むものと理解されるべきである。例えば、ラッチデータ（ＤＬＡＴ）は６４ビットのデータであり、ラッチデータマスキング信号（ＤＭＬＡＴ）は８ビットの信号であり、ラッチエラー検出信号（ＥＲＤＬＡＴ）は１ビットの信号であり得る。ここで、書込み制御部１００は、それぞれ入力により８ビットのラッチデータマスキング信号（ＤＭＬＡＴ）及び１ビットのラッチエラー検出信号（ＥＲＤＬＡＴ）を受信する８つのノアゲート（ＮＲ１）を含むことができる。この場合、書込み制御部１００は、８ビットの書込み制御信号（ＷＴＣＴＲＬ）を出力し、データ書込み部１１０は、６４ビットのラッチデータ（ＤＬＡＴ）を受信してコア回路１２０に６４ビットのデータを出力する。ここで、６４ビットのラッチデータ（ＤＬＡＴ）の各８ビットは、８ビットの書込み制御信号（ＷＴＣＴＲＬ）のそれぞれのビットにより制御できる。
図３は、図２に示すデータラッチ駆動部３０の構成図であって、複数ビットからなる整列データ（ＤＡＬＮ）から一つのビット（ＤＡＬＮ＜ｉ＞）だけをラッチ及び駆動する構成に関するものである。
図３に示すように、データラッチ駆動部３０は、ラッチ部３０２及び駆動部３０４を含む。ラッチ部３０２は、検出開始信号（ＤＳＴＴ）及び検出終了信号（ＤＳＴＰ）に応じて、整列データ（ＤＡＬＮ＜ｉ＞）をラッチする。駆動部３０４は、検出終了信号（ＤＳＴＰ）に応じて、ラッチ部３０２から伝達される信号を駆動して、駆動データ（ＤＤＲＶ＜ｉ＞）を生成する。
ラッチ部３０２は、検出開始信号（ＤＳＴＴ）が入力される第１のインバータ（ＩＶ１）；検出開始信号（ＤＳＴＴ）及び第１のインバータ（ＩＶ１）の出力信号に応じて整列データ（ＤＡＬＮ＜ｉ＞）を通過させる第１のパスゲート（ＰＧ１）；第１のパスゲート（ＰＧ１）から伝達される信号が入力される第２のインバータ（ＩＶ２）；第２のインバータ（ＩＶ２）とラッチ構造を形成する第３のインバータ（ＩＶ３）；検出終了信号（ＤＳＴＰ）が入力される第４のインバータ（ＩＶ４）；及び、検出終了信号（ＤＳＴＰ）及び第４のインバータ（ＩＶ４）の出力信号に応じて、第２のインバータ（ＩＶ２）の出力信号を通過させる第２のパスゲート（ＰＧ２）を含む。
また、駆動部３０４は、駆動データ（ＤＤＲＶ＜ｉ＞）を出力する出力ノード（ＮＯＵＴ）；ラッチ部３０２から伝達される信号が入力される第５のインバータ（ＩＶ５）；第５のインバータ（ＩＶ５）とラッチ構造を形成する第６のインバータ（ＩＶ６）；検出終了信号（ＤＳＴＰ）を遅延させる遅延器（ＤＬＹ）；遅延器（ＤＬＹ）の出力信号及び第５のインバータ（ＩＶ５）の出力信号が入力される第１のナンドゲート（ＮＤ１）；第５のインバータ（ＩＶ５）の出力信号が入力される第７のインバータ（ＩＶ７）；遅延器（ＤＬＹ）の出力信号及び第７のインバータ（ＩＶ７）の出力信号が入力される第２のナンドゲート（ＮＤ２）；第２のナンドゲート（ＮＤ２）の出力信号が入力される第８のインバータ（ＩＶ８）；ゲート端に第１のナンドゲート（ＮＤ１）の出力信号が入力され、ソース端に外部供給電源（ＶＤＤ）が印加され、ドレーン端が出力ノード（ＮＯＵＴ）に接続される第１のトランジスタ（ＴＲ１）；及び、ゲート端に第８のインバータ（ＩＶ８）の出力信号が入力され、ドレーン端が出力ノード（ＮＯＵＴ）に接続され、ソース端が接地される第２のトランジスタ（ＴＲ２）を含む。
このような構成により、データラッチ駆動部３０は、検出開始信号（ＤＳＴＴ）がイネーブルされると、整列データ（ＤＡＬＮ＜ｉ＞）をラッチし、検出終了信号（ＤＳＴＰ）がイネーブルされる前には、ラッチ部３０２にラッチされたデータを駆動できない。以後、検出終了信号（ＤＳＴＰ）がイネーブルされると、駆動部３０４は、ラッチ部３０２にラッチされたデータを駆動する。これにより、駆動データ（ＤＤＲＶ＜ｉ＞）が第１のグローバルデータバス（ＧＩＯ１）に載せるようになる。ここで、駆動部３０４の遅延器（ＤＬＹ）は、検出終了信号（ＤＳＴＰ）がイネーブルされた直後に、駆動部３０４から不所望の信号が駆動されて出力されるのを防止するために具備される。
一方、データマスキングラッチ駆動部４０は、データラッチ駆動部３０と同様に構成される。すなわち、検出開始信号及び検出終了信号に応じて、データマスキング信号をラッチするラッチ部と、このラッチ部から、検出終了信号に応じて伝達される信号を駆動して出力する駆動部を含む。
データマスキングラッチ駆動部４０のラッチ部は、上述したラッチ部３０２と同様に、検出開始信号（ＤＳＴＴ）が入力される第１のインバータ；検出開始信号（ＤＳＴＴ）及び第１のインバータの出力信号に応じて整列データマスキング信号（ＤＭＡＬＮ＜ｉ＞）を通過させる第１のパスゲート；第１のパスゲートから伝達される信号が入力される第２のインバータ；第２のインバータとラッチ構造を形成する第３のインバータ；検出終了信号（ＤＳＴＰ）が入力される第４のインバータ；及び、検出終了信号（ＤＳＴＰ）及び第４のインバータの出力信号に応じて、第２のインバータの出力信号を通過させる第２のパスゲートを含む。
また、前記データマスキングラッチ駆動部４０の駆動部は、上述した駆動部３０４と同様に、駆動データマスキング信号（ＤＭＤＲＶ＜ｉ＞）を出力する出力ノード；ラッチ部から伝達される信号が入力される第５のインバータ；第５のインバータとラッチ構造を形成する第６のインバータ；検出終了信号（ＤＳＴＰ）を遅延させる遅延器；遅延器の出力信号及び第５のインバータの出力信号が入力される第１のナンドゲート；第５のインバータの出力信号が入力される第７のインバータ；遅延器の出力信号及び第７のインバータの出力信号が入力される第２のナンドゲート；第２のナンドゲートの出力信号が入力される第８のインバータ；ゲート端に第１のナンドゲートの出力信号が入力され、ソース端に外部供給電源（ＶＤＤ）が印加され、ドレーン端が出力ノードに接続される第１のトランジスタ；及び、ゲート端に第８のインバータの出力信号が入力され、ドレーン端が出力ノードに接続され、ソース端が接地される第２のトランジスタを含む。
このような構成により、データマスキングラッチ駆動部４０では、検出開始信号（ＤＳＴＴ）がイネーブルされると、データマスキング整列部２０からの整列データマスキング信号（ＤＭＡＬＮ＜ｉ＞）をラッチし、検出終了信号（ＤＳＴＰ）がイネーブルされる前には、ラッチ部にラッチされたデータを駆動できない。以後、検出終了信号（ＤＳＴＰ）がイネーブルされると、駆動部は、ラッチ部にラッチされたデータを駆動する。これにより、駆動データマスキング信号（ＤＭＤＲＶ＜ｉ＞）が第１のグローバルデータバスに載せるようになる。ここで、駆動部の遅延器は、検出終了信号（ＤＳＴＰ）がイネーブルされた直後に、駆動部から不所望の信号が駆動されて出力されるのを防止する。
図４は、本発明の他の実施例による半導体メモリ装置２の構成を示すブロック図である。
図４に示すように、本発明の他の実施例による半導体メモリ装置２では、前述した実施例のエラー検出駆動部６０、エラー検出ラッチ部９０及び書込み制御部１００が具備されない。そして、データラッチ駆動部１３０及びデータマスキングラッチ駆動部１４０にエラー検出信号（ＥＲＤＥＴ）が入力される点と、データ書込み部１５０がラッチデータマスキング信号（ＤＭＬＡＴ）に応じて動作する点とが、前述した実施例と異なる。
すなわち、データラッチ駆動部１３０は、前述した実施例と同様に、検出開始信号（ＤＳＴＴ）及び検出終了信号（ＤＳＴＰ）に応じて動作するが、検出終了信号（ＤＳＴＰ）がイネーブルされても、エラー検出信号（ＥＲＤＥＴ）がイネーブルされると、内部にラッチされたデータを駆動する動作が中止される。データマスキングラッチ駆動部１４０も、データラッチ駆動部１３０のように、エラー検出信号（ＥＲＤＥＴ）のイネーブルの可否により駆動動作が選択的に行われる。
よって、本発明の他の実施例による半導体メモリ装置２は、エラー検出部５０からエラーが検出される場合、データがグローバルデータバスに伝達されないように制御する。これにより、データのエラービットがコア回路１２０に書き込まれない利点と共に、グローバルデータバスを介してデータが伝達される過程での電流の消耗を減少させる利点もある。
図５は、図４に示すデータラッチ駆動部１３０の詳細構成図である。
図５に示すように、データラッチ駆動部１３０は、ラッチ部１３２及び駆動部１３４を含み、図３に示すデータラッチ駆動部３０の構成と類似している。これにより、大部分の図面符号は同一に付与した。
但し、駆動部１３４は、遅延器（ＤＬＹ）の前端に、エラー検出信号（ＥＲＤＥＴ）が入力される第９のインバータ（ＩＶ９）；検出終了信号（ＤＳＴＰ）及び第９のインバータ（ＩＶ９）の出力信号が入力される第３のナンドゲート（ＮＤ３）；及び、第３のナンドゲート（ＮＤ３）の出力信号を反転させ、反転された信号を遅延器（ＤＬＹ）に伝達する第１０のインバータ（ＩＶ１０）をさらに含む。
このような構成により、データラッチ駆動部１３０は、検出開始信号（ＤＳＴＴ）がイネーブルされると、整列データ（ＤＡＬＮ＜ｉ＞）をラッチするが、検出終了信号（ＤＳＴＰ）がイネーブルされても、エラー検出信号（ＥＲＤＥＴ）がイネーブルされると、ラッチされたデータに対する駆動動作を遂行できない。
ここでも、データマスキングラッチ駆動部１４０は、データラッチ駆動部１３０と同様な形態で構成されるので、詳細な説明は省略する。
前述したように、本発明の半導体メモリ装置及びそのデータ書込み方法は、エラー検出動作が完了するまでデータの書込みを留保させることで、データマスキング信号のエラーによって不所望のデータビットがコア回路に書き込まれるのを防止できる。以後、データ及びデータマスキング信号にエラーなしと判別される 場合はデータ書込み動作を行い、エラー有りと判別される場合はデータ書込み動作を行わない。よって、データのエラービットがコア回路に書き込まれないようにして、データ書込み動作の安全性を向上させることができる。
なお、本発明の詳細な説明では具体的な実施例について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施例に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
１０…データ整列部
２０…データマスキング整列部
３０、１３０…データラッチ駆動部
４０、１４０…データマスキングラッチ駆動部
５０…エラー検出部
６０…エラー検出駆動部
７０…データラッチ部
８０…データマスキングラッチ部
９０…エラー検出ラッチ部
１００、１５０…書込み制御部
１１０…データ書込み部
１２０…コア回路

Claims (20)

  1. 検出開始信号及び検出終了信号に応じてデータをラッチ及び駆動し、前記駆動されたデータを、第１のグローバルデータバスを介して伝送するデータラッチ駆動部；
    前記検出開始信号及び前記検出終了信号に応じてデータマスキング信号をラッチ及び駆動し、前記駆動されたデータマスキング信号を、第２のグローバルデータバスを介して伝送するデータマスキングラッチ駆動部；
    前記検出開始信号及び前記検出終了信号に応じて、前記データ及び前記データマスキング信号に対するエラー検出動作を行い、エラー検出信号を生成するエラー検出部；
    前記エラー検出信号を駆動して第３のグローバルデータバスを介して伝送するエラー検出駆動部；
    前記第２のグローバルデータバスを介して伝送されるデータマスキング信号と、前記第３のグローバルデータバスを介して伝送されるエラー検出信号とに応じて、書込み制御信号を生成する書込み制御部；及び、
    前記書込み制御信号に応じて、前記第１のグローバルデータバスを介して伝送される整列データをコア回路に書き込むデータ書込み部を含むことを特徴とする半導体メモリ装置。
  2. 前記データラッチ駆動部は、前記検出開始信号がイネーブルされると、前記データをラッチし、前記検出終了信号がイネーブルされると、前記ラッチされたデータを駆動して出力することを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記データラッチ駆動部は、
    前記検出開始信号及び前記検出終了信号に応じて、前記データをラッチするラッチ部；及び、
    前記検出終了信号に応じて、前記ラッチ部から伝達される信号を駆動して出力する駆動部を含むことを特徴とする請求項１又は請求項２に記載の半導体メモリ装置。
  4. 前記データマスキングラッチ駆動部は、前記検出開始信号がイネーブルされると、前記データマスキング信号をラッチし、前記検出終了信号がイネーブルされると、前記ラッチされたデータマスキング信号を駆動して出力することを特徴とする請求項１に記載の半導体メモリ装置。
  5. 前記データマスキングラッチ駆動部は、
    前記検出開始信号及び前記検出終了信号に応じて、前記データマスキング信号をラッチするラッチ部；及び、
    前記検出終了信号に応じて、前記ラッチ部から伝達される信号を駆動して出力する駆動部を含むことを特徴とする請求項１又は請求項４に記載の半導体メモリ装置。
  6. 前記書込み制御部は、前記第３のグローバルデータバスを介して伝達されるエラー検出信号がイネーブルされると、前記書込み制御信号をディセーブルさせ、前記エラー検出信号がディセーブルされると、前記第２のグローバルデータバスを介して伝達されるデータマスキング信号を駆動して、前記書込み制御信号を生成することを特徴とする請求項１に記載の半導体メモリ装置。
  7. 前記データ書込み部は、前記書込み制御信号がイネーブルされると、前記第１のグローバルデータバスを介して伝達されるデータを前記コア回路に書き込み、前記書込み制御信号がディセーブルされると、前記データ書込み動作を中止することを特徴とする請求項１又は請求項６に記載の半導体メモリ装置。
  8. 検出開始信号、検出終了信号及びエラー検出信号に応じてデータをラッチ及び駆動し、前記駆動されたデータを、第１のグローバルデータバスを介して伝送するデータラッチ駆動部；
    前記検出開始信号、前記検出終了信号及び前記エラー検出信号に応じてデータマスキング信号をラッチ及び駆動し、前記駆動されたデータマスキング信号を、第２のグローバルデータバスを介して伝送するデータマスキングラッチ駆動部；
    前記検出開始信号及び前記検出終了信号に応じて、前記データ及び前記データマスキング信号に対するエラー検出動作を行い、前記エラー検出信号を生成するエラー検出部；及び、
    前記第２のグローバルデータバスを介して伝送されるデータマスキング信号に応じて、前記第１のグローバルデータバスを介して伝送されるデータをコア回路に書き込むデータ書込み部を含むことを特徴とする半導体メモリ装置。
  9. 前記データラッチ駆動部は、前記検出開始信号がイネーブルされると、前記データをラッチし、前記検出終了信号がイネーブルされ、前記エラー検出信号がデセーブルされると、前記ラッチされたデータを駆動して出力することを特徴とする請求項８に記載の半導体メモリ装置。
  10. 前記データラッチ駆動部は、
    前記検出開始信号及び前記検出終了信号に応じて、前記データをラッチするラッチ部；及び、
    前記検出終了信号及び前記エラー検出信号に応じて、前記ラッチ部から伝達される信号を駆動して出力する駆動部を含むことを特徴とする請求項８又は請求項９に記載の半導体メモリ装置。
  11. 前記データマスキングラッチ駆動部は、前記検出開始信号がイネーブルされると、前記データマスキング信号をラッチし、前記検出終了信号がイネーブルされ、前記エラー検出信号がディセーブルされると、前記ラッチされたデータマスキング信号を駆動して出力することを特徴とする請求項８に記載の半導体メモリ装置。
  12. 前記データマスキングラッチ駆動部は、
    前記検出開始信号及び前記検出終了信号に応じて、前記データマスキング信号をラッチするラッチ部；及び、
    前記検出終了信号及び前記エラー検出信号に応じて、前記ラッチ部から伝達される信号を駆動して出力する駆動部を含むことを特徴とする請求項８又は請求項１１に記載の半導体メモリ装置。
  13. 前記データ書込み部は、前記第２のグローバルデータバスを介して伝達されるデータマスキング信号がイネーブルされると、前記第１のグローバルデータバスを介して伝達されるデータを前記コア回路に書き込み、前記第２のグローバルデータバスを介して伝達されるデータマスキング信号がディセーブルされると、前記データ書込み動作を中止することを特徴とする請求項８に記載の半導体メモリ装置。
  14. データストロボクロック及びデータ入力ストロボ信号に応じて、直列に入力される複数ビットの入力データを並列に整列して、前記データラッチ駆動部に伝達するデータ整列部；及び、
    前記データストロボクロック及び前記データ入力ストロボ信号に応じて、直列に入力される複数ビットの入力データマスキング信号を並列に整列して、前記データマスキングラッチ駆動部に伝達するデータマスキング整列部をさらに含むことを特徴とする請求項１又は請求項８に記載の半導体メモリ装置。
  15. 検出開始信号をイネーブルさせ、データ及びデータマスキング信号をそれぞれラッチする段階；
    前記データ及び前記データマスキング信号に対するエラー検出動作を行い、エラー検出信号を生成する段階；
    検出終了信号をイネーブルさせ、前記ラッチされたデータ、前記ラッチされたデータマスキング信号及び前記エラー検出信号を駆動して、それぞれのグローバルデータバスを介して伝送する段階；及び、
    前記それぞれのグローバルデータバスを介して伝送されるエラー検出信号及びデータマスキング信号に応じて、前記グローバルデータバスを介して伝送されるデータのコア回路への書込みの可否を制御する段階を含むことを特徴とする半導体メモリ装置のデータ書込み方法。
  16. 前記データのコア回路への書き込みの可否を制御する段階は、
    前記エラー検出信号がイネーブルされると、書込み制御信号をディセーブルさせ、前記エラー検出信号がディセーブルされると、前記データマスキング信号を駆動して前記書込み制御信号を生成する段階；及び、
    前記書込み制御信号がイネーブルされると、前記データを前記コア回路に書き込み、前記書込み制御信号がディセーブルされると、前記データ書込み動作を中止する段階を含むことを特徴とする請求項１５に記載の半導体メモリ装置のデータ書込み方法。
  17. 前記検出開始信号をイネーブルさせ、データ及びデータマスキング信号をそれぞれラッチする段階の前に、データストロボクロック及びデータ入力ストロボ信号に応じて、直列に入力される複数ビットの入力データ及び直列に入力される複数ビットの入力データマスキング信号をそれぞれ並列に整列して、前記データ及び前記データマスキング信号を出力する段階をさらに含むことを特徴とする請求項１５に記載の半導体メモリ装置のデータ書込み方法。
  18. 検出開始信号をイネーブルさせ、データ及びデータマスキング信号をそれぞれラッチする段階；
    前記データ及び前記データマスキング信号に対するエラー検出動作を行い、エラー検出信号を生成する段階；
    検出終了信号をイネーブルさせた後、前記エラー検出信号のイネーブルの可否により、前記ラッチされたデータ及び前記ラッチされたデータマスキング信号を駆動して、それぞれのグローバルデータバスを介して伝送する段階；及び、
    前記グローバルデータバスを介して伝送されるデータマスキング信号に応じて、前記グローバルデータバスを介して伝送されるデータのコア回路への書込みの可否を制御する段階を含むことを特徴とする半導体メモリ装置のデータ書込み方法。
  19. 前記それぞれのグローバルデータバスを介して伝送する段階は、前記エラー検出信号がディセーブルされると、前記ラッチされたデータ及び前記ラッチされたデータマスキング信号をそれぞれ駆動し、前記エラー検出信号がイネーブルされると、前記ラッチされたデータ及び前記ラッチされたデータマスキング信号の駆動を中止する段階であることを特徴とする請求項１８に記載の半導体メモリ装置のデータ書込み方法。
  20. 前記検出開始信号をイネーブルさせ、データ及びデータマスキング信号をそれぞれラッチする段階の前に、データストロボクロック及びデータ入力ストロボ信号に応じて、直列に入力される複数ビットの入力データ及び直列に入力される複数ビットの入力データマスキング信号をそれぞれ並列に整列して、前記データ及び前記データマスキング信号を出力する段階をさらに含むことを特徴とする請求項１８に記載の半導体メモリ装置のデータ書込み方法。
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