KR20040002191A - 웨이퍼 번인 테스트용 디코딩 회로 - Google Patents
웨이퍼 번인 테스트용 디코딩 회로 Download PDFInfo
- Publication number
- KR20040002191A KR20040002191A KR1020020037637A KR20020037637A KR20040002191A KR 20040002191 A KR20040002191 A KR 20040002191A KR 1020020037637 A KR1020020037637 A KR 1020020037637A KR 20020037637 A KR20020037637 A KR 20020037637A KR 20040002191 A KR20040002191 A KR 20040002191A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- delay
- address
- pulse
- strobe signal
- Prior art date
Links
- 230000003139 buffering effect Effects 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 abstract description 5
- 230000001934 delay Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 2
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 2
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 2
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 2
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 2
- 239000000872 buffer Substances 0.000 description 2
- KIWSYRHAAPLJFJ-DNZSEPECSA-N n-[(e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enyl]pyridine-3-carboxamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/CNC(=O)C1=CC=CN=C1 KIWSYRHAAPLJFJ-DNZSEPECSA-N 0.000 description 2
- MZAGXDHQGXUDDX-JSRXJHBZSA-N (e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/C(N)=O MZAGXDHQGXUDDX-JSRXJHBZSA-N 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C2029/1802—Address decoder
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
본 발명은 웨이퍼 번인 테스트용 디코딩 회로에 관한 것으로서, 외부에서 입력되는 어드레스 신호를 사용하여, 웨이퍼 번인 테스트시에 필요한 스트로브 신호를 내부적으로 생성시킴으로써, 외부에서 인가되는 스트로브 신호를 입력받기 위한 패드를 줄일 수 있도록 하는 테스트 모드 디코더 회로에 관한 것이다. 이를 위해 본 발명은 외부에서 입력되는 복수개의 입력 어드레스 신호를 펄스 발생부에 의해 각각 지연 및 논리조합하여 펄스를 발생하고, 이들 펄스 발생부로부터 인가되는 펄스를 각각 지연 및 논리연산하여 내부 스트로브 신호를 발생한다. 따라서, 본 발명은 외부에서 스트로브 신호를 입력받기 위해 필요한 패드의 갯수를 줄일 수 있고 이에 따라 입력패드의 면적을 최소한으로 줄일 수 있도록 한다.
Description
본 발명은 웨이퍼 번인 테스트용 디코딩 회로에 관한 것으로서, 외부에서 입력되는 어드레스 신호를 사용하여 스트로브 신호를 내부적으로 생성시켜 웨이퍼 번인 테스트에 이용하는 웨이퍼 번인 테스트용 디코딩 회로에 관한 것이다.
종래의 웨이퍼 번인 테스트용 디코딩 회로는 디코딩 회로의 스트로브 동작을 제어하는 스트로브 신호를 발생하기 위한 어드레스 신호와, 웨이퍼 번인 테스트시 디코딩 동작을 제어하기 위한 복수개의 어드레스 신호가 입력된다. 따라서, 입력되는 복수개의 어드레스 신호들과 각각 대응되는 갯수의 입력핀이 필요하다. 그런데, 이러한 종래의 웨이퍼 번인 테스트용 디코딩 회로는 수많은 갯수의 입력핀을 수용하기 위한 입력패드가 필요하고, 입력되는 어드레스의 갯수가 증가함에 따라 입력패드의 면적이 증가하게 되므로, 반도체 메모리 장치의 전체적인 레이아웃 면적이 증가되는 문제점이 있다. 또한, 반도체 메모리 장치에서 입력패드가 차지하게 되는 면적이 비교적 큰 점을 고려해 볼때, 전체적인 레이아웃의 면적을 줄이기 위해 입력패드의 갯수를 줄여야만 하는 필요성이 커지고 있다.
이러한 종래의 웨이퍼 번인 테스트용 디코딩 회로를 도 1을 참조하여 상세히 살펴보기로 한다.
종래의 테스트 모드 디코더 회로는 어드레스 제어부(10)와, 스트로브 신호 발생부(20) 및 디코더부(30)로 구성된다.
여기서, 어드레스 제어부(10)는 외부에서 입력되는 어드레스 신호 add<8>, add<9>, add<11>, add<12>와 테스트 신호 WBI를 각각 논리연산하여 어드레스 신호 awb<8>, awb<9>, awb<11>, awb<12>를 발생한다. 그리고, 어드레스 제어부(10)는 어드레스 신호 awb<9>, awb<11>, awb<12>를 버퍼링하여 어드레스 신호 awd<9>, awd<11>, awd<12>를 발생한다. 스트로브 신호 발생부(20)는 어드레스 신호 aw<8>를 입력받아 스트로브 신호 vcmdp를 발생한다. 디코더부(30)는 어드레스 제어부(10)로부터 인가되는 어드레스 신호 awbd<9>, awd<9>, awbd<11>, awd<11>, awbd<12>, awd<12>와 스트로브 신호 발생부(20)로부터 인가되는 스트로브 신호 vcmdp를 입력받아 이를 디코딩한다. 그리고, 디코더부(30)는 디코딩 결과에 따라 전체 워드라인 구동신호 ALL와, 짝수 워드라인 구동신호 EVEN와, 홀수 워드라인 구동신호 ODD와, 두개 간격의 워드라인 구동신호 2RBE, 2RBO 및 센스앰프 구동신호 SAE를 선택적으로 출력한다.
그 상세 구성을 살펴보면, 어드레스 제어부(10)는 어드레스 신호 add<8>, add<9>, add<11>, add<12>와 테스트 신호 WBI를 각각 노아연산하는 노아게이트 NOR1~NOR4를 구비한다. 그리고, 노아게이트 NOR1의 출력을 지연하여 어드레스 신호 awb<8>를 출력하는 인버터 IV1~IV4와, 노아게이트 NOR2의 출력을 지연하여 어드레스 신호 awb<9>를 출력하는 인버터 IV5~IV8과, 노아게이트 NOR3의 출력을 지연하여 어드레스 신호 awb<11>를 출력하는 인버터 IV9~IV12와, NOR4의 출력을 지연하여 어드레스 신호 awb<12>를 출력하는 인버터 IV13~IV16을 구비한다. 또한, 어드레스 신호 awb<9>를 반전 지연하여 어드레스 신호 awd<9>를 출력하는 인버터 IV17~IV19와, 어드레스 신호 awb<11>를 반전 지연하여 어드레스 신호 awd<11>를 출력하는 인버터 IV20~IV22와, awb<12>를 반전 지연하여 어드레스 신호 awd<12>를 출력하는 인버터 IV23~IV25를 구비한다.
스트로브 신호 발생부(20)는 입력된 어드레스 신호 aw<8>를 반전 지연하여 출력하는 인버터 IV26~IV32와, 인버터 IV32의 출력을 반전 지연하는 인버터 IV33~IV37와, 인버터 IV32의 출력과 인버터 IV37의 출력을 낸드연산하여 출력하는 낸드게이트 ND1와, 낸드게이트 ND1의 출력과 입력되는 파워 업 신호 pwrup를 낸드연산하여 스트로브 신호 vcmdp를 출력하는 낸드게이트 ND2로 구성된다.
또한, 디코더부(30)는 어드레스 제어부(10)로부터 인가되는 어드레스 신호 awbd<9>, awd<9>, awbd<11>, awd<11>, awbd<12>, awd<12>를 각각 낸드연산하여 출력하는 낸드게이트 ND3~ND10과, 낸드게이트 ND3~ND10의 출력을 각각 반전하여 출력하는 인버터 IV38~IV45와, 인버터 IV38~IV45의 출력과 스트로브 신호 발생부(20)로부터 인가되는 스트로브 신호 vcmdp를 각각 낸드연산하여 출력하는 낸드게이트 ND11~ND18와, 낸드게이트 ND11~ND18의 출력과 인버터 IV46 및 NMOS트랜지스터 N1에 의해 입력되는 반전된 파워 업 신호 pwrup를 각각 래치하여 출력하는 낸드게이트 ND19~ND32와, 낸드게이트 ND19~ND32의 출력을 지연하여 전체 워드라인 구동신호 ALL과, 짝수 워드라인 구동신호 EVEN와, 홀수 워드라인 구동신호 ODD와, 두개 간격의 워드라인 구동신호 2RBE, 2RBO 및 센스앰프 구동신호 SAE를 출력하는 인버터 IV47~IV60로 구성된다.
이러한 구성을 갖는 종래의 웨이퍼 번인 테스트용 디코딩 회로는 웨이퍼 번인(WBI;Wafer Burn-In) 테스트시 스트로브 신호 vcmdp를 발생하기 위한 어드레스 신호 add<8>과, 외부에서 입력되는 어드레스 신호 add<9>, add<11>, add<12>를 디코딩하여 워드라인 구동 신호를 선택적으로 출력한다.
도 2는 종래의 테스트 모드 디코더 회로에 관한 동작 타이밍도이다.
도 2를 보면, 웨이퍼 번인 테스트시 테스트 신호 WBI가 인에이블 되면, 어드레스 신호 add<8>의 인에이블에 따라 일정 시간이 지연된 후 스트로브 신호 vcmdp가 발생함을 알 수 있다. 스트로브 신호 발생부(20)로부터 스트로브 신호 vcmdp가 발생하면 디코더부(30)는 어드레스 제어부(10)로부터 인가되는 어드레스 신호 awbd<9>, awd<9>, awbd<11>, awd<11>, awbd<12>, awd<12>를 디코딩한다. 또한, 어드레스 신호 add<9>, add<11>, add<12>가 동시에 하이로 인에이블 되면 스트로브신호 vcmdp가 발생하는 시점에서 리셋 펄스 resetbp가 발생한다.
그런데, 이러한 종래의 테스트 모드 디코더 회로는 웨이퍼 번인 테스트를 수행하기 위해, 스트로브 신호 vcmdp를 발생하기 위한 어드레스 신호 add<8>와, 다수의 어드레스 신호 add<9>, <11>, add<12>가 필요하다. 이에 따라, 외부로부터 인가되는 다수의 어드레스 신호 add<9>, <11>, add<12>를 입력받기 위한 패드 이외에도, 스트로브 신호 vcmdp의 발생을 제어하는 어드레스 신호 add<8>가 인가되는 별도의 패드를 구비해야 하는 문제점이 있다. 따라서, 패드의 갯수가 증가함에 따라 입력패드의 면적이 증가하고, 반도체 메모리 장치의 전체적인 레이아웃 면적이 증가하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 웨이퍼 번인 테스트시 스트로브 신호를 내부적으로 발생시킴으로써, 스트로브 신호의 발생을 제어하기 위해 외부로부터 입력되는 어드레스 신호의 입력 패드 갯수를 줄이고, 이에 따라 반도체 메모리 장치의 전체적인 레이아웃 면적을 감소시킬 수 있도록 하는데 그 목적이 있다.
도 1은 종래의 웨이퍼 번인 테스트용 디코딩 회로에 관한 회로도.
도 2는 도 1의 동작 타이밍도.
도 3은 본 발명에 따른 웨이퍼 번인 테스트용 디코딩 회로에 관한 회로도.
도 4는 도 3의 스트로브 신호 발생부에 관한 상세 회로도.
도 5는 도 3의 동작 타이밍도.
상기한 목적을 달성하기 위한 본 발명의 웨이퍼 번인 테스트용 디코딩 회로는, 웨이퍼번인 테스트시 외부에서 입력되는 복수개의 어드레스 신호를 버퍼링하여 복수개의 내부 어드레스 신호를 발생하는 어드레스 제어부와, 복수개의 어드레스 신호에 대응하여 일정 펄스폭을 갖는 복수개의 지연펄스신호를 발생시키고, 복수개의 어드레스 중 적어도 어느 하나의 어드레스 신호가 트렌지션 될 경우 해당 어드레스 신호와 대응되는 지연펄스신호가 인에이블 되어 스트로브 신호를 발생하는 스트로브 신호 발생부 및 스트로브 신호 발생부로부터 인가되는 스트로브 신호에 따라 내부 어드레스 신호를 디코딩하는 디코더부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
본 발명은 외부에서 인가되는 어드레스 신호를 줄이기 위해, 외부에서 입력되는 어드레스 신호를 사용하여 웨이퍼 번인 테스트시에 필요한 스트로브 신호를 내부적으로 생성하는 스트로브 신호 발생부를 구비한다.
도 3을 살펴보면, 본 발명의 테스트 모드 디코더 회로는 어드레스 제어부(100)와, 스트로브 신호 발생부(200) 및 디코더부(300)로 구성된다.
여기서, 어드레스 제어부(100)는 외부에서 입력되는 어드레스 신호 add<9>, add<11>, add<12>와 테스트 신호 WBI를 각각 논리연산하여 어드레스 신호 awb<9>, awb<11>, awb<12>를 발생한다. 그리고, 어드레스 제어부(100)는 어드레스 신호 awb<9>, awb<11>, awb<12>를 버퍼링하여 어드레스 신호 awd<9>, awd<11>, awd<12>를 발생한다. 스트로브 신호 발생부(200)는 입력되는 어드레스 신호 add<9>, add<11>, add<12>에 의해 내부적으로 스트로브 신호 vcmdp를 발생한다. 디코더부(300)는 어드레스 제어부(100)로부터 인가되는 어드레스 신호 awbd<9>, awd<9>, awbd<11>, awd<11>, awbd<12>, awd<12>와 스트로브 신호 발생부(200)로부터 인가되는 스트로브 신호 vcmdp를 입력받아 이를 디코딩한다. 그리고,디코더부(30)는 디코딩 결과에 따라 전체 워드라인 구동신호 ALL와, 짝수 워드라인 구동신호 EVEN와, 홀수 워드라인 구동신호 ODD와, 두개 간격의 워드라인 구동신호 2RBE, 2RBO 및 센스앰프 구동신호 SAE를 선택적으로 출력한다.
그 상세 구성을 살펴보면, 어드레스 제어부(100)는 어드레스 신호 add<9>, add<11>, add<12>와 테스트 신호 WBI를 각각 노아연산하는 노아게이트 NOR5~NOR7를 구비한다. 그리고, 노아게이트 NOR5의 출력을 지연하여 어드레스 신호 awb<9>를 출력하는 인버터 IV61~IV64와, 노아게이트 NOR6의 출력을 지연하여 어드레스 신호 awb<11>를 출력하는 인버터 IV65~IV68과, 노아게이트 NOR7의 출력을 지연하여 어드레스 신호 awb<12>를 출력하는 인버터 IV69~IV72를 구비한다. 또한, 어드레스 신호 awb<9>를 반전지연하여 어드레스 신호 awd<9>를 출력하는 인버터 IV73~IV75와, 어드레스 신호 awb<11>를 반전지연하여 어드레스 신호 awd<11>를 출력하는 인버터 IV76~IV78와, awb<12>를 반전지연하여 어드레스 신호 awd<12>를 출력하는 인버터 IV79~IV81를 구비한다.
또한, 디코더부(300)는 어드레스 제어부(100)로부터 인가되는 어드레스 신호 awbd<9>, awd<9>, awbd<11>, awd<11>, awbd<12>, awd<12>를 각각 낸드연산하여 출력하는 낸드게이트 ND33~ND40과, 낸드게이트 ND33~ND40의 출력을 각각 반전하여 출력하는 인버터 IV82~IV89와, 인버터 IV82~IV89의 출력과 스트로브 신호 발생부(200)로부터 인가되는 스트로브 신호 vcmdp를 각각 낸드연산하여 출력하는 낸드게이트 ND41~ND48와, 낸드게이트 ND41~ND48의 출력과, 인버터 IV90 및 NMOS트랜지스터 N2에 의해 입력되는 반전된 파워 업 신호 pwrup를 각각 래치하여 출력하는 낸드게이트 ND49~ND63와, 낸드게이트 ND49~ND63의 출력을 지연하여 전체 워드라인 구동신호 ALL과, 짝수 워드라인 구동신호 EVEN와, 홀수 워드라인 구동신호 ODD와, 두개 간격의 워드라인 구동신호 2RBE, 2RBO 및 센스앰프 구동신호 SAE를 출력하는 인버터 IV91~IV104로 구성된다.
도 4는 본 발명의 스트로브 신호 발생부(200)에 관한 상세 회로도이다.
그 구성을 살펴보면, 스트로브 신호 발생부(200)는 어드레스 신호 add<9>를 반전하는 인버터 IV105와, 반전된 어드레스 신호 add<9>를 일정시간 지연한 지연신호 dly<9>와 어드레스 신호 add<9>를 논리연산하여 펄스신호를 발생하는 펄스 발생부(210)를 구비한다. 그리고, 어드레스 신호 add<11>를 반전하는 인버터 IV106과, 반전된 어드레스 신호 add<11>를 일정시간 지연한 지연신호 dly<11>와 어드레스 신호 add<11>를 논리연산하여 펄스신호를 발생하는 펄스 발생부(220)를 구비한다. 또한, 어드레스 신호 add<12>를 반전하는 인버터 IV107와, 반전된 어드레스 신호 add<12>를 일정시간 지연한 지연신호 dly<12>와 어드레스 신호 add<12>를 논리연산하여 펄스신호를 발생하는 펄스 발생부(230)를 구비한다. 그리고, 스트로브 신호 발생부(200)는 펄스 발생부(210)로부터 인가되는 펄스신호를 일정시간 지연하여 지연펄스신호 D<9>를 출력하는 지연부(240)와, 펄스 발생부(220)로부터 인가되는 펄스신호를 일정시간 지연하여 지연펄스신호 D<11>를 출력하는 지연부(250)와, 펄스 발생부(230)로부터 인가되는 펄스신호를 일정시간 지연하여 지연펄스신호 D<12>를 출력하는 지연부(240)를 구비한다. 또한, 스트로브 신호 발생부(200)는 지연펄스신호 D<9>, D<11>, D<12>를 논리연산하여 출력하는 논리부(270)와, 논리부(270)의출력신호에 따라 펄스를 생성하여 스트로브 신호 vcmdp를 출력하는 펄스 발생부(280)를 구비한다.
여기서, 펄스 발생부(210)는 반전된 어드레스 신호 add<9>를 일정시간 지연하여 지연신호 dly<9>를 출력하는 지연부(211)와, 어드레스 신호 add<9>와 지연신호 dly<9>를 노아연산하여 출력하는 노아게이트 NOR8과, 어드레스 신호 add<9>와 지연신호 dly<9>를 낸드연산하여 출력하는 낸드게이트 ND64와, 노아게이트 NOR8의 출력신호와 인버터 IV108에 의해 반전된 낸드게이트 ND64의 출력신호를 노아연산하여 출력하는 노아게이트 NOR11와, 노아게이트 NOR11의 출력을 반전하여 펄스신호를 출력하는 인버터 IV110로 구성된다. 그리고, 펄스 발생부(220)는 반전된 어드레스 신호 add<11>를 일정시간 지연하여 지연신호 dly<11>를 출력하는 지연부(221)와, 어드레스 신호 add<11>와 지연신호 dly<11>를 노아연산하여 출력하는 노아게이트 NOR9과, 어드레스 신호 add<9>와 지연신호 dly<11>를 낸드연산하여 출력하는 낸드게이트 ND65와, 노아게이트 NOR9의 출력신호와 인버터 IV109에 의해 반전된 낸드게이트 ND65의 출력신호를 노아연산하여 출력하는 노아게이트 NOR12와, 노아게이트 NOR12의 출력을 반전하여 펄스신호를 출력하는 인버터 IV112로 구성된다. 또한, 펄스 발생부(230)는 반전된 어드레스 신호 add<12>를 일정시간 지연하여 지연신호 dly<12>를 출력하는 지연부(231)와, 어드레스 신호 add<12>와 지연신호 dly<12>를 노아연산하여 출력하는 노아게이트 NOR10과, 어드레스 신호 add<12>와 지연신호 dly<12>를 낸드연산하여 출력하는 낸드게이트 ND66와, 노아게이트 NOR10의 출력신호와 인버터 IV110에 의해 반전된 낸드게이트 ND66의 출력신호를 노아연산하여 출력하는 노아게이트 NOR12와, 노아게이트 NOR12의 출력신호를 반전하여 펄스신호를 출력하는 인버터 IV113로 구성된다.
논리부(270)는 지연펄스신호 D<9>, D<11>, D<12>를 노아연산하여 출력하는 노아게이트 NOR14와, 노아게이트 NOR14의 출력을 반전하여 출력하는 인버터 IV114로 구성된다.
펄스 발생부(280)는 인버터 IV114의 출력을 일정시간 지연하여 출력하는 지연부(281)와, 논리부(270)의 출력신호와 인버터 IV115에 의해 반전된 지연부(281)의 출력신호를 낸드연산하여 출력하는 낸드게이트 ND67와, 낸드게이트 ND67의 출력을 반전하여 스트로브 신호 vcmdp를 출력하는 인버터 IV116를 구비한다.
이러한 구성을 갖는 본 발명의 동작과정을 도 5의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
도 5를 보면, 웨이퍼 번인 테스트시 테스트 신호 WBI가 인에이블 되면, 어드레스 신호 add<11>, add<9>, add<12>가 입력된다. 이어서, 지연부(221), 지연부(211) 및 지연부(231)는 어드레스 신호 add<11>, add<9>, add<12>를 각각 지연하여 지연신호 dly<11>, dly<9>, dly<12>를 출력한다. 펄스 발생부(210) 내지 펄스 발생부(230)는 지연신호 dly<11>, dly<9>, dly<12>와 입력되는 어드레스 신호 add<11>, add<9>, add<12>의 지연시간 만큼의 펄스폭을 갖는 펄스신호를 발생시킨다. 이후에, 장비의 스큐를 보장하는 지연부(250), 지연부(240) 및 지연부(260)를 각각 거쳐 펄스 지연신호 D<11>, D<9>, D<12>를 발생시킨다. 따라서, 펄스지연신호 D<11>, D<9>, D<12>의 각각의 인에이블 시점 중 하나의 펄스지연신호가 트렌지션하는 시점에 동기하여 스트로브 신호를 발생시키기 위한 논리부(270)를 거쳐 스트로브 신호 vcmdp가 발생한다. 여기서, 스트로브 신호 vcmdp는 지연부(281)의 지연시간 만큼의 펄스폭을 갖게 된다.
이상에서와 같이 본 발명은 어드레스 신호 add<9>, add<11>, add<12>를 논리연산하고, 일정시간 지연하여 스트로브 신호 vcmdp를 발생한다. 즉, 외부에서 입력되는 어드레스 신호 add<9>, add<11>, add<12>를 이용하여 스트로브 신호 vcmdp를 발생함으로써, 스트로브 신호 vcmdp를 발생시키기 위해 입력되는 어드레스 신호의 입력패드를 별도로 구비하지 않게 된다.
이상에서 설명한 바와 같이, 본 발명은 스트로브 신호를 발생시키기 위해 입력되는 어드레스 신호의 입력 패드를 별도로 구비하지 않아 패드의 갯수를 줄일 수 있고, 결과적으로 반도체 메모리 장치의 전체적인 레이아웃 면적을 감소시킬 수 있도록 하는 효과를 제공한다.
Claims (6)
- 웨이퍼번인 테스트시 외부에서 입력되는 복수개의 어드레스 신호를 버퍼링하여 복수개의 내부 어드레스 신호를 발생하는 어드레스 제어부;상기 복수개의 어드레스 신호에 대응하여 일정 펄스폭을 갖는 복수개의 지연펄스신호를 발생시키고, 상기 복수개의 어드레스 중 적어도 어느 하나의 어드레스 신호가 트렌지션 될 경우 해당 어드레스 신호와 대응되는 지연펄스신호가 인에이블 되어 스트로브 신호를 발생하는 스트로브 신호 발생부; 및상기 스트로브 신호 발생부로부터 인가되는 스트로브 신호에 따라 상기 내부 어드레스 신호를 디코딩하는 디코더부를 구비함을 특징으로 하는 웨이퍼 번인 테스트용 디코딩 회로.
- 제 1 항에 있어서, 상기 스트로브 신호 발생부는상기 복수개의 어드레스 신호에 각각 대응하여 일정 펄스폭을 갖는 펄스신호를 출력하는 복수개의 제 1펄스 발생수단;상기 제 1펄스 발생수단들로부터 인가되는 복수개의 펄스신호를 각각 지연하여 상기 복수개의 지연펄스신호를 출력하는 복수개의 지연수단;상기 지연수단들로부터 인가되는 상기 복수개의 지연펄스신호를 논리연산하여 출력하는 논리수단; 및상기 논리수단으로부터 인가되는 출력신호에 의해 펄스를 생성하여 상기 스트로브 신호를 출력하는 제 2펄스 발생수단을 구비함을 특징으로 하는 웨이퍼 번인 테스트용 디코딩 회로.
- 제 2 항에 있어서, 상기 제 1펄스 발생수단은해당 어드레스 신호를 지연하는 제 1지연부;상기 해당 어드레스 신호와 상기 제 1지연부의 출력신호를 노아연산하는 제 1논리소자;상기 해당 어드레스 신호와 상기 제 1지연부의 출력신호를 낸드연산하는 제 2논리소자;상기 제 1논리소자의 출력신호와 반전된 제 2논리소자의 출력신호를 노아연산하는 제 3논리소자; 및상기 제 3논리소자의 출력신호를 반전하여 상기 펄스신호를 출력하는 제 1인버터를 구비함을 특징으로 하는 웨이퍼 번인 테스트용 디코딩 회로.
- 제 2 항에 있어서, 상기 지연수단은상기 제 1펄스 발생수단의 출력신호를 비반전 지연하는 지연소자로 구성됨을 특징으로 하는 웨이퍼 번인 테스트용 디코딩 회로.
- 제 2 항에 있어서, 상기 논리수단은상기 지연수단으로부터 인가되는 복수개의 지연펄스신호을 노아연산하는 제4논리소자; 및상기 제 4논리소자의 출력신호를 반전하여 출력하는 제 2인버터를 구비함을 특징으로 하는 웨이퍼 번인 테스트용 디코딩 회로.
- 제 2 항에 있어서, 상기 제 2펄스발생수단은상기 논리수단의 출력을 비반전 지연하는 제 2지연부;상기 논리수단의 출력신호와 반전된 제 2지연부의 출력신호를 낸드연산하는 제 5논리소자; 및상기 제 5논리소자의 출력신호를 반전하여 상기 스트로브 신호를 출력하는 제 3인버터를 구비함을 특징으로 하는 웨이퍼 번인 테스트용 디코딩 회로.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0037637A KR100441870B1 (ko) | 2002-06-29 | 2002-06-29 | 웨이퍼 번인 테스트용 디코딩 회로 |
| US10/331,287 US6819134B2 (en) | 2002-06-29 | 2002-12-30 | Decoding circuit for wafer burn-in test |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0037637A KR100441870B1 (ko) | 2002-06-29 | 2002-06-29 | 웨이퍼 번인 테스트용 디코딩 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040002191A true KR20040002191A (ko) | 2004-01-07 |
| KR100441870B1 KR100441870B1 (ko) | 2004-07-27 |
Family
ID=29775002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0037637A KR100441870B1 (ko) | 2002-06-29 | 2002-06-29 | 웨이퍼 번인 테스트용 디코딩 회로 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6819134B2 (ko) |
| KR (1) | KR100441870B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101110498B1 (ko) * | 2009-03-19 | 2012-01-31 | 김양종 | 이중 구조의 가열 조리용기 및 그 제조방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100582358B1 (ko) * | 2003-12-29 | 2006-05-22 | 주식회사 하이닉스반도체 | 반도체 기억 소자의 온 다이 터미네이션 구동 회로 및 방법 |
| KR100815179B1 (ko) * | 2006-12-27 | 2008-03-19 | 주식회사 하이닉스반도체 | 변화하는 지연값을 가지는 메모리장치. |
| KR100845810B1 (ko) * | 2007-08-14 | 2008-07-14 | 주식회사 하이닉스반도체 | 웨이퍼 번인 테스트 회로 |
| KR20150026644A (ko) * | 2013-09-03 | 2015-03-11 | 에스케이하이닉스 주식회사 | 반도체칩, 반도체칩 패키지 및 이를 포함하는 반도체시스템 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0182162B1 (ko) * | 1996-06-18 | 1999-04-15 | 김광호 | 패키지 레벨 번인 테스트가 용이한 반도체 메모리 장치 |
| US6014336A (en) * | 1997-04-30 | 2000-01-11 | Texas Instruments Incorporated | Test enable control for built-in self-test |
| KR100257580B1 (ko) * | 1997-11-25 | 2000-06-01 | 윤종용 | 반도체 메모리 장치의 번-인 제어 회로 |
| US6119255A (en) * | 1998-01-21 | 2000-09-12 | Micron Technology, Inc. | Testing system for evaluating integrated circuits, a burn-in testing system, and a method for testing an integrated circuit |
| KR100310158B1 (ko) * | 1999-04-19 | 2001-11-02 | 박종섭 | 웨이퍼 번인 테스트 장치 |
| US6414890B2 (en) * | 1999-12-27 | 2002-07-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of reliably performing burn-in test at wafer level |
-
2002
- 2002-06-29 KR KR10-2002-0037637A patent/KR100441870B1/ko not_active IP Right Cessation
- 2002-12-30 US US10/331,287 patent/US6819134B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101110498B1 (ko) * | 2009-03-19 | 2012-01-31 | 김양종 | 이중 구조의 가열 조리용기 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6819134B2 (en) | 2004-11-16 |
| US20040000932A1 (en) | 2004-01-01 |
| KR100441870B1 (ko) | 2004-07-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100448702B1 (ko) | 반도체 메모리 장치 및 이 장치의 라이트 레이턴시 제어방법 | |
| US7397715B2 (en) | Semiconductor memory device for testing redundancy cells | |
| US7441156B2 (en) | Semiconductor memory device having advanced test mode | |
| KR102164019B1 (ko) | 버스트 랭스 제어 장치 및 이를 포함하는 반도체 장치 | |
| US9142325B2 (en) | Semiconductor memory device for performing repair operation | |
| KR100230415B1 (ko) | 동기식 반도체 메모리장치의 칼럼 선택라인 제어회로 및 제어방법 | |
| GB2373906A (en) | High speed wafer level test of a semiconductor memory device | |
| KR20040055381A (ko) | 셋업/홀드 타임 제어 장치 | |
| US8817556B2 (en) | Command generation circuit and semiconductor memory device | |
| KR100851991B1 (ko) | 반도체 메모리 장치의 리드/라이트 동작 제어회로 및 방법 | |
| GB2371663A (en) | Semiconductor memory device | |
| KR100441870B1 (ko) | 웨이퍼 번인 테스트용 디코딩 회로 | |
| JP4164846B2 (ja) | 複数のアドレスバッファとカラムプリデコーダとの間で共通アドレスバスラインを利用する半導体メモリ素子 | |
| KR100479818B1 (ko) | 반도체 메모리 소자의 디코딩 장치 및 인에이블 방법 | |
| KR101039859B1 (ko) | 반도체 메모리 장치 | |
| US6301189B1 (en) | Apparatus for generating write control signals applicable to double data rate SDRAM | |
| KR100772713B1 (ko) | 데이터 출력 제어 장치 및 이를 포함하는 반도체 메모리장치 | |
| KR20030052396A (ko) | 반도체 메모리 테스트 장치 | |
| KR100510458B1 (ko) | 동기식 반도체 기억 장치를 위한 어드레스 래치장치 및 방법 | |
| KR20040100513A (ko) | 불휘발성 강유전체 레지스터를 이용한 입출력 바이트 제어장치 | |
| KR100543193B1 (ko) | 어드레스신호의 처리시간이 단축된 반도체 메모리 장치 | |
| KR20050064597A (ko) | 테스트 모드 제어 회로 | |
| JP2007095262A (ja) | 半導体メモリ装置及びその駆動方法 | |
| KR20070036615A (ko) | 디코딩 장치 | |
| KR100558031B1 (ko) | 어드레스 신호의 처리를 테스팅할 수 있는 반도체 메모리장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120625 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |