KR19990074904A - 동기식 반도체 기억 장치를 위한 어드레스 래치장치 및 방법 - Google Patents
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Abstract
동기식 반도체 기억 장치를 위한 어드레스 래치 장치 및 방법이 개시된다. 이 장치는, 외부로부터 입력되는 외부 행 어드레스 또는 외부 모드 레지스터 세트(MRS) 어드레스를 입력하여 버퍼링하는 어드레스 버퍼와, 버퍼링된 외부 행 어드레스 또는 외부 MRS 어드레스를 내부 클럭 신호에 응답하여 전송하는 제1 신호 전송 수단과, 제1 신호 전송 수단으로부터 출력되는 어드레스를 래치하는 제1 래치와, 제1 래치에 래치된 어드레스를 제어 신호에 응답하여 전송하는 제2 신호 전송 수단과, 제2 신호 전송 수단으로부터 출력되는 어드레스를 래치하는 제2 래치와, 동기식 반도체 기억 장치가 MRS 상태이거나 행 활성 상태일 때만 제어 신호를 발생하는 제어 신호 발생 수단과, 제2 래치에 래치된 어드레스를 MRS 명령에 응답하여 내부 MRS 어드레스로서 출력하는 제1 어드레스 발생 수단 및 제2 래치에 래치된 어드레스를 행 활성 명령에 응답하여 내부 행 어드레스로서 출력하는 제2 어드레스 발생 수단을 구비하는 것을 특징으로 한다.
Description
본 발명은 동기식 다이나믹 램(SDRAM:Synchronous Dynamic RAM) 또는 동기식 스테이틱 램(SSRAM:Sychronous Static RAM)과 같은 동기식 반도체 기억 장치에 관한 것으로서, 특히, 동기식 반도체 기억 장치에서 사용되는 어드레스들을 래치하는 동기식 반도체 기억 장치를 위한 어드레스 래치 장치 및 방법에 관한 것이다.
동기식 반도체 기억 장치는 외부 클럭 신호의 상승 엣지 또는 하강엣지에 동기되어 각종 신호의 유효한 값을 입력하고, 외부에서 입력한 값을 외부 클럭 신호로부터 생성된 내부 클럭 신호에 응답하여 래치한다. 이 때, 내부 클럭 신호는 외부로부터 입력된 신호의 세트 업/홀드 시간(setup/hold time)과 같은 마진(margin)을 정하는 요인이 된다.
SDRAM의 경우에 있어서도, 내부 클럭 신호를 이용하여 명령 핀, 어드레스 핀 및 데이타 핀의 신호를 래치시킨다. 어드레스 핀으로 입력되는 신호는 일반적으로 행 활성(row active), 기입, 독출 및 모드 레지스터 세트(MRS:Mode Register Set) 어드레스 등이다. 그러므로, 동일한 래치 신호로 각각의 어드레스를 만들어 낸다.
이하, 동기식 반도체 기억 장치를 위한 종래의 어드레스 래치 장치의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 1은 종래의 어드레스 래치 장치의 회로도로서, 어드레스 버퍼(10), 인버터들(12, 16, 18, 22, 24, 26, 30, 34, 38, 40, 44, 46, 50 및 52), 전송 게이트들(14, 20, 28, 32 및 36) 및 버스트 길이(BL:Burst Length) 및 컬럼 어드레스 스트로브 레이턴시(CL:Column Address Strobe Latency) 신호 발생부(42) 및 다수개의 로우(row) 디코더들(48, ... 및 54)로 구성된다.
도 2 (a) ∼ (f)들은 MRS 상태에서 도 1에 도시된 장치의 각 부의 파형도들로서, 도 2 (a)는 외부 클럭 신호(CLOCK)의 파형도를 나타내고, 도 2 (b)는 외부로부터 입력되는 외부 MRS 어드레스(MRS)의 파형도를 나타내고, 도 2 (c)는 내부 클럭 신호(ΦCLK)의 파형도를 나타내고, 도 2 (d)는 래치된 어드레스 신호(ΦMRAi)의 파형도를 나타내고, 도 2 (e)는 MRS 명령(ΦMRS)의 파형도를 나타내고, 도 2 (f)는 내부 MRS 어드레스(ΦMDSTi)의 파형도를 각각 나타낸다.
도 3 (a) ∼ (f)들은 행 활성 상태에서 도 1에 도시된 장치의 각 부의 파형도들로서, 도 3 (a)는 외부 클럭 신호(CLOCK)의 파형도를 나타내고, 도 3 (b)는 외부로부터 입력되는 행 어드레스(ACT)의 파형도를 나타내고, 도 3 (c)는 내부 클럭 신호(ΦCLK)의 파형도를 나타내고, 도 3 (d)는 래치된 어드레스 신호(ΦMRAi)의 파형도를 나타내고, 도 3 (e)는 행 활성화 명령(ΦPRAR)의 파형도를 나타내고, 도 3 (f)는 내부 행 어드레스(ΦRAi)의 파형도를 각각 나타낸다.
도 1에 도시된 어드레스 버퍼(10)는 외부로부터 어드레스 핀을 통해 입력된 신호(Ai)를 버퍼링한 후 출력한다. 어드레스 버퍼(10)에 버퍼링된 신호는 내부 클럭 신호(ΦCLK)에 응답하여 전송 게이트들과 래치들을 거쳐 래치된 어드레스(ΦMRAi)로서 출력된다. ΦMRAi는 ΦMRS와 ΦPRAR에 의해 다시 내부 MRS 어드레스(ΦMDSTi) 및 내부 행 어드레스(ΦRAi)로서 출력된다. 그런데, ΦMRAi를 래치하는 신호로서 내부 클럭 신호(ΦCLK)를 사용하기 때문에, 내부 클럭 신호가 인에이블될 때마다 외부 어드레스 핀을 통해 래치된 어드레스가 ΦMRAi로서 발생된다. 이로 인해, ΦMRAi가 변하여 불필요한 전류가 소모되는 문제점이 있었다.
즉, 전술한 도 1에 도시된 장치는 내부 클럭 신호(ΦCLK)에 응답하여 래치한 어드레스(ΦMRAi)를 MRS 명령(ΦMRS)이 인에이블되면 내부 MRS 어드레스(ΦMDSTi) 로서 발생하고 행 활성 명령(ΦPRAR)이 인에이블되면 내부 행 어드레스(ΦRAi)로서 발생하도록 되어 있다. 그러므로, 도 2 (c) 및 도 3 (c)에 각각 도시된 내부 클럭 신호(ΦCLK)의 매 사이클마다 도 2 (d) 및 도 3 (d)에 각각 도시된 래치된 어드레스값(ΦMRAi)이 래치되어 여분의 전류가 발생하여 필요없이 전류가 소모된다.
본 발명이 이루고자 하는 제1 기술적 과제는, 외부로부터 입력되는 어드레스를 동기식 반도체 기억 장치가 MRS 상태나 행 활성 상태일 때만 래치하는 동기식 반도체 기억 장치를 위한 어드레스 래치 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 제2 기술적 과제는, 외부로부터 입력되는 MRS 어드레스를 동기식 반도체 기억 장치가 MRS 상태일 때만 래치하는 동기식 반도체 기억 장치를 위한 어드레스 래치 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 제3 기술적 과제는, 외부로부터 입력되는 어드레스를 동기식 반도체 기억 장치가 MRS 상태나 행 활성 상태일 때만 래치하는 동기식 반도체 기억 장치를 위한 어드레스 래치 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 제4 기술적 과제는, 외부로부터 입력되는 MRS 어드레스를 동기식 반도체 기억 장치가 MRS 상태일 때만 래치하는 동기식 반도체 기억 장치를 위한 어드레스 래치 방법을 제공하는 데 있다.
도 1은 종래의 어드레스 래치 장치의 회로도이다.
도 2 (a) ∼ (f)들은 MRS 상태에서 도 1에 도시된 장치의 각 부의 파형도들이다.
도 3 (a) ∼ (f)들은 행 활성 상태에서 도 1에 도시된 장치의 각 부의 파형도들이다.
도 4는 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 장치의 바람직한 일실시예의 회로도이다.
도 5 (a) ∼ (g)들은 MRS 상태에서 도 4에 도시된 장치의 각 부의 파형도들이다.
도 6 (a) ∼ (g)들은 행 활성 상태에서 도 4에 도시된 장치의 각 부의 파형도들이다.
도 7은 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 장치의 다른 일실시예의 회로도이다.
도 8 (a) ∼ (g)들은 MRS 상태에서 도 7에 도시된 장치의 각 부의 파형도들이다.
도 9는 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 방법을 설명하기 위한 일실시예의 플로우차트이다.
도 10은 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 방법을 설명하기 위한 다른 실시예의 플로우차트이다.
상기 제1 기술적 과제를 이루기 위한 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 장치는, 외부로부터 입력되는 외부 행 어드레스 또는 외부 모드 레지스터 세트(MRS) 어드레스를 입력하여 버피링하는 어드레스 버퍼와, 버퍼링된 상기 외부 행 어드레스 또는 상기 외부 MRS 어드레스를 내부 클럭 신호에 응답하여 전송하는 제1 신호 전송 수단과, 상기 제1 신호 전송 수단으로부터 출력되는 어드레스를 래치하는 제1 래치와, 상기 제1 래치에 래치된 어드레스를 제어 신호에 응답하여 전송하는 제2 신호 전송 수단과, 상기 제2 신호 전송 수단으로부터 출력되는 어드레스를 래치하는 제2 래치와, 상기 동기식 반도체 기억 장치가 MRS 상태이거나 행 활성 상태일 때만 상기 제어 신호를 발생하는 제어 신호 발생 수단과, 상기 제2 래치에 래치된 어드레스를 MRS 명령에 응답하여 내부 MRS 어드레스로서 출력하는 제1 어드레스 발생 수단 및 상기 제2 래치에 래치된 어드레스를 행 활성 명령에 응답하여 내부 행 어드레스로서 출력하는 제2 어드레스 발생 수단으로 구성되는 것이 바람직하다.
상기 제2 기술적 과제를 이루기 위한 동기식 반도체 기억 장치를 위한 어드레스 래치 장치는, 외부로부터 입력되는 외부 행 어드레스 또는 외부 모드 레지스터 세트(MRS) 어드레스를 입력하여 버피링하는 어드레스 버퍼와, 버퍼링된 상기 외부 행 어드레스 또는 상기 외부 MRS 어드레스를 내부 클럭 신호에 응답하여 전송하는 제1 신호 전송 수단과, 상기 제1 신호 전송 수단으로부터 출력되는 어드레스를 래치하는 제1 래치와, 상기 제1 래치에 래치된 어드레스를 제어 신호에 응답하여 전송하는 제2 신호 전송 수단과, 상기 제2 신호 전송 수단으로부터 출력되는 어드레스를 래치하는 제2 래치와, 상기 동기식 반도체 기억 장치가 MRS 상태일 때만 상기 제어 신호를 발생하는 제어 신호 발생 수단과, 상기 제2 래치에 래치된 어드레스를 MRS 명령에 응답하여 내부 MRS 어드레스로서 출력하는 제1 어드레스 발생 수단 및 상기 제1 래치에 래치된 상기 외부 행 어드레스만을 행 활성 명령에 응답하여 내부 행 어드레스로서 출력하는 제2 어드레스 발생 수단으로 구성되는 것이 바람직하다.
상기 제3 기술적 과제를 이루기 위한 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 방법은, 외부로부터 외부 행 어드레스 또는 외부 모드 레지스터 세트(MRS) 어드레스를 버퍼링하는 (a) 단계와, 상기 버퍼링된 어드레스를 내부 클럭 신호에 상응하여 전송하는 (b) 단계와, 상기 전송된 어드레스를 래치하는 (c) 단계와, 상기 동기식 반도체 기억 장치가 MRS 상태인가를 판단하는 (d) 단계와, 상기 동기식 반도체 기억 장치가 상기 MRS 상태가 아니면, 행 활성 상태인가를 판단하는 (e) 단계와, 상기 동기식 반도체 기억 장치가 상기 행 활성 상태가 아니면, 상기 래치된 어드레스를 전송하지 않는 (f) 단계와, 상기 동기식 반도체 기억 장치가 상기 MRS 상태이거나 상기 행 활성 상태이면, 상기 래치된 어드레스를 전송하는 (g) 단계와, 상기 (g) 단계에서 전송된 어드레스를 래치하는 (h) 단계 및 상기 (h)단계에서 래치된 어드레스를 MRS 명령 및 행 활성 명령에 상응하여 내부 MRS 어드레스 및 내부 행 어드레스로서 발생하는 (i) 단계로 이루어지는 것이 바람직하다.
상기 제4 기술적 과제를 이루기 위한 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 방법은, 외부로부터 외부 행 어드레스 또는 외부 모드 레지스터 세트(MRS) 어드레스를 버퍼링하는 (a) 단계와, 상기 버퍼링된 어드레스를 내부 클럭 신호에 상응하여 전송하는 (b) 단계와, 상기 전송된 어드레스를 래치하는 (c) 단계와, 상기 동기식 반도체 기억 장치가 MRS 상태인가를 판단하는 (d) 단계와, 상기 동기식 반도체 기억 장치가 상기 MRS 상태이면, 상기 래치된 어드레스를 전송하는 (e) 단계와, 상기 동기식 반도체 기억 장치가 상기 MRS 상태가 이니면, 상기 래치된 어드레스를 전송하지 않는 (f) 단계와, 상기 (e) 단계에서 전송된 어드레스를 래치하는 (g) 단계 및 상기 (g)단계에서 래치된 어드레스를 MRS 명령에 상응하여 내부 MRS 어드레스로서 발생하는 (h) 단계로 이루어지는 것이 바람직하다.
이하, 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 장치들의 구성 및 동작들을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 4는 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 장치의 바람직한 일실시예의 회로도로서, 어드레스 버퍼(100), 제1 및 제2 신호 전송부들(102 및 106), 제1 및 제2 래치들(104 및 108), 제어 신호 발생부(110), 제3, 4, ... 및 i+3 신호 전송부들(112, 116, ... 및 120), 제3, 제4, ... 및 제i+3 래치들(114, 118, ... 및 122), BL 및 CL 신호 발생부(124) 및 제1, ... 제i 로우(row) 디코더들(126, ... 및 128)로 구성된다.
도 5 (a) ∼ (g)들은 MRS 상태에서 도 4에 도시된 장치의 각 부의 파형도들로서, 도 5 (a)는 외부 클럭 신호의 파형도를 나타내고, 도 5 (b)는 외부 MRS 어드레스(MRS)의 파형도를 나타내고, 도 5 (c)는 내부 클럭 신호(ΦCLK)의 파형도를 나타내고, 도 5 (d)는 인버터(166)로부터 출력되는 신호(ΦRASP)의 파형도를 나타내고, 도 5 (e)는 래치된 어드레스(ΦMRAi)의 파형도를 나타내고, 도 5 (f)는 MRS 명령(ΦMRS)의 파형도를 나타내고, 도 5 (g)는 내부 MRS 어드레스(ΦMDSTi)의 파형도를 각각 나타낸다.
도 6 (a) ∼ (g)들은 행 활성 상태에서 도 4에 도시된 장치의 각 부의 파형도들로서, 도 6 (a)는 외부 클럭 신호의 파형도를 나타내고, 도 6 (b)는 외부 행 어드레스(ACT)의 파형도를 나타내고, 도 6 (c)는 내부 클럭 신호(ΦCLK)의 파형도를 나타내고, 도 6 (d)는 인버터(166)로부터 출력되는 신호(ΦRASP)의 파형도를 나타내고, 도 6 (e)는 래치된 어드레스(ΦMRAi)의 파형도를 나타내고, 도 6 (f)는 행 활성 명령(ΦPRAR)의 파형도를 나타내고, 도 6 (g)는 내부 행 어드레스(ΦRAi)의 파형도를 각각 나타낸다.
도 4에 도시된 어드레스 버퍼(100)는 전술한 어드레스 핀을 통해 외부로부터 입력단자 IN을 통해 입력한 도 5 (b) 및 도 6 (b)에 각각 도시된 외부 행 어드레스 또는 외부 모드 레지스터 세트(MRS) 어드레스를 버퍼링하고, 버퍼링한 신호를 신호 전송부(102)로 출력한다. 인버터(140)와 전송 게이트(142)로 구현될 수 있는 신호 전송부(102)는 어드레스 버퍼(100)에서 버퍼링된 어드레스를 도 5 (b) 및 도 6 (b)에 도시된 내부 클럭 신호(ΦCLK)에 응답하여 래치(104)로 출력한다. 인버터들(144 및 146)로 구성되는 래치(104)는 신호 전송부(102)에서 전송된 신호를 래치하고, 래치된 신호를 신호 전송부(106)로 출력한다.
인버터(140) 및 전송 게이트(150)으로 구성된 신호 전송부(106)는 제1 래치(104)에 래치된 어드레스를 제어 신호 발생부(110)로부터 출력되는 제어 신호에 응답하여 제2 래치(108)로 출력한다. 인버터들(152 및 154)로 구성된 제2 래치(108)는 제2 신호 전송부(106)로부터 전송된 어드레스를 입력하여 래치하고, 래치된 도 5 (e) 또는 도 6 (e)에 도시된 어드레스(ΦMRAi)를 신호 전송부들(112, 116, ... 및 120)로 출력한다.
여기서, 제어 신호 발생부(110)는 동기식 반도체 기억 장치가 MRS 상태이거나 행 활성 상태일 때만 인에이블되는 제어 신호를 발생하여 신호 전송부(106)를 제어하기 위해, 반전 배타적 논리합(NXOR) 게이트(160), 인버터들(162 및 166), NAND 게이트들(164 및 168)로 구성된다. 여기서, NXOR 게이트(160)는 열 어드레스 신호(ΦCAS) 및 기입 인에이블 신호(ΦWE)를 배타적 반전 논리합하여 출력하고, NAND 게이트(164)는 인버터(162)를 통해 반전된 행 어드레스 신호(ΦRAS)와 내부 클럭 신호(ΦCLK)를 반전 논리곱하여 출력한다. 여기서, 인버터(166)로부터 출력되는 도 5 (d) 또는 도 6 (d)에 도시된 신호(ΦRASP)는 MRS 상태 또는 행 활성 상태에서만 인에이블되는 신호이다. 인버터(166)에서 반전된 NAND 게이트(164)의 출력과 내부 클럭 신호(ΦCLK)는 NAND 게이트(168)에서 반전 논리곱되어 제어 신호로서 출력된다.
예를 들어, 행 활성 상태에서는 ΦRAS신호가 "저" 논리 레벨이고 ΦCAS 및 ΦWE는 "고" 논리 레벨이 되고, MRS 상태에서는 ΦRAS, ΦCAS 및 ΦWE 신호들이 모두 "저" 논리 레벨이라면, 도 6 (d) 또는 도 5 (d)에 도시된 바와 같이 "고" 논리 레벨의 신호(ΦRASP)가 발생된다. 그러므로, MRS 상태 또는 행 활성 상태에서는 도 5 (c) 또는 도 6 (c)에 도시된 내부 클럭 신호(ΦCLK)에 응답하여 신호 전송부(106)는 어드레스를 래치(108)로 전송한다. 결국, 도 4에 도시된 장치는 MRS 상태에서 도 5 (d)에 도시된 신호(ΦRASP)가 인에이블될 때에만 도 5 (b)에 도시된 외부 MRS 어드레스(MRS)를 받아들이고, 행 활성 상태에서 도 6 (d)에 도시된 신호(ΦRASP)가 인에이블될 때에만 도 6 (b)에 도시된 외부 행 어드레스(ACT)를 받아들인다.
한편, 인버터(170 및 172)로 구성된 신호 전송부(112)는 제2 래치(108)에 래치된 도 5 (e) 또는 도 6 (e)에 도시된 어드레스(ΦMRAi)를 도 5 (f)에 도시된 MRS 명령(ΦMRS)에 응답하여 래치(114)로 전송하고, 인버터들(190 및 192)로 구성된 래치(114)는 신호 전송부(112)로부터 전송되는 어드레스를 도 5 (g)에 도시된 내부 MRS 어드레스(ΦMDSTi)로서 출력한다. 또한, BL 및 CL 신호 발생부(124)는 도 5 (g)에 도시된 내부 MRS 어드레스(ΦMDSTi)를 입력하여 버스트 길이 및 컬럼 어드레스 스트로브 래이턴시 신호를 발생하는 역할을 한다.
신호 전송부들(116, ... 및 120), 래치들(118, ... 및 122) 및 제1 ∼ 제i 로우(row)디코더들(126, ... 및 128)은 도 6 (g)에 도시된 내부 행 어드레스(ΦRAi)를 발생하는 역할을 한다. 즉, 인버터(174) 및 전송 게이트(176)로 구성되는 신호 전송부(116)는 도 6 (f)에 도시된 행 활성 명령(ΦPRAR)에 응답하여 어드레스(ΦMRAi)를 래치(118)로 전송한다. 인버터들(194 및 196)로 구성된 래치(118)는 신호 전송부(116)로부터 전송된 어드레스를 래치하고, 래치된 어드레스를 도 6 (g)에 도시된 뱅크 0에 해당하는 내부 행 어드레스[ΦRAi(bank0)]로서 제1 로우 디코더(126)로 출력한다. 제1 로우 디코더(126)는 입력한 내부 행 어드레스(ΦRAi)를 디코딩하는 역할을 한다. 마찬가지의 동작에 의해, 내부 행 어드레스들[RAi(bank1), .... RAi(banki)]이 각 래치들(118, ... 122)로부터 출력된다.
도 4에 도시된 본 발명에 의한 장치는 MRS 상태 또는 행 활성 상태에서 외부로부터 입력된 어드레스를 래치한다. 그러나, 이와 같이 래치할 경우, 행 활성 상태에서 불필요하게 MRS 어드레스가 입력되어 래치될 수도 있다. 그러므로, MRS 상태에서만 MRS 어드레스가 래치될 수 있도록 하기 위해 도 4에 도시된 장치는 다음과 같이 변형될 수 있다.
도 7은 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 장치의 다른 일실시예의 회로도로서, 어드레스 버퍼(300), 다수개의 신호 전송부들(302, 306 및 312), 래치들(304, 308 및 314), 제어 신호 발생부(310), BL 및 CL 신호 발생부(316) 및 로우(row) 어드레스 발생부(318)로 구성된다.
도 8 (a) ∼ (g)들은 MRS 상태에서 도 7에 도시된 장치의 각 부의 파형도들로서, 도 8 (a)는 외부 클럭 신호의 파형도를 나타내고, 도 8 (b)는 MRS 어드레스(MRS)의 파형도를 나타내고, 도 8 (c)는 내부 클럭 신호(ΦCLK)의 파형도를 나타내고, 도 8 (d)는 인버터(368)로부터 출력되는 신호(ΦMRSP)의 파형도를 나타내고, 도 8 (e)는 래치된 어드레스(ΦMRAi)의 파형도를 나타내고, 도 8 (f)는 MRS 명령(ΦMRS)의 파형도를 나타내고, 도 8 (g)는 내부 MRS 어드레스(ΦMDSTi)의 파형도를 각각 나타낸다.
도 7에 도시된 어드레스 버퍼(300)는 전술한 어드레스 핀을 통해 외부로부터 입력단자 IN을 통해 입력한 외부 행 어드레스 또는 도 8 (b)에 도시된 외부 모드 레지스터 세트(MRS) 어드레스를 버퍼링하고, 버퍼링한 신호를 신호 전송부(302)로 출력한다. 인버터(330)와 전송 게이트(332)로 구현될 수 있는 신호 전송부(302)는 어드레스 버퍼(300)에서 버퍼링된 어드레스를 도 8 (c)에 도시된 내부 클럭 신호(ΦCLK)에 응답하여 래치(304)로 출력한다. 인버터들(334 및 336)로 구성되는 래치(304)는 신호 전송부(302)에서 전송된 신호를 래치하고, 래치된 신호를 신호 전송부(306)로 출력한다.
인버터(338) 및 전송 게이트(340)으로 구성된 신호 전송부(306)는 래치(304)에 래치된 어드레스를 제어 신호 발생부(310)로부터 출력되는 제어 신호에 응답하여 래치(308)로 출력한다. 인버터들(342 및 344)로 구성된 래치(308)는 신호 전송부(306)로부터 전송된 어드레스를 입력하여 래치하고, 래치된 도 8 (e)에 도시된 어드레스(ΦMRAi)를 신호 전송부(312)로 출력한다.
여기서, 제어 신호 발생부(310)는 동기식 반도체 기억 장치가 MRS 상태일 때만 인에이블되는 제어 신호를 발생하여 신호 전송부(306)를 제어하기 위해, 인버터들(360, 362 및 364), NAND 게이트(366) 및 인버터(368)로 구성된다. 여기서, NAND 게이트(366)는 인버터들(360, 362 및 364)에서 각각 반전된 행 어드레스 신호(ΦRAS), 열 어드레스 신호(ΦCAS) 및 기입 인에이블 신호(ΦWE)와, 도 8 (c)에 도시된 내부 클럭 신호(ΦCLK)를 반전 논리곱하여 출력한다. 인버터(368)에서 반전된 도 8 (d)에 도시된 NAND 게이트(366)의 출력(ΦMRSP)과 도 8 (c)에 도시된 내부 클럭 신호(ΦCLK)는 NAND 게이트(370)에서 반전 논리곱되어 신호 전송부(306)를 제어하기 위한 제어 신호로서 출력된다.
한편, 인버터(346 및 348)로 구성된 신호 전송부(312)는 래치(308)에서 래치된 도 8 (e)에 도시된 어드레스(ΦMRAi)를 도 8 (f)에 도시된 MRS 명령(ΦMRS)에 응답하여 래치(314)로 전송한다. 인버터들(350 및 352)로 구성된 래치(314)는 신호 전송부(312)로부터 전송되는 어드레스를 도 8 (g)에 도시된 내부 MRS 어드레스(ΦMDSTi)로서 출력한다. 또한, BL 및 CL 신호 발생부(316)는 도 4에 도시된 BL 및 CL 신호 발생부(124)와 마찬가지로 도 8 (g)에 도시된 내부 MRS 어드레스(ΦMDSTi)를 입력하여 버스트 길이 신호 및 컬럼 어드레스 스트로브 래이턴시 신호를 발생하는 역할을 한다.
도 7에 도시된 로우 어드레스 발생부(318)는 래치(304)에서 래치된 어드레스로부터 행 어드레스를 분리하여 입력 후, 래치하고 래치된 어드레스를 내부 행 어드레스로서 출력한다.
이하, 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 방법들을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 9는 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 방법을 설명하기 위한 일실시예의 플로우차트로서, 내부 클럭 신호에 따라 어드레스를 외부로부터 래치하는 단계(제400 ∼ 제404 단계), 동기식 기억 장치의 상태에 따라 어드레스를 전송하여 래치하는 단계(제406 ∼ 제414단계) 및 래치된 어드레스를 명령에 따라 해당 어드레스로서 발생하는 단계(제416단계)로 이루어진다.
도 9을 참조하면, 외부로부터 외부 행 어드레스 또는 외부 모드 레지스터 세트(MRS) 어드레스를 입력하여 버퍼링한다(제400단계). 제400단계후에, 버퍼링된 외부 행 어드레스 또는 외부 MRS 어드레스를 내부 클럭 신호에 상응하여 전송한다(제402단계). 제402단계후에, 전송된 어드레스를 래치한다(제404단계). 제404단계후에, 동기식 반도체 기억 장치가 MRS 상태인가를 판단한다(제406단계).
만일, 동기식 반도체 기억 장치가 MRS 상태가 아니면, 행 활성 상태인가를 판단한다(제408단계). 동기식 반도체 기억 장치가 행 활성 상태가 아니면, 제404단계에서 래치된 어드레스를 전송하지 않는다. 즉, 외부로부터 입력되어 래치된 외부 행 또는 외부 MRS 어드레스가 다시 래치되지 않도록 전송하지 않는다(제410단계).
그러나, 동기식 반도체 기억 장치가 MRS 상태이거나 행 활성 상태이면, 제404단계에서 래치된 어드레스를 전송한다(제412단계). 제410 또는 제412단계후에, 제412단계에서 전송된 어드레스를 다시 래치한다(제414단계). 제414단계에서 래치된 어드레스를 MRS 명령 및 행 활성 명령에 상응하여 전술한 바와 같이, 내부 MRS 어드레스 및 내부 행 어드레스로서 발생한다(제416단계).
도 10은 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 방법을 설명하기 위한 다른 실시예의 플로우차트로서, 내부 클럭 신호에 따라 어드레스를 외부로부터 래치하는 단계(제500 ∼ 제504 단계), 동기식 기억 장치가 MRS 상태인가에 따라 어드레스를 전송하여 래치하는 단계(제506 ∼ 제512단계) 및 래치된 어드레스를 MRS 명령에 따라 내부 MRS 어드레스로서 발생하는 단계(제514단계)로 이루어진다.
도 10을 참조하면, 외부로부터 입력한 외부 행 어드레스 또는 외부 모드 레지스터 세트(MRS) 어드레스를 버퍼링한다(제500단계). 제500단계후에, 버퍼링된 어드레스를 내부 클럭 신호에 상응하여 전송한다(제502단계). 제502단계에서 전송된 어드레스를 래치한다(제504단계). 제504단계후에, 동기식 반도체 기억 장치가 MRS 상태인가를 판단한다(제506단계). 만일, 동기식 반도체 기억 장치가 MRS 상태이면, 제504단계에서 래치된 어드레스를 전송한다(제510단계). 그러나, 동기식 반도체 기억 장치가 MRS 상태가 이니면, 제504단계에서 래치된 어드레스를 전송하지 않는다(제508단계). 즉, 외부로부터 입력되어 일단 래치된 어드레스가 다시 래치되지 않도록 하기 위해서 어드레스를 전송하지 않는 것이다.
제510 단계후에 제510단계에서 전송된 어드레스를 래치한다(제512단계). 제512단계에서 래치된 어드레스를 MRS 명령에 상응하여 내부 MRS 어드레스로서 발생한다.
이상에서 설명한 바와 같이, 본 발명에 의한 동기식 반도체 기억 장치를 위한 어드레스 래치 장치 및 방법은 외부로부터 입력되는 MRS 어드레스 또는 행 어드레스들을 동기식 반도체 기억 장치가 MRS 상태 또는 행 활성 상태일 때만 래치하기 때문에 불필요한 전류 소모가 줄어드는 효과가 있다.
Claims (6)
- 동기식 반도체 기억 장치를 위한 어드레스 래치 장치에 있어서,외부로부터 입력되는 외부 행 어드레스 또는 외부 모드 레지스터 세트(MRS) 어드레스를 입력하여 버퍼링하는 어드레스 버퍼;버퍼링된 상기 외부 행 어드레스 또는 상기 외부 MRS 어드레스를 내부 클럭 신호에 응답하여 전송하는 제1 신호 전송 수단;상기 제1 신호 전송 수단으로부터 출력되는 어드레스를 래치하는 제1 래치;상기 제1 래치에 래치된 어드레스를 제어 신호에 응답하여 전송하는 제2 신호 전송 수단;상기 제2 신호 전송 수단으로부터 출력되는 어드레스를 래치하는 제2 래치;상기 동기식 반도체 기억 장치가 MRS 상태이거나 행 활성 상태일 때만 상기 제어 신호를 발생하는 제어 신호 발생 수단;상기 제2 래치에 래치된 어드레스를 MRS 명령에 응답하여 내부 MRS 어드레스로서 출력하는 제1 어드레스 발생 수단; 및상기 제2 래치에 래치된 어드레스를 행 활성 명령에 응답하여 내부 행 어드레스로서 출력하는 제2 어드레스 발생 수단을 구비하는 것을 특징으로 하는 동기식 반도체 기억 장치를 위한 어드레스 래치 장치.
- 제1 항에 있어서, 상기 제어 신호 발생 수단은열 어드레스 신호 및 기입 인에이블 신호를 배타적 반전 논리합하여 출력하는 배타적 반전 논리합 수단;반전된 행 어드레스 신호와 상기 내부 클럭 신호를 논리곱하여 출력하는 논리곱 수단; 및상기 논리곱 수단의 출력과 상기 내부 클럭 신호를 반전 논리곱하고, 반전 논리곱한 결과를 상기 제어 신호로서 출력하는 반전 논리곱 수단을 구비하는 것을 특징으로 하는 동기식 반도체 기억 장치를 위한 어드레스 래치 장치.
- 동기식 반도체 기억 장치를 위한 어드레스 래치 장치에 있어서,외부로부터 입력되는 외부 행 어드레스 또는 외부 모드 레지스터 세트(MRS) 어드레스를 입력하여 버피링하는 어드레스 버퍼;버퍼링된 상기 외부 행 어드레스 또는 상기 외부 MRS 어드레스를 내부 클럭 신호에 응답하여 전송하는 제1 신호 전송 수단;상기 제1 신호 전송 수단으로부터 출력되는 어드레스를 래치하는 제1 래치;상기 제1 래치에 래치된 어드레스를 제어 신호에 응답하여 전송하는 제2 신호 전송 수단;상기 제2 신호 전송 수단으로부터 출력되는 어드레스를 래치하는 제2 래치;상기 동기식 반도체 기억 장치가 MRS 상태일 때만 상기 제어 신호를 발생하는 제어 신호 발생 수단;상기 제2 래치에 래치된 어드레스를 MRS 명령에 응답하여 내부 MRS 어드레스로서 출력하는 제1 어드레스 발생 수단; 및상기 제1 래치에 래치된 상기 외부 행 어드레스만을 행 활성 명령에 응답하여 내부 행 어드레스로서 출력하는 제2 어드레스 발생 수단을 구비하는 것을 특징으로 하는 동기식 반도체 기억 장치를 위한 어드레스 래치 장치.
- 제3 항에 있어서, 상기 제어 신호 발생 수단은반전된 행 어드레스 신호, 반전된 열 어드레스 신호, 반전된 기입 인에이블 신호 및 상기 내부 클럭 신호들을 논리곱하는 논리곱 수단; 및상기 논리곱 수단의 출력과 상기 내부 클럭 신호를 반전 논리곱하고, 반전 논리곱한 결과를 상기 제어 신호로서 출력하는 반전 논리곱 수단을 구비하는 것을 특징으로 하는 동기식 반도체 기억 장치를 위한 어드레스 래치 장치.
- 동기식 반도체 기억 장치를 위한 어드레스 래치 방법에 있어서,(a) 외부로부터 외부 행 어드레스 또는 외부 모드 레지스터 세트(MRS) 어드레스를 버퍼링하는 단계;(b) 상기 버퍼링된 어드레스를 내부 클럭 신호에 상응하여 전송하는 단계;(c) 상기 전송된 어드레스를 래치하는 단계;(d) 상기 동기식 반도체 기억 장치가 MRS 상태인가를 판단하는 단계;(e) 상기 동기식 반도체 기억 장치가 상기 MRS 상태가 아니면, 행 활성 상태인가를 판단하는 단계;(f) 상기 동기식 반도체 기억 장치가 상기 행 활성 상태가 아니면, 상기 래치된 어드레스를 전송하지 않는 단계;(g) 상기 동기식 반도체 기억 장치가 상기 MRS 상태이거나 상기 행 활성 상태이면, 상기 래치된 어드레스를 전송하는 단계;(h) 상기 (g) 단계에서 전송된 어드레스를 래치하는 단계; 및(i) 상기 (h)단계에서 래치된 어드레스를 MRS 명령 및 행 활성 명령에 상응하여 내부 MRS 어드레스 및 내부 행 어드레스로서 발생하는 단계를 구비하는 것을 특징으로 하는 동기식 반도체 기억 장치를 위한 어드레스 래치 방법.
- 동기식 반도체 기억 장치를 위한 어드레스 래치 방법에 있어서,(a) 외부로부터 외부 행 어드레스 또는 외부 모드 레지스터 세트(MRS) 어드레스를 버퍼링하는 단계;(b) 상기 버퍼링된 어드레스를 내부 클럭 신호에 상응하여 전송하는 단계;(c) 상기 전송된 어드레스를 래치하는 단계;(d) 상기 동기식 반도체 기억 장치가 MRS 상태인가를 판단하는 단계;(e) 상기 동기식 반도체 기억 장치가 상기 MRS 상태이면, 상기 래치된 어드레스를 전송하는 단계;(f) 상기 동기식 반도체 기억 장치가 상기 MRS 상태가 이니면, 상기 래치된 어드레스를 전송하지 않는 단계;(g) 상기 (e) 단계에서 전송된 어드레스를 래치하는 단계; 및(h) 상기 (g)단계에서 래치된 어드레스를 MRS 명령에 상응하여 내부 MRS 어드레스로서 발생하는 단계를 구비하는 것을 특징으로 하는 동기식 반도체 기억 장치를 위한 어드레스 래치 방법.
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