KR20070036615A - 디코딩 장치 - Google Patents

Abstract

본 발명은 디코딩 장치에 관한 것으로서, 특히, 반도체 소자의 모드 레지스터 셋팅시에 사용되는 디코더에서 리저브드(Reserved) 코드를 직접 입력받아 AL(Additive Latency), CL(CAS Latency) 및 WR(Write Recovery)를 제어하여 디코더의 면적을 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 본 발명은 리저브드(Reserved) 코드 제어 방식을 사용하여 코딩을 수행하되, 기존과 같이 다른 모든 코드를 재조합하는 것이 아니라 리저브드 코드를 직접 입력받아 어드레스를 코딩함으로서 종래기술에 비해 낸드게이트 및 노아게이트의 수를 줄이도록 하여 결과적으로 레이아웃 면적을 줄일 수 있도록 한다.

디코더, MRS, AL, CL, WR, 코드

Description

디코딩 장치{Decoding device}

도 1은 종래의 코드 테이블을 나타낸 도면.

도 2는 종래의 디코딩 장치에 관한 회로도.

도 3은 본 발명에 따른 디코딩 장치의 회로도.

본 발명은 디코딩 장치에 관한 것으로서, 특히, 반도체 소자의 모드 레지스터 셋팅시에 사용되는 디코더에서 리저브드(Reserved) 코드를 직접 입력받아 AL(Additive Latency), CL(CAS Latency) 및 WR(Write Recovery)를 제어하여 디코더의 면적을 줄일 수 있도록 하는 기술이다.

일반적으로 반도체 메모리에서 모드 레지스터 세트(MRS;Mode Register Set) 프로그래밍에 의해 라이트 복구(WR;Write Recovery), 카스 레이턴시(CL;CAS Latency)가 세팅되고, 확장된 모드 레지스터 세트(EMRS1;Extended Mode Register Set) 프로그래밍에 의해 에디티브 레이턴시(AL;Additive Latency)가 세팅된다. 그 리고, 메모리의 동작시 상술된 세팅에 의한 동작이 보증되어야 한다.

예를 들어, 반도체 메모리가 오토-프리차지 리드 동작을 수행할 경우, 에디티브 레이턴시 이후에 내부 리드 명령이 입력되도록 하고, 카스 레이턴시 이후에 입출력 핀(DQ)에 데이터가 실리도록 해야 한다. 그리고, 라이트 복구 후 자동적으로 프리차지 되는 동작이 보증되어야 한다.

이때, 쉬프트 레지스터에 입력되어 신호 경로를 제어하는 것이 초기 모드 레지스터 세트에 의해 정해지는 라이트 복구(WR;Write Recovery), 카스 레이턴시(CL;CAS Latency) 및 에디티브 레이턴시(AL;Additive Latency) 명령들이다.

도 1은 상술된 모드 레지스터 세트를 위해 모드 레지스터 셋트의 코드가 스펙 상에서 어드레스별로 분할된 테이블을 나타낸다.

도 1에서와 같이 사용에 필요한 어드레스 코드의 조합 이외에는 리저브드(Reserved) 코드로 처리하고, 모드 레시터 세팅시 리저브드 코드가 입력될 때는 기존의 코드 데이터를 유지하도록 설계된다.

도 2는 종래의 카스 레이턴시(CL) 디코딩 장치에 관한 회로도이다.

종래의 디코딩 장치는 인버터 IV1~IV3, 복수개의 낸드게이트 ND1~ND18, 복수개의 노아게이트 NOR1~NOR6 및 복수개의 래치 R1~R6를 구비한다. 이에 따라, 입력되는 모드 레지스터 세트 신호인 3개의 어드레스 NMRG4~NMRG6를 디코딩하여 6개의 카스 레이턴시 신호 CL2~CL7를 출력한다.

이러한 구성을 갖는 종래의 디코더는 사용되는 어드레스 코드만 입력되고, 리저브드 코드의 진입시 에러가 발생하지 않도록, 도 2에서와 같이 다른 카스 레이 턴시 값의 세팅시 정보를 입력받는 낸드게이트와 노아게이트를 이용하여 리저브드 코드를 인식하고 리셋 동작을 제어하도록 한다.

즉, 필요한 코드의 조합을 일반적인 방식으로 디코딩하되, 다른 코드가 입력될 경우에는 리셋 동작을 수행하고 리저브드 코드가 입력될 경우 래치를 통해 기존의 코드 데이터를 유지하도록 한다.

이에 따라, CL-1개의 입력을 갖는 앤드게이트(낸드게이트 ND7~ND18 및 노아게이트 NOR1~NOR6의 조합) 중 하나의 입력이 세팅되는 순간 기존의 카스 레이턴시 정보가 리셋되도록 한다. 만약, 리저브드 코드가 입력될 경우 CL-1개에 해당하는 모든 앤드게이트의 입력이 하이가 되고, 이를 통해 래치를 리셋시키지 않고 기존 데이터를 유지하도록 한다.

상술된 종래의 디코딩 장치는 동작의 보증에 필요한 카스 레이턴시가 적을 경우에는 문제가 되지 않는다. 그런데, 종래의 디코딩 장치는 카스 레이턴시 값이 증가할 경우 카스 레이턴시 코드의 증가에 따라 CL-1개의 노아게이트와, 2×(CL-1)의 낸드게이트가 필요하게 되며, 이에 따라, 레이아웃의 면적이 증가하게 되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 반도체 소자의 모드 레지스터 셋팅시에 사용되는 디코더에서 리저브드(Reserved) 코드를 직접 입력받아 AL(Additive Latency), CL(CAS Latency) 및 WR(Write Recovery)를 제어하여 디코더의 면적을 줄일 수 있도록 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 디코딩 장치는, 모드 레지스터 세팅시 입력 어드레스 디코딩하여 카스 레이턴시를 세팅하기 위한 코드를 생성하는 디코딩부; 입력 어드레스 중 일부 어드레스를 논리조합하여 입력 어드레스가 리저브드 코드가 아닐 경우 카스 레이턴시의 정보를 리셋시키는 리셋부; 및 디코딩부의 출력을 래치하여 복수개의 카스 레이턴시 신호를 출력하고 리셋부의 출력에 따라 리셋되는 래치부를 포함하는 것을 특징으로 한다.

그리고, 본 발명은 모드 레지스터 세팅시 입력 어드레스 디코딩하여 에디티브 레이턴시를 세팅하기 위한 코드를 생성하는 디코딩부; 입력 어드레스 중 일부 어드레스를 논리조합하여 입력 어드레스가 리저브드 코드가 아닐 경우 에디티브 레이턴시의 정보를 리셋시키는 리셋부; 및 디코딩부의 출력을 래치하여 복수개의 에디티브 레이턴시 신호를 출력하고 리셋부의 출력에 따라 리셋되는 래치부를 포함하는 것을 특징으로 한다.

또한, 본 발명은 모드 레지스터 세팅시 입력 어드레스 디코딩하여 라이트 복구 명령을 세팅하기 위한 코드를 생성하는 디코딩부; 입력 어드레스 중 일부 어드레스를 논리조합하여 입력 어드레스가 리저브드 코드가 아닐 경우 라이트 복구 명령 정보를 리셋시키는 리셋부; 및 디코딩부의 출력을 래치하여 복수개의 라이트 복구 명령 신호를 출력하고 리셋부의 출력에 따라 리셋되는 래치부를 포함하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 3은 본 발명에 따른 디코딩 장치의 회로도이다.

본 발명은 인버터 IV4~IV6와, 디코딩부(100)와, 리셋부(200) 및 래치부 R7~R12를 구비한다.

여기서, 디코딩부(100)는 복수개의 낸드게이트 ND19~24를 포함한다. 낸드게이트 ND19는 인버터 IV4에 의해 반전된 어드레스 NMRG4와, 어드레스 NMRG5 및 인버터 IV6에 의해 반전된 어드레스 NMRG6를 낸드연산한다. 낸드게이트 ND20는 어드레스 NMRG4, NMRG5와 인버터 IV6에 의해 반전된 어드레스 NMRG6를 낸드연산한다. 낸드게이트 ND21는 인버터 IV4에 의해 반전된 어드레스 NMRG4와, 인버터 IV5에 의해 반전된 어드레스 NMRG5 및 어드레스 NMRG6를 낸드연산한다.

그리고, 낸드게이트 ND22는 어드레스 NMRG4와, 인버터 IV5에 의해 반전된 어드레스 NMRG5 및 어드레스 NMRG6를 낸드연산한다. 낸드게이트 ND23는 인버터 IV4에 의해 반전된 어드레스 NMRG4와, 어드레스 NMRG5, 어드레스 NMRG6를 낸드연산한다. 낸드게이트 ND24는 어드레스 NMRG4와, 어드레스 NMRG5 및 어드레스 NMRG6를 낸드연산한다.

또한, 리셋부(200)는 노아게이트 NOR7와 인버터 IV7,IV8를 구비한다. 여기서, 노아게이트 NOR7는 어드레스 NMRG5와 어드레스 NMRG6를 노아연산한다. 인버터 IV7,IV8은 노아게이트 NOR7의 출력을 비반전 지연한다.

또한, 래치부 R7~R12는 복수개의 낸드게이트 ND25~ND36를 구비한다. 여기서, 낸드게이트 ND25,ND26는 래치 타입으로 연결되어 낸드게이트 ND19의 출력과 인버터 IV8의 출력에 따라 카스 레이턴시 신호 CL2를 출력한다. 낸드게이트 ND27,ND28는 래치 타입으로 연결되어 낸드게이트 ND20의 출력과 인버터 IV8의 출력에 따라 카스 레이턴시 신호 CL3를 출력한다. 낸드게이트 ND29,ND30는 래치 타입으로 연결되어 낸드게이트 ND21의 출력과 인버터 IV8의 출력에 따라 카스 레이턴시 신호 CL4를 출력한다.

또한, 낸드게이트 ND31,ND32는 래치 타입으로 연결되어 낸드게이트 ND22의 출력과 인버터 IV8의 출력에 따라 카스 레이턴시 신호 CL5를 출력한다. 낸드게이트 ND33,ND34는 래치 타입으로 연결되어 낸드게이트 ND23의 출력과 인버터 IV8의 출력에 따라 카스 레이턴시 신호 CL6를 출력한다. 낸드게이트 ND35,ND36는 래치 타입으로 연결되어 낸드게이트 ND24의 출력과 인버터 IV8의 출력에 따라 카스 레이턴시 신호 CL7를 출력한다.

이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.

본 발명은 필요한 코드의 조합을 디코딩하여 출력하되, 다른 코드가 입력될 경우에는 리셋 동작을 수행하고 리저브드 코드가 입력될 경우 래치를 통해 이전 상태의 코드 데이터를 유지하도록 한다.

즉, 카스 레이턴시의 경우 리저브드 코드에 해당하는 어드레스 NMRG4와 어드레스 NMRG5가 모두 로우이고, 어드레스 NMRG6가 돈케어(Don't Care)라고 가정한다. 이러한 경우 리저브드 코드라는 정보를 하나 생성하게 된다.

그리고, 카스 레이턴시의 다른 코드가 입력될 경우 리셋부(200)에 의해 자동으로 카스 레이턴시 정보가 리셋된다. 또한, 리저브드 코드가 입력될 경우 리셋 정보가 입력되더라도 래치 R7~R12가 인에이블되어 기존의 데이터를 유지할 수 있도록 한다.

본 발명은 리저브드(Reserved) 코드 제어 방식을 사용하여 코딩을 수행하되, 기존과 같이 다른 모든 코드를 재조합하는 것이 아니라 리저브드 코드를 직접 입력받아 어드레스를 코딩함으로서 종래기술에 비해 낸드게이트 및 노아게이트의 수를 줄이도록 하여 결과적으로 레이아웃 면적을 줄일 수 있도록 한다.

이러한 본 발명은 카스 레이턴시에 한정되는 것이 아니라, 카스 레이턴시와 같이 리저브드 코드가 포함된 에디티브 레이턴시(AL;Additive Latency)나 라이트 복구(WR;Write Recovery)의 경우에도 모두 적용이 가능하다.

이상에서 설명한 바와 같이, 본 발명은 반도체 소자의 모드 레지스터 셋팅시에 사용되는 디코더에서 리저브드(Reserved) 코드를 직접 입력받아 AL(Additive Latency), CL(CAS Latency) 및 WR(Write Recovery)를 제어하여 디코더의 면적을 줄이면서도 기존과 동일한 동작을 보증할 수 있도록 하는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으 로 보아야 할 것이다.

Claims (27)

1. 모드 레지스터 세팅시 입력 어드레스 디코딩하여 카스 레이턴시를 세팅하기 위한 코드를 생성하는 디코딩부;

   상기 입력 어드레스 중 일부 어드레스를 논리조합하여 상기 입력 어드레스가 리저브드 코드가 아닐 경우 상기 카스 레이턴시의 정보를 리셋시키는 리셋부; 및

   상기 디코딩부의 출력을 래치하여 복수개의 카스 레이턴시 신호를 출력하고 상기 리셋부의 출력에 따라 리셋되는 래치부를 포함하는 것을 특징으로 하는 디코딩 장치.
2. 제 1항에 있어서, 상기 래치부는 상기 디코딩부의 출력이 상기 리저브드 코드일 경우 상기 리셋부로부터 리셋신호가 인가되더라도 인에이블 상태를 유지하여 이전 데이터를 유지하는 것을 특징으로 하는 디코딩 장치.
3. 제 1항에 있어서, 상기 디코딩부는 상기 입력 어드레스와 상기 입력 어드레스의 반전신호를 논리조합하여 출력하는 복수개의 논리조합소자를 포함하는 것을 특징으로 하는 디코딩 장치.
4. 제 3항에 있어서, 상기 복수개의 논리조합소자는 낸드게이트를 포함하는 것을 특징으로 하는 디코딩 장치.
5. 제 1항에 있어서, 상기 리셋부는

   상기 입력 어드레스 중 일부 어드레스를 논리조합하는 논리소자; 및

   상기 논리소자의 출력을 일정시간 지연하는 반전수단을 포함하는 것을 특징으로 하는 디코딩 장치.
6. 제 5항에 있어서, 상기 논리소자는 노아게이트를 포함하는 것을 특징으로 하는 디코딩 장치.
7. 제 5항에 있어서, 상기 반전수단은 상기 논리소자의 출력을 비반전 지연하는 복수개의 인버터를 포함하는 것을 특징으로 하는 디코딩 장치.
8. 제 1항에 있어서, 상기 래치부는 상기 디코딩부의 출력신호 개수와 대응하는 복수개의 래치를 포함하는 것을 특징으로 하는 디코딩 장치.
9. 제 8항에 있어서, 상기 복수개의 래치는 낸드 래치임을 특징으로 하는 디코딩 장치.
10. 모드 레지스터 세팅시 입력 어드레스 디코딩하여 에디티브 레이턴시를 세팅하기 위한 코드를 생성하는 디코딩부;

    상기 입력 어드레스 중 일부 어드레스를 논리조합하여 상기 입력 어드레스가 리저브드 코드가 아닐 경우 상기 에디티브 레이턴시의 정보를 리셋시키는 리셋부; 및

    상기 디코딩부의 출력을 래치하여 복수개의 에디티브 레이턴시 신호를 출력하고 상기 리셋부의 출력에 따라 리셋되는 래치부를 포함하는 것을 특징으로 하는 디코딩 장치.
11. 제 10항에 있어서, 상기 래치부는 상기 디코딩부의 출력이 상기 리저브드 코드일 경우 상기 리셋부로부터 리셋신호가 인가되더라도 인에이블 상태를 유지하여 이전 데이터를 유지하는 것을 특징으로 하는 디코딩 장치.
12. 제 10항에 있어서, 상기 디코딩부는 상기 입력 어드레스와 상기 입력 어드레스의 반전신호를 논리조합하여 출력하는 복수개의 논리조합소자를 포함하는 것을 특징으로 하는 디코딩 장치.
13. 제 12항에 있어서, 상기 복수개의 논리조합소자는 낸드게이트를 포함하는 것을 특징으로 하는 디코딩 장치.
14. 제 10항에 있어서, 상기 리셋부는

    상기 입력 어드레스 중 일부 어드레스를 논리조합하는 논리소자; 및

    상기 논리소자의 출력을 일정시간 지연하는 반전수단을 포함하는 것을 특징으로 하는 디코딩 장치.
15. 제 14항에 있어서, 상기 논리소자는 노아게이트를 포함하는 것을 특징으로 하는 디코딩 장치.
16. 제 14항에 있어서, 상기 반전수단은 상기 논리소자의 출력을 비반전 지연하는 복수개의 인버터를 포함하는 것을 특징으로 하는 디코딩 장치.
17. 제 10항에 있어서, 상기 래치부는 상기 디코딩부의 출력신호 개수와 대응하는 복수개의 래치를 포함하는 것을 특징으로 하는 디코딩 장치.
18. 제 17항에 있어서, 상기 복수개의 래치는 낸드 래치임을 특징으로 하는 디코딩 장치.
19. 모드 레지스터 세팅시 입력 어드레스 디코딩하여 라이트 복구 명령을 세팅하기 위한 코드를 생성하는 디코딩부;

    상기 입력 어드레스 중 일부 어드레스를 논리조합하여 상기 입력 어드레스가 리저브드 코드가 아닐 경우 상기 라이트 복구 명령 정보를 리셋시키는 리셋부; 및

    상기 디코딩부의 출력을 래치하여 복수개의 라이트 복구 명령 신호를 출력하고 상기 리셋부의 출력에 따라 리셋되는 래치부를 포함하는 것을 특징으로 하는 디코딩 장치.
20. 제 19항에 있어서, 상기 래치부는 상기 디코딩부의 출력이 상기 리저브드 코드일 경우 상기 리셋부로부터 리셋신호가 인가되더라도 인에이블 상태를 유지하여 이전 데이터를 유지하는 것을 특징으로 하는 디코딩 장치.
21. 제 19항에 있어서, 상기 디코딩부는 상기 입력 어드레스와 상기 입력 어드레스의 반전신호를 논리조합하여 출력하는 복수개의 논리조합소자를 포함하는 것을 특징으로 하는 디코딩 장치.
22. 제 21항에 있어서, 상기 복수개의 논리조합소자는 낸드게이트를 포함하는 것을 특징으로 하는 디코딩 장치.
23. 제 19항에 있어서, 상기 리셋부는

    상기 입력 어드레스 중 일부 어드레스를 논리조합하는 논리소자; 및

    상기 논리소자의 출력을 일정시간 지연하는 반전수단을 포함하는 것을 특징으로 하는 디코딩 장치.
24. 제 23항에 있어서, 상기 논리소자는 노아게이트를 포함하는 것을 특징으로 하는 디코딩 장치.
25. 제 23항에 있어서, 상기 반전수단은 상기 논리소자의 출력을 비반전 지연하는 복수개의 인버터를 포함하는 것을 특징으로 하는 디코딩 장치.
26. 제 19항에 있어서, 상기 래치부는 상기 디코딩부의 출력신호 개수와 대응하는 복수개의 래치를 포함하는 것을 특징으로 하는 디코딩 장치.
27. 제 26항에 있어서, 상기 복수개의 래치는 낸드 래치임을 특징으로 하는 디코딩 장치.

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