KR101124284B1 - 모드 레지스터 셋 디코더 - Google Patents

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Abstract

본 발명은 모드 레지스터 셋 디코더에 관한 것으로서, 보다 상세하게는 동기식 반도체 메모리에서 모드 레지스터 셋 코드를 생성하는 MRS 디코더에 관한 것이다.
본 발명은 외부로부터 입력되는 어드레스를 모드 레지스터를 셋팅하는 동작코드로 디코딩하여 트랜스퍼 게이트부로 전달하고, 래치를 통하여 래치하는 동작을 수행하며, 입력된 어드레스가 예비로 지정된 예비코드로 디코딩되면 트랜스퍼 게이트를 디제이블시켜 모드 레지스터 셋의 셋팅이 변경되는 것을 방지한다.
모드 레지스터, 카스 레이턴시, 트랜스퍼 게이트, 낸드 게이트, 예비코드

Description

모드 레지스터 셋 디코더{Mode Register Set Decoder}
도 1은 종래의 모드 레지스터 셋 디코더의 회로도,
도 2는 본 발명의 일실시예에 따른 모드 레지스터 셋 디코더의 회로도,
도 3은 도 2의 모드 레지스터 셋 디코더의 동작 타이밍도이다.
본 발명은 모드 레지스터 셋 디코더에 관한 것으로서, 보다 상세하게는 동기식 반도체 메모리에서 모드 레지스터 셋(MRS: Mode Register Set) 코드를 생성하는 MRS 디코더에 관한 것이다.
일반적으로 모드 레지스터란 동기식 메모리(Synchronous DRAM)의 다양한 모드를 제어하기 위해 데이터를 프로그래밍하여 저정하는 장치를 말한다. 모드 레지스터는 카스 레이턴시(CL: Column Address Strobe Latency), 버스트 타입(Burst Type), 버스트 길이(BL:Burst Length) 등을 사용자의 환경에 맞게 세팅(setting)할 수 있도록 한다. 이러한 모드 레지스터의 집합을 모드 레지스터 셋(MRS)이라 한다.
비동기식 메모리 장치는 입력되는 제어신호에 의하여 동작 모드 또는 동작 특성이 결정되는 반면 동기식 메모리 장치는 중앙 처리 장치(CPU)가 반도체 메모리의 동작 모드, 즉 카스 레이턴시, 버스트 길이 등을 모드 레지스터에 미리 설정해 놓고 반도체 메모리 장치를 엑세스한다.
모드 레지스터 셋(MRS)은 제어신호(/RAS, /CAS, /WE)를 디코딩하는 상태 머신(state machine)의 MRS 명령과 어드레스(A0~A11)가 입력되면 셋팅되는데, 예를 들면, DDR(Double Data Rate) SDRAM의 제덱(JEDEC) 스펙에 따르는 경우, 어드레스 A0~A2는 버스트 길이(Bl2, BL4, BL8)를 결정하고, 어드레스 A3은 버스트 타입(sequential, interleave)을 결정하고, 어드레스 A4~A6는 카스 레이턴시(CL2, CL3, CL4 등)를 결정하고, A7은 테스트 모드(test mode)인지 정상 동작 모드(normal operation mode)인지를 결정한다.
아래 표 1은 DDR2 SDRAM 제덱 표준 사양의 MRS 카스 레이턴시를 나타낸다.
A6 A5 A4 카스 레이턴시
0 0 0 Reserved
0 0 1 Reserved
0 1 0 2(Optional)
0 1 1 3
1 0 0 4
1 0 1 5
1 1 0 6
1 1 1 Reserved
표 1을 참조하면, 제덱 표준 사양의 MRS 카스 레이턴시는 어드레스 A4~A6의 상태조합으로 생성되는 8개의 코드 중 5개의 코드만 카스 레이턴시가 규정되어 있고, 3개의 코드는 예비로 남겨져 있다.
도 1은 종래의 모드 레지스터 셋 디코더의 회로도이다. 도 1을 참조하면, 종래의 모드 레지스터 셋 디코더 회로는 상태머신의 MRS 명령에 의해, A4~A6의 어드레스의 상태를 디코딩하여 표 1의 제덱 표준 사양의 MRS 카스레이턴시, 즉 CL2, CL3, CL4, CL5 및 CL6를 출력한다.
그러나 종래의 모드 레지스터 셋 디코더는 CPU의 오동작이나 제덱의 표준화된 코드를 따르지 않는 장치에 의해 카스 레이턴시가 규정된 5개의 코드 외에 예비로 남겨둔 코드, 즉 A4, A5, A6가 0,0,0 또는 A4, A5, A6가 1,0,0 또는 A4, A5, A6가 1,1,1로 입력되는 경우 디폴트(Defalt)로 정해둔 하나의 카스 레이턴시(여기에서는 CL4)로 변경되게 된다. 이는 사용자의 의도와는 상관없이 MRS 셋팅이 변경되는 경우로서 반도체 메모리의 오동작이 유발될 수 있는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, MRS 코드 중 예비로 규정된 코드가 MRS 디코더에 입력되면 MRS 셋팅이 변경되지 않도록 하는 것을 목적으로 한다.
또한 MRS 명령에 의해 인에이블되는 MRS 신호를 지연시켜 MRS 코드의 변경시점을 조절하는 것을 다른 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 외부로부터 입력된 어드레스가 예 비로 지정된 예비코드로 디코딩되면 모드 레지스터 셋의 셋팅이 변경되는 것을 방지하는 모드 레지스터 셋 디코더로서, 상기 어드레스를 입력받아 모드 레지스터 셋을 셋팅하는 동작코드로 디코딩하는 제1 디코딩부, 상기 동작코드를 전달하는 트랜스퍼 게이트부, 상기 트랜스퍼 게이트부로부터 전달되는 상기 동작코드를 래치하여 출력하는 래치부 및 상기 어드레스가 예비로 지정된 예비코드로 디코딩되면 상기 트랜스퍼 게이트부를 디제이블시키는 제2 디코딩부를 포함한다.
여기서, 상기 제2 디코딩부는 상기 어드레스가 모드 레지스터 셋을 셋팅하는 동작코드로 디코딩되면, 외부로부터 입력되는 모드 레지스터 셋 명령신호의 인에이블 구간동안 상기 트랜스퍼 게이트를 인에이블 시키는 것이 바람직하다.
또한 상기 제2 디코딩부는 상기 모드 레지스터 셋 명령신호의 인에이블 구간이 2 클록 사이클 시간범위 내에서 지연된 구간동안 상기 트랜스퍼 게이트를 인에이블 시키는 것이 바람직하다.
또한 상기 제1 디코딩부는 상기 어드레스의 다섯번째 비트 정보(A4), 여섯번째 비트 정보(A5) 및 일곱번째 비트 정보(A4)를 입력받아 상기 모드 레지스터 셋의 카스 레이턴시를 셋팅하는 코드로 디코딩하는 것이 바람직하다.
또한 상기 제1 디코딩부는 반전된 상기 다섯번째 비트 정보, 상기 여섯번째 비트 정보 및 반전된 상기 일곱번째 비트 정보를 입력받아 낸드연산하는 제1 낸드 게이트, 상기 다섯번째 비트 정보, 상기 여섯번째 비트 정보 및 반전된 상기 일곱번째 비트 정보를 입력받아 낸드연산하는 제2 낸드 게이트, 반전된 상기 다섯번째 비트 정보, 반전된 상기 여섯번째 비트 정보 및 상기 일곱번째 비트 정보를 입력받 아 낸드연산하는 제3 낸드 게이트, 상기 다섯번째 비트 정보, 반전된 상기 여섯번째 비트 정보 및 상기 일곱번째 비트 정보를 입력받아 낸드연산하는 제4 낸드게이트 및 반전된 상기 다섯번째 비트 정보, 상기 여섯번째 비트 정보 및 상기 일곱번째 비트 정보를 입력받아 낸드연산하는 제5 낸드 게이트를 포함한다.
또한 상기 제2 디코딩부는 반전된 상기 여섯번째 비트 정보와 반전된 상기 일곱번째 비트 정보를 입력받아 낸드연산하는 제6 낸드 게이트, 상기 다섯번째 비트 정보, 여섯번째 비트 정보 및 상기 일곱번째 비트 정보를 입력받아 낸드연산하는 제7 낸드 게이트, 상기 제6 낸드 게이트와 상기 제7 낸드 게이트의 출력을 입력받아 낸드연산하는 제8 낸드 게이트, 제8 낸드 게이트의 출력을 반전하는 제1 인버터, 상기 모드 레지스터 셋 명령신호를 2 클록 사이클 시간범위 내에서 지연시켜 모드 레지스터 셋 지연신호를 생성하는 딜레이, 상기 인버터의 출력신호와 상기 모드 레지스터 셋 지연신호를 입력받아 낸드연산하는 제9 낸드 게이트 및 상기 제9 낸드 게이트의 출력신호를 반전시키는 제2 인버터를 포함한다.
또한 상기 트랜스퍼 게이트부는 상기 제1 낸드 게이트의 출력신호를 전달하는 제1 트랜스퍼 게이트, 상기 제2 낸드 게이트의 출력신호를 전달하는 제2 트랜스퍼 게이트, 상기 제3 낸드 게이트의 출력신호를 전달하는 제3 트랜스퍼 게이트, 상기 제4 낸드 게이트의 출력신호를 전달하는 제4 트랜스퍼 게이트, 상기 제5 낸드 게이트의 출력신호를 전달하는 제5 트랜스퍼 게이트를 포함하고, 상기 제1 트랜스퍼 게이트 내지 제5 트랜스퍼 게이트는 상기 제9 낸드 게이트와 제2 인버터의 출력신호에 의해 온오프되는 것이 바람직하다.
또한 상기 래치부는 상기 제1 트랜스퍼 게이트의 출력신호를 입력받아 래치시켜 출력하는 제1 래치, 상기 제2 트랜스퍼 게이트의 출력신호를 입력받아 래치시켜 출력하는 제2 래치, 상기 제3 트랜스퍼 게이트의 출력신호를 입력받아 래치시켜 출력하는 제3 래치, 상기 제4 트랜스퍼 게이트의 출력신호를 입력받아 래치시켜 출력하는 제4 래치 및 상기 제5 트랜스퍼 게이트의 출력신호를 입력받아 래치시켜 출력하는 제5 래치를 포함한다.
이하 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명한다.
도 2는 본 발명의 일실시예에 따른 모드 레지스터 셋 디코더의 회로도이다. 도 2에 도시된 바와 같이 본 발명의 일실시예에 따른 모드 레지스터 셋 디코더는 노멀 디코딩부, 예비 디코딩부, 트랜스퍼 게이트부 및 래치부를 포함한다.
상기 노멀 디코딩부는 MRS 코드 중 표준 사양에 규정된 동작코드가 입력되면 디코딩하여 출력한다. 본 실시예에서 표준 사양에 규정된 동작코드는 제덱 표준 사양에 규정된 카스 레이턴시 코드인 경우를 예시하여 설명한다. 즉 노멀 디코딩부가 A4~A6 어드레스 상태를 디코딩하여 규정된 카스 레이턴시 코드(CL=2, 3, 4, 5 및 6)를 출력하는 경우이다.
노멀 디코딩부는 인버터(INV1)에 의해 반전된 A4 어드레스, A5 어드레스 및 인버터(INV3)에 의해 반전된 A6 어드레스를 입력받아 낸드연산하는 낸드 게이트(ND1), A4 어드레스, A6 어드레스 및 인버터(INV3)에 의해 반전된 A6 어드레스를 입력받아 낸드연산하는 낸드 게이트(ND2), 인버터(INV1)에 의해 반전된 A4 어드레스, 인버터(INV2)에 의해 반전된 A5 어드레스 및 A6 어드레스를 입력받아 낸드연산하는 낸드 게이트(ND3), A4 어드레스, 인버터(INV2)에 의해 반전된 A5 어드레스 및 A6 어드레스를 입력받아 낸드연산하는 낸드게이트(ND4) 및 인버터(INV1)에 의해 반전된 A4 어드레스, A5 어드레스 및 A6 어드레스를 입력받아 낸드연산하는 낸드 게이트(ND5)를 포함한다.
만약 A4, A5, A6 어드레스가 0,1,0으로 입력되면, 낸드 게이트(ND1)는 '로우(LOW)' 상태의 반전된 카스 레이턴시 2 신호(ICL2)를 출력한다. A4, A5, A6 어드레스가 1,1,0으로 입력되면, 낸드 게이트(ND2)는 '로우(LOW)' 상태의 반전된 카스 레이턴시 3 신호(ICL3)를 출력한다.
A4,A5,A6 어드레스가 0,0,1로 입력되면, 낸드 게이트(ND3)는 '로우(LOW)' 상태의 반전된 카스 레이턴시 4 신호(ICL4)를 출력한다. A4, A5, A6 어드레스가 1,0,1로 입력되면, 낸드 게이트(ND4)는 반전된 카스 레이턴시 5 신호(ICL5)를 출력한다. A4, A5, A6 어드레스가 0,1,1로 입력되면, 낸드 게이트(ND5)는 반전된 카스 레이턴시 6 신호(ICL6)를 출력한다.
상기 예비 디코딩부는 MRS 코드 중 표준 사양에 예비로 규정된 코드가 입력되면, 트랜스퍼 게이트부를 제어하여 MRS 셋팅이 변경되지 않도록 한다. 본 실시예에서 표준 사양에 예비로 규정된 코드는 제덱 표준 사양에 예비로 규정된 카스 레이턴시 코드인 경우를 예시하여 설명한다. 즉 A4, A5, A6 어드레스 상태가 0,0,0와, 1,0,0 및 1,1,1인 경우이다,
예비 디코딩부는 인버터(INV2)에 의해 반전된 A5 어드레스와 인버터(INV3) 의해 반전된 A6 어드레스를 입력받아 낸드연산하는 낸드 게이트(ND6), A4 어드레스, A5 어드레스 및 A6 어드레스를 입력받아 낸드연산하는 낸드 게이트(ND7), 낸드 게이트(ND6)와 낸드 케이트(ND7)의 출력을 입력받아 낸드연산하는 낸드 게이트(ND8), 낸드 게이트(ND8)의 출력을 반전하는 인버터(INV4), 상태머신(도시되지 않음)의 MRS 명령신호(MRS)를 소정의 시간만큼 지연시켜 MRS 지연신호(MRSD)를 생성하는 딜레이(DELAY), 인버터(INV4)의 출력신호와 MRS 지연신호(MRSD)를 입력받아 낸드연산하는 낸드 게이트(ND9) 및 낸드 게이트(ND9)의 출력신호를 반전시키는 인버터(INV5)를 포함한다.
이하 설명의 편의를 위하여 인버터(INV4)의 출력단과 낸드 게이트(ND9)의 입력단의 연결점을 노드 A라 하고, 낸드 게이트(ND9)의 출력단과 인버터(INV5)의 입력단의 연결점을 노드 B라 하고, 인버터(INV5)의 출력단을 노드 C라고 한다.
딜레이(DELAY)의 지연시간은 모드 레지스터 셋 딜레이(Mode Register Set Delay) 시간(tMRD)인 2 클록 사이클 시간(2 x tCK) 이내에서 MRS 명령 후 다른 명령의 입력에 지장이 없도록 설정되는 것이 바람직하다. 본 실시예에서 딜레이(DELAY)의 지연시간은 0.5 nS을 가진다.
예비 디코딩부는 A5,A6 어드레스가 0,0 또는 A4,A5,A6 어드레스가 1,1,1로 입력되면, 인버터(INV4)는 '로우(LOW)' 상태의 신호를 출력하며, 인버터(INV4)의 출력 신호와 MRS 지연신호(MRSD)를 낸드연산하는 낸드 게이트(ND9)는 '하이(HIGH)' 상태의 신호를 출력한다. 한편 예비 디코딩부의 낸드 게이트(ND9)는 노멀 디코딩부 에서 설명한 표준 사양에 규정된 동작코드가 입력되면 '로우(LOW)' 상태의 신호를 출력한다.
상기 트랜스퍼 게이트부는 예비 디코딩부의 출력 신호에 의해 노멀 코딩부의 각 낸드 게이트(ND1, ND2, ND3, ND4, ND5)의 출력 신호(ICL2, ICL3, ICL4, ICL5, ICL6)를 래치부의 해당 래치(LAT1, LAT2, LAT3, LAT4, LAT5)로 전달하는 복수의 트랜스퍼 게이트(TG1, TG2, TG3, TG4, TG5)를 포함한다. 복수의 트랜스퍼 게이트(TG1, TG2, TG3, TG4, TG5)는 모두 게이트로 예비 디코딩부의 출력신호를 인가받아 턴온 또는 턴오프된다.
상기 래치부는 트랜스퍼 게이트부의 각 트랜스퍼 게이트(TG1, TG2, TG3, TG4, TG5)의 출력 신호(ICL1, ICL2, ICL3, ICL4, ICL5)를 입력받아 래치시키는 복수의 래치(LAT1, LAT2, LAT3, LAT4, LAT5)를 포함한다.
래치부의 각 래치(LAT1, LAT2, LAT3, LAT4, LAT5)는 래치(LAT1, LAT2, LAT3, LAT4, LAT5)에 연결된 트랜스퍼 게이트(TG1, TG2, TG3, TG4, TG5)가 예비 디코딩부의 출력 신호에 의해 턴오프되면, 외부에서 입력되는 A3,A4,A5의 상태변화에 상관없이 종래에 입력된 신호를 반전시켜 출력하는 상태를 유지한다.
본 발명의 일실시예에 따른 모드 레지스터 셋 디코더의 동작을 동작 타이밍도를 참고로하여 설명한다.
도 3은 도 2의 모드 레지스터 셋 디코더의 동작 타이밍도로서, 본 실시예의 모드 레지스터 셋 디코더가 표준 사양에 규정된 동작코드의 입력에 의해 정상적으 로 카스 레이턴시를 변경하는 경우와 표준 사양에 예비로 규정된 코드의 입력에 의해 셋팅된 카스 레이턴시를 변경하지 않는 경우를 예시한다.
먼저 본 실시예의 모드 레지스터 셋 디코더가 표준 사양에 규정된 동작코드에 의해 정상적으로 카스 레이턴시를 변경하는 경우를 설명한다. 본 실시예는 카스 레이턴시가 2를 유지하며 반도체 메모리가 동작하고 있는 중 제어신호(/RAS, /CAS, /WE)를 디코딩하는 상태 머신(도시되지 않음)으로부터 첫번째 MRS 명령이 입력되고 어드레스 버퍼(도시되지 않음)로부터 카스 레이턴시를 4로 변경하기 위해 A4,A5, A6 어드레스 0,0,1이 입력되는 경우이다.
A4,A5,A6 어드레스 0,0,1이 노멀 디코딩부의 낸드 게이트(ND1, ND2, ND3, ND4, ND5)로 입력되면, 낸드 게이트(ND1)의 출력(ICL2)은 '로우(LOW)' 상태에서 '하이(HIGH)' 상태로 변경된다. 또한 낸드 게이트(ND3)의 출력(ICL4)은 '하이(HIGH)' 상태에서 '로우(LOW)' 상태로 변경된다. 다른 낸드 게이트(ND2, ND4, ND5)의 출력(ICL3, ICL5, ICL6)은 변경이 일어나지 않아 '하이(HGH)' 상태를 출력한다.
한편 A4,A5,A6 어드레스 0,0,1이 예비 디코딩부의 낸드 게이트(ND6, ND7)로 입력되면, 낸드 게이트(ND8)의 출력은 '하이(HIGH)' 상태이며, 노드 A는 '로우(LOW)' 상태가 된다. 따라서 딜레이(DELAY)로부터의 MRS 지연신호(MRSD)가 '하이(HIGH)' 상태로 입력되면, 낸드 게이트(ND9)의 출력(노드B)은 '로우(LOW)'가 되며, 노드 C는 '하이(HIGH)'가 되어 트랜스퍼 게이트부의 각 트랜스퍼 게이트(TG1, TG2, TG3, TG4, TG5)가 턴온된다.
이때 '로우(LOW)' 상태에서 '하이(HIGH)' 상태로 변경된 낸드 게이트(ND1)의 출력(ICL2)은 트랜스퍼 게이트(TG1)를 통하여 래치(LAT1)의 출력 상태를 '하이(HIGH)'에서 '로우(LOW)'로 변경시키면서 래치(LAT1)에 래치된다. 또한 '하이(HIGH)' 상태에서 '로우(LOW)' 상태로 변경된 낸드 게이트(ND3)의 출력(ICL4)은 트랜스퍼 게이트(TG3)을 통하여 래치(LAT3)의 출력 상태를 '로우(LOW)'에서 '하이(HIGH)'로 변경시키면서 래치(LAT3)에 래치된다.
여기서 본 실시예의 모드 레지스터 셋 디코더에 입력되는 A4, A5, A6 어드레스는 어드레스 버퍼(도시되지 않음)로부터의 위치나 거리에 기인하여 각각 도달하는 시간이 다를 수 있다. 만약 상태머신(도시되지 않음)으로부터 MRS 명령을 입력받는 동시에 MRS 신호를 인에이블 시킨다면, 낸드 게이트(ND9)의 출력은 초기 A4, A5, A6 어드레스를 입력받는 중 글리치(Glitch)에 의해 비정상적으로 변경된 낸드 게이트(ND1, ND2, ND3, ND4, ND5)의 출력을 래치부의 래치(LAT1, LAT2, LAT3, LAT4, LAT5)에 래치시킬 수 있게 한다. 노드 A의 신호 상태 중 빗금친 부분은 이러한 글리치가 나타날 수 있는 구간을 의미한다.
그러나 본 실시예의 경우 MRS 신호는 딜레이(DELAY)를 통해서 글리치가 나타날 수 있는 구간을 지난 후에 인에이블되기 때문에 종래 글리치에 의해 카스 레이턴시가 사용자의 의도를 벗어나 오동작하는 문제를 해결할 수 있게 된다. 다시 설명하면, 트랜스퍼 게이트(TG1, TG2, TG3, TG4, TG5)를 턴온시키는 노드 B 신호와 노드 C 신호의 인에이블 구간이 노드 A 신호의 글리치 발생 가능 구간을 벗어나 있으므로 종래 A4,A5,A6 어드레스를 입력받는 초기에 글리치에 의한 오동작 문제가 해소되게 된다.
한편 이러한 MRS 신호의 딜레이는 제덱 표준 규격상 MRS 명령 입력 후 다음 명령이 입력될 수 있는 2 x tCK 범위 내에서 설정되기 때문에 MRSD 지연신호(MRSD)의 발생 시점 만큼 MRS 셋팅이 지연되어도 문제가 발생하지 않는다.
다음은 본 실시예의 모드 레지스터 셋 디코더가 표준 사양에 예비로 규정된 코드의 입력에 의해 셋팅된 카스 레이턴시를 변경하지 않는 경우를 설명한다. 본 실시예는 카스 레이턴시가 4를 유지하며 반도체 메모리가 동작하고 있는 중 제어신호(/RAS, /CAS, /WE)를 디코딩하는 상태 머신(도시되지 않음)으로부터 두번째 MRS 명령이 입력되고 어드레스 버퍼(도시되지 않음)로부터 예비로 규정된 코드 즉 A4,A5, A6 어드레스 0,0,0이 입력되는 경우이다.
A4,A5,A6 어드레스 0,0,0이 노멀 디코딩부의 낸드 게이트(ND1, ND2, ND3, ND4, ND5)로 입력되면, 낸드 게이트(ND3)의 출력(ICL4)은 '로우(LOW)' 상태에서 '하이(HIGH)' 상태로 변경된다. 다른 낸드 게이트(ND1, ND2, ND4, ND5)의 출력(ICL2, ICL3, ICl5, ICL6)은 변경이 일어나지 않아 '하이(HGH)' 상태를 출력한다.
그러나 A4,A5,A6 어드레스 0,0,0이 예비 디코딩부의 낸드 게이트(ND6)로 입력되면, 낸드 게이트(ND6)는 '로우(LOW)' 상태를 출력하기 때문에 낸드 게이트(ND8)은 '하이(HIGH)' 상태를 인버터(INV4)로 출력하게 되고 결국 인버터(INV4)의 출력단인 노드 A는 '로우(LOW)' 상태가 된다.
따라서, 낸드 게이트(ND9)는 딜레이(DELAY)의 MRS 지연신호 입력 상태와 상관없이 '하이(HIGH)' 상태를 출력하여 노드 B를 '하이(HIGH)' 상태로 만들고, 인버터(INV5)는 노드 C를 '로우(LOW)' 상태로 만든다.
노드 B의 '하이(HIGH)' 상태와 노드 C의 '로우(LOW)' 상태는 트랜스퍼 게이트(TG1, TG2, TG3, TG4, TG5)를 오프시키게 되는데 이로 인해 예비로 규정된 코드 0,0,0이 입력되어 낸드 게이트(ND3)의 출력(ICL4) 상태가 변경되어도 카스 레이턴시는 변경되지 않고 MRS는 기존의 셋팅 상태인 카스 레이턴시 4를 유지하면 정상적으로 동작하게 된다.
이상에서 설명한 바와 같이, 본 발명의 모드 레지스터 셋 디코더는 MRS 코드 중 예비로 규정된 코드가 MRS 디코더에 입력되면 MRS 셋팅이 변경되지 않도록 함으로써, 사용자가 원하지 않는 MRS 변경으로 인한 메모리 장치의 오동작을 방지할 수 있는 효과가 있다.
또한 MRS 명령에 의해 인에이블되는 MRS 신호를 지연시켜 MRS 코드의 변경시점을 조절함으로써, 글리치때문에 발생하는 MRS 코드의 변경을 방지할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 외부로부터 입력된 어드레스가 예비로 지정된 예비코드로 디코딩되면 모드 레지스터 셋의 셋팅이 변경되는 것을 방지하는 모드 레지스터 셋 디코더로서,
    상기 어드레스를 입력받아 모드 레지스터 셋을 셋팅하는 동작코드로 디코딩하는 제1 디코딩부;
    상기 동작코드를 전달하는 트랜스퍼 게이트부;
    상기 트랜스퍼 게이트부로부터 전달되는 상기 동작코드를 래치하여 출력하는 래치부;
    상기 어드레스가 예비로 지정된 예비코드로 디코딩되면 상기 트랜스퍼 게이트부를 디제이블시키는 제2 디코딩부;
    를 포함하는 모드 레지스터 셋 디코더.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 제2 디코딩부는
    상기 어드레스가 모드 레지스터 셋을 셋팅하는 동작코드로 디코딩되면, 외부로부터 입력되는 모드 레지스터 셋 명령신호의 인에이블 구간동안 상기 트랜스퍼 게이트를 인에이블 시키는
    모드 레지스터 셋 디코더.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서, 상기 제2 디코딩부는
    상기 모드 레지스터 셋 명령신호의 인에이블 구간이 2 클록 사이클 시간범위 내에서 지연된 구간동안 상기 트랜스퍼 게이트를 인에이블 시키는
    모드 레지스터 셋 디코더.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서, 상기 제1 디코딩부는
    상기 어드레스의 다섯번째 비트 정보(A4), 여섯번째 비트 정보(A5) 및 일곱번째 비트 정보(A4)를 입력받아 상기 모드 레지스터 셋의 카스 레이턴시를 셋팅하는 코드로 디코딩하는
    모드 레지스터 셋 디코더.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서, 상기 제1 디코딩부는
    반전된 상기 다섯번째 비트 정보, 상기 여섯번째 비트 정보 및 반전된 상기 일곱번째 비트 정보를 입력받아 낸드연산하는 제1 낸드 게이트,
    상기 다섯번째 비트 정보, 상기 여섯번째 비트 정보 및 반전된 상기 일곱번째 비트 정보를 입력받아 낸드연산하는 제2 낸드 게이트,
    반전된 상기 다섯번째 비트 정보, 반전된 상기 여섯번째 비트 정보 및 상기 일곱번째 비트 정보를 입력받아 낸드연산하는 제3 낸드 게이트,
    상기 다섯번째 비트 정보, 반전된 상기 여섯번째 비트 정보 및 상기 일곱번째 비트 정보를 입력받아 낸드연산하는 제4 낸드게이트 및
    반전된 상기 다섯번째 비트 정보, 상기 여섯번째 비트 정보 및 상기 일곱번째 비트 정보를 입력받아 낸드연산하는 제5 낸드 게이트를 포함하는
    모드 레지스터 셋 디코더.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서, 상기 제2 디코딩부는
    반전된 상기 여섯번째 비트 정보와 반전된 상기 일곱번째 비트 정보를 입력받아 낸드연산하는 제6 낸드 게이트,
    상기 다섯번째 비트 정보, 여섯번째 비트 정보 및 상기 일곱번째 비트 정보를 입력받아 낸드연산하는 제7 낸드 게이트,
    상기 제6 낸드 게이트와 상기 제7 낸드 게이트의 출력을 입력받아 낸드연산하는 제8 낸드 게이트,
    제8 낸드 게이트의 출력을 반전하는 제1 인버터,
    상기 모드 레지스터 셋 명령신호를 2 클록 사이클 시간범위 내에서 지연시켜 모드 레지스터 셋 지연신호를 생성하는 딜레이,
    상기 인버터의 출력신호와 상기 모드 레지스터 셋 지연신호를 입력받아 낸드연산하는 제9 낸드 게이트 및
    모드 레지스터 셋 디코더.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서, 상기 트랜스퍼 게이트부는
    상기 제1 낸드 게이트의 출력신호를 전달하는 제1 트랜스퍼 게이트,
    상기 제2 낸드 게이트의 출력신호를 전달하는 제2 트랜스퍼 게이트,
    상기 제3 낸드 게이트의 출력신호를 전달하는 제3 트랜스퍼 게이트,
    상기 제4 낸드 게이트의 출력신호를 전달하는 제4 트랜스퍼 게이트,
    상기 제5 낸드 게이트의 출력신호를 전달하는 제5 트랜스퍼 게이트를 포함하고,
    상기 제1 트랜스퍼 게이트 내지 제5 트랜스퍼 게이트는 상기 제9 낸드 게이트와 제2 인버터의 출력신호에 의해 온오프되는
    모드 레지스터 셋 디코더.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서, 상기 래치부는
    상기 제1 트랜스퍼 게이트의 출력신호를 입력받아 래치시켜 출력하는 제1 래치,
    상기 제2 트랜스퍼 게이트의 출력신호를 입력받아 래치시켜 출력하는 제2 래 치,
    상기 제3 트랜스퍼 게이트의 출력신호를 입력받아 래치시켜 출력하는 제3 래치,
    상기 제4 트랜스퍼 게이트의 출력신호를 입력받아 래치시켜 출력하는 제4 래치, 및
    상기 제5 트랜스퍼 게이트의 출력신호를 입력받아 래치시켜 출력하는 제5 래치를 포함하는
    모드 레지스터 셋 디코더.
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