KR100315347B1 - 반도체 메모리 장치의 동작모드 세팅회로 및 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치의 동작모드 세팅회로 및 방법에 관한 것으로서, 특히 본 발명의 회로는 외부 어드레스신호를 저장하여 내부 어드레스신호를 제공하는 모드 레지스터와, 외부 제어신호에 응답하여 내부 제어신호를 발생하는 내부 제어신호 발생부와, 모드 레지스터 세트 기입신호와 상기 내부 제어신호에 응답하여 상기 내부 어드레스신호를 조합하여 테스트 모드 제어신호 또는 모드 레지스터 세트 제어신호를 각각 발생하는 모드 제어신호 발생부와, 모드 레지스터 세트 제어신호에 응답하여 상기 내부 어드레스신호 중 대응되는 어드레스신호를 제 1 내부 어드레스신호로 출력하는 제 1 출력부와, 테스트 모드 제어신호에 응답하여 상기 내부 어드레스신호 중 대응되는 어드레스신호를 제 2 내부 어드레스신호로 출력하는 제 2 출력부와, 제 1 출력부를 통하여 출력된 제 1 내부 어드레스신호를 디코딩하여 프로그래밍된 동작모드의 세팅신호를 발생하는 제 1 디코더와, 제 2 출력부를 통하여 출력된 신호를 디코딩하여 프로그래밍된 테스트 모드의 세팅신호를 발생하는 제 2 디코더를 포함한다. 따라서, 본 발명에서는 사용자 모드에서 내부 제어신호에 의해 테스트 모드 제어신호가 출력되는 것이 원천적으로 봉쇄되므로 테스트 모드로의 오세팅동작을 미연에 방지할 수 있다.
Description
본 발명은 반도체 메모리 장치의 동작모드 세팅회로 및 방법에 관한 것으로서, 특히 싱크로너스 디램(SDRAM)과 같은 동기식 디램에서 디램의 동작을 미리 프로그램할 수 있는 모드 레지스터 세트회로의 사용자 모드에서 오동작을 방지할 수 있는 회로 및 방법에 관한 것이다.
일반적으로, 싱크로너스 디램이나 램버스 디램에서는 로우 억세스 타임, 컬럼 억세스 타임 또는 BURST LENGTH 등을 클럭의 정수배로 설정할 수 있으며, 밴드폭 등을 지정하는 레지스터를 내장하고 레지스터의 프로그램 내용에 따라 칩의 동작모드가 설정되도록 하고 있다. 이와 같은 레지스터를 모드 레지스터라 하고 이 모드 레지스터에 프로그램된 내용에 의해 동작모드를 세팅하는 회로를 모드 레지스터 세트(MRS : MODE REGISTER SET)회로라 칭한다.
도 1은 종래의 반도체 메모리 장치의 동작모드 세팅회로의 블록구성을 나타내고, 도 2는 모드 제어신호 발생부의 회로구성을 나타낸다. 도 3은 도 1의 동작상태를 설명하기 위한 타이밍도를 나타낸다.
종래에는 외부 어드레스신호(A0~A11)를 모드 레지스터(10)에 래치하고, 래지된 내부 어드레스신호(IA0~IA11)는 모드제어신호 발생부(12) 및 출력부(14)에 제공된다. 모드제어신호 발생부(12)에서는 도 2에 도시한 바와 같이, 입력된 내부 어드레스신호 중 테스트 모드에 관련된 어드레스신호(IAl, IAm)과, 사용자 모드, 즉 MRS에 관련된 어드레스신호(IAi~IAk)를 각각 조합하여 현재 프로그램된 동작모드가 테스트 모드인지 사용자 모드인지를 판단하여 대응되는 모드제어신호 MRSET 또는 TMSET를 각각 출력하게 된다. 이 때, 이들 모드제어신호들은 MRS 기입신호인 PWCBR에 응답하여 출력인에이블된다.
출력부(14)에서는 MRSET 및 TMSET에 응답하여 각 모드에 관련된 어드레스신호를 선택적으로 출력하여 제 1 또는 제 2 디코더(16, 18)에 제공하게 된다. 제 1 또는 제 2 디코더(16, 18)에서는 제공된 어드레스신호를 디코딩하여 프로그램된 동작모드신호 MRSi, TESTi를 출력하여 칩의 동작모드를 세팅하게 된다.
여기서, 테스트 모드는 반도체 칩 제조자가 제조단계에서 칩의 양/불량을 테스트하기 위한 모드로 일반 사용자에게는 의미가 없는 모드이다.
그러나, 사용자 모드에서 사용자가 MRS 값을 오프로그램하게 될 경우, 즉 인밸리드 MRS값 또는 테스트 모드의 값이 프로그램하게 되는 경우가 종종 발생하게 된다.
따라서, 본 출원인은 대한민국 공개특허 제1999-3104호에서 사용자 모드에서 인밸리드 MRS가 세팅되더라도 이후에 밸리드 MRS가 세팅되게 되면 밸리드 MRS로 세팅되도록 하는 기술을 개시하였다. 다시 말하면, 사용자 모드에서 실수로 테스트 모드로 세팅된 경우에 사용자 모드를 다시 세팅하게 되면, 테스트 모드와 사용자 모드가 동시에 세팅되어 있기 때문에 칩에서는 사용자 모드로 세팅되어 있지 않는것으로 인식하여 오류를 발생하게 된다. 그러므로, 이 공개특허의 발명은 테스트 모드로 세팅된 다음에 다시 사용자 모드로 세팅할 경우에는 테스트 모드를 리세트시키는 기술을 개시하고 있다.
그러나, 상기 공개특허의 발명은, 엄격히 말하면, 테스트 모드 세팅신호를 리세트시키는 것이므로, 이미 칩동작이 테스트 모드로 진입된 상태에서 진입된 테스트 동작을 리세트시키는 것은 아니다. 그러므로, 테스트 모드 세팅신호가 리세트되고 이 리세트 동작에 응답하여 동작 중인 테스트 동작이 완전히 리세트될 때까지는 테스트 모드에 따라서는 상당한 시간이 소요되는 경우도 있다.
즉, 세팅 오류에 의한 진입동작이 완전히 리세트되어 정상상태로 복구될 때까지 기다린 다음에 정상적인 세팅동작을 시켜야 하기 때문에 사용 상의 불편함이 있었다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 사용자 모드에서는 사용자의 실수로 테스트 모드로 오설정된 경우에도 테스트 모드의 세팅을 원천적으로 봉쇄하여 사용자 모드에서는 테스트 모드가 세팅되지 않도록 함으로써 사용자의 사용상 편리성을 향상시킬 수 있는 반도체 메모리 장치의 동작모드 세팅회로 및 방법을 제공하는 데 있다.
도 1은 종래의 반도체 메모리 장치의 동작모드 세팅회로의 블록구성을 나타낸 도면.
도 2는 도 1의 모드 제어신호 발생부의 회로구성을 나타낸 도면.
도 3은 도 1의 동작상태를 설명하기 위한 타이밍도.
도 4는 본 발명에 의한 반도체 메모리 장치의 동작모드 세팅회로의 블록구성을 나타낸 도면.
도 5는 도 4의 내부제어신호 발생부의 바람직한 일 실시예의 회로도.
도 6은 도 4의 모드제어신호 발생부의 바람직한 일 실시예의 회로도.
도 7은 도 4의 제 1 및 제 2 출력부의 바람직한 일 실시예의 회로도.
도 8은 사용자 모드에서 도 4의 동작상태를 설명하기 위한 타이밍도.
도 9는 테스트 모드에서 도 4의 동작상태를 설명하기 위한 타이밍도.
<도면의 주요부분에 대한 부호의 설명>
10 : 모드 레지스터 12 : 모드제어신호 발생부
14 : 출력부 16, 18 : 제 1 및 제 2 디코더부
20 : 모드 레지스터 22 : 내부제어신호 발생부
24 : 모드제어신호 발생부 26, 28 : 제1 및 제 2 출력부
30, 32 : 제 1 및 제 2 디코더
본 발명의 회로는 외부 어드레스신호를 저장하여 내부 어드레스신호를 제공하는 모드 레지스터와, 외부 제어신호에 응답하여 내부 제어신호를 발생하는 내부제어신호 발생부와, 모드 레지스터 세트 기입신호와 상기 내부 제어신호에 응답하여 상기 내부 어드레스신호를 조합하여 테스트 모드 제어신호 또는 모드 레지스터 세트 제어신호를 각각 발생하는 모드 제어신호 발생부와, 모드 레지스터 세트 제어신호에 응답하여 상기 내부 어드레스신호 중 대응되는 어드레스신호를 제 1 내부 어드레스신호로 출력하는 제 1 출력부와, 테스트 모드 제어신호에 응답하여 상기 내부 어드레스신호 중 대응되는 어드레스신호를 제 2 내부 어드레스신호로 출력하는 제 2 출력부와, 제 1 출력부를 통하여 출력된 제 1 내부 어드레스신호를 디코딩하여 프로그래밍된 동작모드의 세팅신호를 발생하는 제 1 디코더와, 제 2 출력부를 통하여 출력된 신호를 디코딩하여 프로그래밍된 테스트 모드의 세팅신호를 발생하는 제 2 디코더를 구비한 것을 특징으로 한다.
여기서, 상기 외부 제어신호는 클럭 인에이블신호 또는 데이터 입출력 제어신호로 구성하는 것이 바람직하다.
상기 내부 제어신호 발생부는 외부 제어신호의 액티브 상태를 검출하는 비교부와, 상기 비교부의 출력신호를 버퍼링하여 상기 내부 제어신호로 출력하는 출력버퍼를 구비하는 것이 바람직하다.
상기 모드 제어신호 발생부는 내부 어드레스신호 중 모드 레지스터 세트의 넌액티브 정보를 검출하는 제 1 검출수단과, 상기 내부 어드레스신호 중 테스트 모드의 넌액티브 정보를 검출하는 제 2 검출수단과, 모드 레지스터 세트 기입신호에 응답하여 상기 제 1 및 제 2 검출수단의 출력신호들의 조합에 의해 얻어진 모드 레지스터 세트 제어신호를 출력하는 제 1 신호 발생부와, 모드 레지스터 세트 기입신호 및 내부 제어신호에 응답하여 상기 제 1 및 제 2 검출수단의 출력신호들의 조합에 의해 얻어진 테스트 모드 제어신호를 출력하는 제 2 신호 발생부를 구비하는 것이 바람직하다.
본 발명의 방법은 모드 레지스터에 외부 어드레스신호를 입력하여 내부 어드레스신호를 발생하는 단계와, 외부 제어신호에 응답하여 내부 제어신호를 발생하는 단계와, 모드 레지스터 세트 기입신호와 상기 내부 제어신호에 응답하여 상기 내부 어드레스신호를 조합하여 테스트 모드 제어신호 또는 모드 레지스터 세트 제어신호를 각각 발생하는 단계와, 모드 레지스터 세트 제어신호에 응답하여 상기 내부 어드레스신호 중 대응되는 어드레스신호를 제 1 내부 어드레스신호로 출력하거나, 상기 테스트 모드 제어신호에 응답하여 상기 내부 어드레스신호 중 대응되는 어드레스신호를 제 2 내부 어드레스신호로 각각 출력하는 단계와, 제 1 내부 어드레스신호를 디코딩하여 프로그래밍된 동작모드의 세팅신호를 발생하거나, 상기 제 2 내부 어드레스신호를 디코딩하여 프로그래밍된 테스트모드의 세팅신호를 각각 발생하는 단계를 구비한 것을 특징으로 한다.
모드 제어신호는 내부 어드레스신호 중 모드 레지스터 세트의 넌액티브 정보와, 테스트 모드의 넌액티브 정보를 각각 검출하여 제 1 및 제 2 검출신호들을 각각 출력하는 단계와, 모드 레지스터 세트 기입신호에 응답하여 상기 각각 검출된 제 1 및 제 2 검출신호들의 조합에 의해 얻어진 모드 레지스터 세트 제어신호와 테스트 모드 제어신호를 각각 출력하되 상기 테스트 모드 제어신호는 상기 내부 제어신호에 응답하여 출력이 결정되는 것이 바람직하다.
또한, 본 발명의 다른 방법은 모드 레지스터에 외부 어드레스신호를 입력하여 내부 어드레스신호를 발생하는 단계와, 외부 클럭 인에이블신호에 응답하여 내부 제어신호를 발생하는 단계와, 모드 레지스터 세트 기입신호에 응답하여 상기 내부 어드레스신호를 조합하여 테스트 모드 제어신호 또는 모드 레지스터 세트 제어신호를 각각 발생하되, 테스트 모드 제어신호는 상기 내부 제어신호에 응답하여 상기 클럭 인에이블신호의 액티브 구간에서는 출력이 차단되도록 하는 단계와, 모드 레지스터 세트 제어신호에 응답하여 상기 내부 어드레스터신호 중 대응되는 어드레스신호를 제 1 내부 어드레스신호로 출력하거나, 상기 테스트 모드 제어신호에 응답하여 상기 내부 어드레스신호 중 대응되는 어드레스신호를 제 2 내부 어드레스신호로 각각 출력하는 단계와, 제 1 내부 어드레스신호를 디코딩하여 프로그래밍된 동작모드의 세팅신호를 발생하거나, 상기 제 2 내부 어드레스신호를 디코딩하여 프로그래밍된 테스트모드의 세팅신호를 각각 발생하는 단계를 구비한 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 4는 본 발명에 의한 반도체 메모리 장치의 동작모드 세팅회로의 블록구성을 나타낸다. 회로는 모드 레지스터(20), 내부제어신호 발생부(22), 모드제어신호 발생부(24), 제 1 출력부(26), 제 2 출력부(28), 제 1 디코더(30) 및 제 2 디코더(32)를 포함한다.
모드 레지스터(20)는 외부 어드레스신호(A0~A11)를 입력하여 내부 어드레스신호(IA0~IA11)를 제공한다. 클럭 인에이블신호 CKE가 하이상태로 액티브 모드에 있을 때, /CS, /RAS, /CAS, /WE를 로우상태로 하면, 어드레스 입력(A0~A10, A11)들이 모드 레지스터(20)에 라이트된다.
16M SDRAM인 경우에는 모드 레지스터(20)에 12비트 데이터를 저장할 수 있다. A0~A2는 BURST LENGTH 필드이고, A3은 BURST TYPE, A4~A6은 CAS LATENCY 필드이다. A9를 제외한 A7~A11은 칩 제조자가 테스트나 특별용도로 사용하기 위한 필드인데 정상동작 중에는 항상 0으로 세팅되어야 한다. 주로 A7, A8을 테스트 모드 필드로 사용한다. A9는 BRSW(BURST READ SINGLE WRITE)로 그래픽 응용에서 주로 사용된다.
도 5는 도 4의 내부제어신호 발생부의 바람직한 일 실시예의 회로도를 나타낸다. 내부제어신호 발생부(22)는 비교부(222)와 출력버퍼(224)를 포함한다. 비교부(222)는 모스 트랜지스터(M1~M5)를 포함한 차동증폭기로 구성된다. 출력버퍼(224)는 종속 연결된 인버터(INV5, INV6)로 구성된다.
차동증폭기의 일측 입력에는 기준신호(Vr)이 입력되고 타측 입력에는 클럭 인에이블신호(CKE)가 입력된다. 따라서, 클럭 인에이블신호(CKE)는 액티브구간에서는 하이상태를 유지하므로, 비교부(222)의 출력신호는 로우상태로 출력된다. 즉, 클럭 인에이블신호(CKE)와 위상이 반대인 내부제어신호(TCKE)가 출력버퍼(224)를 통해 출력된다.
도 6은 도 4의 모드제어신호 발생부의 바람직한 일 실시예의 회로도를 나타낸다. 모드제어신호 발생부(24)는 제 1 검출수단(242), 제 2 검출수단(244), 제 1신호발생부(246), 제 2 신호발생부(248)를 포함한다.
제 1 검출수단(242)은 낸드 게이트(G1)로 구성되고, 테스트 모드 어드레스신호인 Al, Am을 입력하여 두 신호가 모두 하이상태일 때, 테스트 모드의 넌액티브 정보를 제 1 검출신호로 출력한다. 즉, Al, Am이 (00), (01), (10)인 경우에는 테스트 모드이고, (11)인 경우에는 넌 테스트 모드임을 의미한다.
제 2 검출수단(244)은 낸드 게이트(G2)로 구성되고, 모드 레지스터 세트의 어드레스신호인 Ai, Aj, Ak를 입력하여 이들 세 신호가 모두 하이상태일 때, 모드 레지스터 세트의 넌액티브 정보를 제 2 검출신호로 출력한다. 즉, Ai, Aj, Ak 중 적어도 하나 이상의 (0)를 포함하면 MRS 모드 또는 사용자 모드이고, (111)인 경우에는 넌 MRS 모드임을 의미한다. 여기서, 넌액티브 정보는 컬럼 어드레스 스트로브 레이턴시를 결정하는 어드레스신호가 모두 하이상태일 때이고,
제 1 신호발생부(246)는 인버터(INV1), 낸드게이트(G3), 인버터(INV3)로 구성된다. 제 1 신호 발생부(246)는 인버터(INV1)를 통해 반전된 제 1 검출신호와, 제 2 검출신호와, MRS 기입명령신호(PWCBR)를 낸드 게이트(G3)를 통해 조합하고, 그 결과를 인버터(INV3)를 통해 반전하여 MRS 제어신호(MRSET)를 발생한다.
즉, MRSET 신호는 Al, Am 이 (11)이고, Ai, Aj, Ak 중 적어도 하나 이상이 (0)를 포함하는 경우에 PWCBR 펄스신호에 의해 액티브 상태로 된다.
제 2 신호발생부(248)는 인버터(INV2), 낸드게이트(G4), 인버터(INV4)로 구성된다. 제 2 신호 발생부(248)는 인버터(INV2)를 통해 반전된 제 2 검출신호와, 제 1 검출신호와, MRS 기입명령신호(PWCBR)와, 내부제어신호(TCKE)를 낸드게이트(G4)를 통해 조합하고, 그 결과를 인버터(INV4)를 통해 반전하여 테스트 모드 제어신호(TMSET)를 발생한다.
즉, TMSET 신호는 Al, Am 중 적어도 하나 이상이 (0)을 포함하고, Ai, Aj, Ak이 (111)이고, TCKE가 하이상태일 때, PWCBR 펄스신호에 의해 액티브 상태로 된다.
도 7은 도 4의 제 1 및 제 2 출력부의 바람직한 일 실시예의 회로도를 나타낸다. 제 1 및 제 2 출력부(26, 28)는 입력버퍼(27)를 통하여 내부 어드레스신호(IA0~A11)를 입력하여 각 비트별로 MRS 어드레스신호(MRSAi)와 테스트 모드 어드레스신호(TESTAi)를 각각 출력한다. 따라서, 16Mb SDRAM에서는 도 7의 회로가 MRS 어드레스신호의 각 비트별로 구성되므로 전체적으로 12개의 회로로 구성된다.
입력버퍼(27)는 종속 연결된 인버터(INV7, INV8)를 포함한다.
제 1 출력부(26)는 전송게이트(TG1), 인버터(INV9~INV13)를 포함한다. 전송게이트(TG1)는 MRS 제어신호(MRSET)에 응답하여 입력된 어드레스신호를 INV10, INV11로 구성된 래치에 래치하고 래치된 신호를 INV12, INV13으로 구성된 버퍼를 통해 제 1 내부 어드레스신호(MRSAi)로 출력한다.
제 2 출력부(28)는 전송게이트(TG2), 인버터(INV14~INV18), 모스 트랜지스터(M6)를 포함한다. 전송게이트(TG2)는 테스트 모드 제어신호(TMSET)에 응답하여 입력된 어드레스신호를 INV15, INV16으로 구성된 래치에 래치하고 래치된 신호를 INV17, INV18로 구성된 버퍼를 통해 제 2 내부 어드레스신호(TESTAi)로 출력한다. 모스 트랜지스터(M6)는 밸리드 MRS에서 발생된 MRSET에 응답하여 인밸리드 MRS로 세팅된 상태를 리세트하기 위한 것이다.
제 1 디코더(30)는 MRSAi를 입력하여 디코딩하고 디코딩 결과에 따른 MRSi를 발생한다. 예컨대, 16Mb SDRAM에서는 8개의 BURST LENGTH 모드, 2개의 BURST TYPE, 5개의 CAS LATENCY 모드를 발생한다.
제 2 디코더(32)는 TESTAi를 입력하여 디코딩하고 디코딩 결과에 따른 TESTi를 발생한다. 예컨대, (00), (01), (10)의 3개의 테스트 모드를 발생한다.
이와 같이 구성된 본 발명의 회로동작은 도 8 및 도 9를 참조하여 설명하면 다음과 같다.
도 8은 사용자 모드에서 도 4의 동작상태를 설명하기 위한 타이밍도이고, 도 9는 테스트 모드에서 도 4의 동작상태를 설명하기 위한 타이밍도이다.
먼저, 사용자 모드에서, SDRAM은 CAS LATENCY, BURST TYPE, BURST LENGTH 및 다양한 동작모드를 프로그램하게 되는 데, 디폴트값이 지정되어 있지 않으므로, 파워 업시에 MRS동작을 수행하여 동작모드를 세팅하여야 한다.
클럭 인에이블신호(CKE)가 하이상태로 되어 액티브 모드로 되어 있을 때, TCKE는 로우상태로 유지된다. 이어서, /CS, /RAS, /CAS, /WE 신호들이 모두 로우상태로 되면 외부 어드레스신호들이 모드 레지스터(20)에 기입되게 된다. 그리고, MRS 기입신호인 PWCBR 펄스신호가 자동으로 생성된다.
그러나, 인밸리드 MRS 명령이 발생될 경우에는 모드 레지스터(20)에 기입된 어드레스신호가 테스트 모드에 부합되는 신호인 경우에는 모드제어신호 발생부(24)에서 테스트 모드 제어신호가 발생되게 된다. 그러나, 본 발명에서는 내부제어신호 발생부(22)에서 발생된 내부제어신호인 TCKE 신호가 로우상태로 유지되고 있으므로, 제 2 신호 발생부(248)의 낸드 게이트(G4)에서 검출신호의 조합이 차단되게 된다. 그러므로, 인밸리드 MRS 동작에서는 테스트 모드 제어신호(TMSET)가 로우상태를 그대로 유지하게 되고, 이에 제 2 출력부(28)의 전송게이트(TG2)가 턴온되지 못하게 되므로 인밸리드 MRS 신호가 제 2 디코더(32)에 전달되지 못하게 된다.
이어서, 밸리드 MRS 동작이 진행되면, MRS에 관련된 어드레스가 기입되게 되므로, 모드제어신호 발생부(24)에서 MRS 제어신호인 MRSET 펄스신호가 발생되게 된다. 이에, 입력된 MRS 어드레스신호들이 제 1 출력부(26)를 통하여 제 1 디코더에 제공되어 디코딩된다. 디코딩 결과에 대응하는 MRSi 신호들에 응답하여 SDRAM은 주어진 동작모드로 세팅되게 된다.
테스트 모드에서는, 인밸리드 MRS, 즉 테스트 모드 기입명령이 주어지면, 클럭 인에이블신호가 로우상태로 유지되고, 이에 내부제어신호 TCKE는 하이상태를 유지하게 된다. 이 때, PWCBR 펄스는 명령이 주어지면 자동펄스로 발생되므로, 모드제어신호 발생부(24)에서 테스트 모드 제어신호 TMSET가 발생되게 된다. 즉, TCKE에 의해 차단되지 않고 정상적으로 발생된다. 그러므로, 제 2 출력부(28)를 통하여 테스트 모드 어드레스신호가 제 2 디코더(32)에 전달되어 디코딩된다. 디코딩 결과에 대응하는 TESTi 신호들에 응답하여 SDRAM은 주어진 테스트 동작모드로 세팅되게 된다.
상술한 실시예에서는 클럭 인에이블신호를 사용하였으나, 데이터 입출력 제어신호인 DQM 신호나 다른 외부 입력핀을 통하여 제공되는 외부제어신호를 사용할 수도 있다.
이상, 설명한 바와 같이 본 발명에서는 사용자모드에서는 클럭 인에이블신호를 이용하여 무효한 MRS 동작에 의해 테스트 모드가 세팅되는 것을 원천적으로 차단할 수 있다. 그러므로, 종래의 밸리드 MRS에 의해 리세트시키는 방식에 비해 무효한 테스트 동작이 완료되어 정상으로 복구될 때까지 기다릴 필요가 없으므로 사용자가 보다 안심하고 편리하게 사용할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (10)
- 외부 어드레스신호를 저장하여 내부 어드레스신호를 제공하는 모드 레지스터;외부 제어신호에 응답하여 내부 제어신호를 발생하는 내부 제어신호 발생부;모드 레지스터 세트 기입신호와 상기 내부 제어신호에 응답하여 상기 내부 어드레스신호를 조합하여 테스트 모드 제어신호 또는 모드 레지스터 세트 제어신호를 각각 발생하는 모드 제어신호 발생부;상기 모드 레지스터 세트 제어신호에 응답하여 상기 내부 어드레스신호 중 대응되는 어드레스신호를 제 1 내부 어드레스신호로 출력하는 제 1 출력부;상기 테스트 모드 제어신호에 응답하여 상기 내부 어드레스신호 중 대응되는 어드레스신호를 제 2 내부 어드레스신호로 출력하는 제 2 출력부;상기 제 1 출력부를 통하여 출력된 제 1 내부 어드레스신호를 디코딩하여 프로그래밍된 동작모드의 세팅신호를 발생하는 제 1 디코더;상기 제 2 출력부를 통하여 출력된 신호를 디코딩하여 프로그래밍된 테스트모드의 세팅신호를 발생하는 제 2 디코더를 구비한 것을 특징으로 하는 반도체 메모리 장치의 동작모드 세팅회로.
- 제 1 항에 있어서, 상기 외부 제어신호는 클럭 인에이블신호 또는 데이터 입출력 제어신호인 것을 특징으로 하는 반도체 메모리 장치의 동작모드 세팅회로.
- 제 2 항에 있어서, 상기 내부 제어신호 발생부는외부 제어신호의 액티브 상태를 검출하는 비교부; 및상기 비교부의 출력신호를 버퍼링하여 상기 내부 제어신호로 출력하는 출력버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작모드 세팅회로.
- 제 1 항에 있어서, 상기 모드 제어신호 발생부는상기 내부 어드레스신호 중 테스트 모드의 넌액티브 정보를 검출하는 제 1 검출수단;상기 내부 어드레스신호 중 모드 레지스터 세트 모드의 넌액티브 정보를 검출하는 제 2 검출수단;상기 모드 레지스터 세트 기입신호에 응답하여 상기 제 1 및 제 2 검출수단의 출력신호들의 조합에 의해 얻어진 모드 레지스터 세트 제어신호를 출력하는 제 1 신호 발생부; 및상기 모드 레지스터 세트 기입신호 및 내부 제어신호에 응답하여 상기 제 1 및 제 2 검출수단의 출력신호들의 조합에 의해 얻어진 테스트 모드 제어신호를 출력하는 제 2 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작모드 세팅회로.
- 제 4 항에 있어서, 상기 제 2 검출수단의 넌액티브 정보는 컬럼 어드레스스트로브 레이턴시를 결정하는 어드레스신호가 모두 하이상태일 때이고, 상기 제 1 검출수단의 넌액티브 정보는 테스트 모드를 결정하는 어드레스신호가 모두 하이상태일 때인 것을 특징으로 하는 반도체 메모리 장치의 동작모드 세팅회로.
- 모드 레지스터에 외부 어드레스신호를 입력하여 내부 어드레스신호를 발생하는 단계;외부 제어신호에 응답하여 내부 제어신호를 발생하는 단계;모드 레지스터 세트 기입신호와 상기 내부 제어신호에 응답하여 상기 내부 어드레스신호를 조합하여 테스트 모드 제어신호 또는 모드 레지스터 세트 제어신호를 각각 발생하는 단계;상기 모드 레지스터 세트 제어신호에 응답하여 상기 내부 어드레스터신호 중 대응되는 어드레스신호를 제 1 내부 어드레스신호로 출력하거나, 상기 테스트 모드 제어신호에 응답하여 상기 내부 어드레스신호 중 대응되는 어드레스신호를 제 2 내부 어드레스신호로 각각 출력하는 단계; 및상기 제 1 내부 어드레스신호를 디코딩하여 프로그래밍된 동작모드의 세팅신호를 발생하거나, 상기 제 2 내부 어드레스신호를 디코딩하여 프로그래밍된 테스트모드의 세팅신호를 각각 발생하는 단계를 구비한 것을 특징으로 하는 반도체 메모리 장치의 동작모드 세팅방법.
- 제 6 항에 있어서, 상기 외부 제어신호는 클럭 인에이블신호 또는 데이터 입출력 제어신호인 것을 특징으로 하는 반도체 메모리 장치의 동작모드 세팅방법.
- 제 6 항에 있어서, 상기 모드 제어신호는상기 내부 어드레스신호 중 테스트 모드의 넌액티브 정보와, 모드 레지스터 세트 모드의 넌액티브 정보를 각각 검출하여 제 1 및 제 2 검출신호들을 각각 출력하는 단계;상기 모드 레지스터 세트 기입신호에 응답하여 상기 각각 검출된 제 1 및 제 2 검출신호들의 조합에 의해 얻어진 모드 레지스터 세트 제어신호와 테스트 모드 제어신호를 각각 출력하되 상기 테스트 모드 제어신호는 상기 내부 제어신호에 응답하여 출력이 결정되는 것을 특징으로 하는 반도체 메모리 장치의 동작모드 세팅방법.
- 제 8 항에 있어서, 상기 모드 레지스터 세트 모드의 넌액티브 정보는 컬럼 어드레스 스트로브 레이턴시를 결정하는 어드레스신호가 모두 하이상태일 때이고, 상기 테스트 모드의 넌액티브 정보는 테스트 모드를 결정하는 어드레스신호가 모두 하이상태일 때인 것을 특징으로 하는 반도체 메모리 장치의 동작모드 세팅방법.
- 모드 레지스터에 외부 어드레스신호를 입력하여 내부 어드레스신호를 발생하는 단계;외부 클럭 인에이블신호에 응답하여 내부 제어신호를 발생하는 단계;모드 레지스터 세트 기입신호에 응답하여 상기 내부 어드레스신호를 조합하여 테스트 모드 제어신호 또는 모드 레지스터 세트 제어신호를 각각 발생하되, 테스트 모드 제어신호는 상기 내부 제어신호에 응답하여 상기 클럭 인에이블신호의 액티브 구간에서는 출력이 차단되도록 하는 단계;상기 모드 레지스터 세트 제어신호에 응답하여 상기 내부 어드레스터신호 중 대응되는 어드레스신호를 제 1 내부 어드레스신호로 출력하거나, 상기 테스트 모드 제어신호에 응답하여 상기 내부 어드레스신호 중 대응되는 어드레스신호를 제 2 내부 어드레스신호로 각각 출력하는 단계; 및상기 제 1 내부 어드레스신호를 디코딩하여 프로그래밍된 동작모드의 세팅신호를 발생하거나, 상기 제 2 내부 어드레스신호를 디코딩하여 프로그래밍된 테스트모드의 세팅신호를 각각 발생하는 단계를 구비한 것을 특징으로 하는 반도체 메모리 장치의 동작모드 세팅방법.
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