JP2000030442A - 同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 電源投入後の初期化シーケンスにおいて所定
の順序で初期化コマンドを受付けて初期化動作を行な
う。 【解決手段】 コマンド入力バッファ（２）から与えら
れる初期化コマンド（ＮＲ）をデコードし、初期化動作
モード指示信号を初期化コマンドデコード回路（３ａ）
から発生し、この初期化動作モード指示信号が所定のシ
ーケンスですべて活性状態とされたときに、初期設定制
御回路（３ｃ）により、通常コマンドデコード回路（３
ｂ）を能動化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はクロック信号に同
期して動作する同期型半導体記憶装置に関し、特に与え
られたコマンドをデコードして内部動作モード指示信号
を発生するコマンドデコーダの構成に関する。

【０００２】

【従来の技術】図１８は、従来の同期型半導体記憶装置
の全体の構成を概略的に示す図である。図１８において
は、同期型半導体記憶装置として、外部からのクロック
信号ｅｘｔＣＬＫに同期して外部信号の取込およびデー
タの入出力を行なうシンクロナス・ダイナミック・ラン
ダム・アクセス・メモリの構成が示される。

【０００３】図１８において同期型半導体記憶装置は、
行列状に配列される複数のメモリセルを有するメモリア
レイ１００を含む。このメモリアレイ１００において
は、メモリセルの各行に対応してワード線が配置され、
メモリセルの各列に対応してビット線対が配置される。

【０００４】同期型半導体記憶装置は、さらに、外部か
らのアドレス信号ＡＤＤを外部クロック信号ｅｘｔＣＬ
Ｋに同期して取込むアドレス入力バッファ１０２と、ア
ドレス入力バッファ１０２からの内部行アドレス信号に
従って、メモリセルアレイ１００のアドレス指定された
行に対応するワード線を選択状態へ駆動するための行選
択回路１０４と、アドレス入力バッファ１０２からの内
部列アドレス信号に従って、メモリセルアレイ１００の
アドレス指定された列に対応するビット線対を選択する
列選択回路１０６と、列選択回路１０６により選択され
た列に対し内部データの書込／読出を行なう書込／読出
回路１０８と、書込／読出回路１０８と外部の間でデー
タＤＱの入出力を行なう入出力回路１１０を含む。

【０００５】行選択回路１０４は、アドレス信号をデコ
ードするロウデコード回路、およびこのロウデコード回
路の出力信号に従ってアドレス指定された行に対応する
ワード線を選択状態へ駆動するワード線ドライブ回路を
含む。

【０００６】列選択回路１０６は、内部列アドレス信号
をデコードするコラムデコード回路と、コラムデコード
回路からの列選択信号に従ってアドレス指定された列に
対応するビット線対を内部データバスに接続する列選択
ゲートを含む。

【０００７】書込／読出回路１０８は、ライトドライバ
およびプリアンプおよび転送ゲートを含み、内部データ
の書込／読出およびクロック信号に同期するデータの転
送を行なう。

【０００８】入出力回路１１０は、外部からの書込デー
タをバッファ処理して内部書込データを生成する入力バ
ッファと、書込／読出回路１０８から読出されたデータ
を、バッファ処理して外部へ出力する出力回路を含む。

【０００９】同期型半導体記憶装置は、さらに、外部か
らのクロック信号をバッファ処理して内部クロック信号
ＣＬＫを生成するクロック入力バッファ１１２と、クロ
ック入力バッファ１１２からの内部クロック信号ＣＬＫ
に同期して外部から与えられる制御信号、すなわち、チ
ップセレクト信号ｅｘｔ／ＣＳ、ロウアドレスストロー
ブ信号ｅｘｔ／ＲＡＳ、コラムアドレスストローブ信号
ｅｘｔ／ＣＡＳ、およびライトイネーブル信号ｅｘｔ／
ＷＥを取込み、内部制御信号を生成するコマンド入力バ
ッファ１１４と、コマンド入力バッファ１１４からの内
部制御信号をデコードし、指定された動作モードを指示
する内部動作モード指示信号を活性化するコマンドデコ
ード回路１１６と、内部クロック信号ＣＬＫに同期して
動作し、コマンドデコード回路１１６からの動作モード
指示信号に従って必要な制御動作を行なう制御回路１１
８と、この同期型半導体記憶装置の動作パラメータを設
定するモードレジスタ１２０を含む。

【００１０】この同期型半導体記憶装置においては、チ
ップセレクト信号／ＣＳがＬレベルの活性状態のとき
に、制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥの状態の
組合せに従って動作モードが指定される。これらの制御
信号の状態の組合せを、「コマンド」と称す。チップセ
レクト信号／ＣＳがＨレベルの非活性状態のときには、
コマンド入力バッファ１１４は、不能動化され、与えら
れたコマンドは、すべて「ＮＯＰ（ノーオペレーショ
ン）」コマンドとして処理される。モードレジスタ１２
０には、この同期型半導体記憶装置のデータ読出に要す
るクロックサイクル数を示すＣＡＳレイテンシ、１つの
書込／読出コマンドが与えられたときに、連続的に書込
／読出をすることのできるデータの数を示すバースト
長、および入出力回路１１０におけるデータ出力モード
を設定するデータなどが格納される。

【００１１】図１９（Ａ）は、図１８に示すコマンド入
力バッファ１１４に含まれるチップセレクト信号に対す
る部分の構成を概略的に示す図である。図１９（Ａ）に
おいて、チップセレクト入力バッファは、内部クロック
信号ＣＬＫと外部チップセクト信号ｅｘｔ／ＣＳを受け
るゲート回路１１４ａと、ゲート回路１１４ａの出力信
号の立上がりに応答して所定期間の時間幅を有するワン
ショットのパルス信号を生成して内部チップセレクト信
号ＣＳを生成するワンショットパルス発生回路１１４ｂ
を含む。ゲート回路１１４ａは、クロック信号ＣＬＫの
立上がりエッジにおいて、外部チップセレクト信号ｅｘ
ｔ／ＣＳがＬレベルのときに、Ｈレベルの信号を出力す
る。次に、この図１９（Ａ）に示すチップセレクト入力
バッファの動作を図１９（Ｂ）に示すタイミングチャー
ト図を参照して説明する。

【００１２】図１９（Ｂ）に示すように、内部クロック
信号ＣＬＫの立上がりエッジにおいて外部チップセレク
ト信号ｅｘｔ／ＣＳがＬレベルにあると、ゲート回路１
１４ａの出力信号がＨレベルとなり、ワンショットパル
ス活性回路１１４ｂからの内部チップセレクトＣＳが所
定期間Ｈレベルに立上がる。

【００１３】内部クロック信号ＣＬＫがＨレベルのとき
に、外部チップセレクト信号ｅｘｔ／ＣＳがＨレベルの
ときには、ゲート回路１１４ａの出力信号はＬレベルで
あり、ワンショットパルス発生回路１１４ｂは、パルス
を発生せず、内部チップセレクト信号ＣＳはＬレベルを
維持する。この内部チップセレクト信号ＣＳに従って、
他の制御信号に対応する内部制御信号の発生が制御され
る。

【００１４】図２０（Ａ）は、図１８に示すコマンド入
力バッファ１１４の、他の制御信号に対する入力バッフ
ァ部の構成を示す図である。図２０（Ａ）においては、
外部ロウアドレスストローブ信号ｅｘｔ／ＲＡＳの部分
の構成が代表的に示される。他の制御信号、すなわち、
外部コラムアドレスストローブ信号ｅｘｔ／ＣＡＳおよ
び外部ライトイネーブル信号ｅｘｔ／ＷＥに対しても同
様の構成のバッファが設けられる。

【００１５】図２０（Ａ）において、ＲＡＳ入力バッフ
ァは、外部ロウアドレスストローブ信号ｅｘｔ／ＲＡＳ
を受けるインバータ１１４ｃと、内部クロック信号ＣＬ
Ｋと外部ロウアドレスストローブ信号ｅｘｔ／ＲＡＳを
受けるＡＮＤ回路１１４ｄと、インバータ１１４ｃの出
力信号と内部クロック信号ＣＬＫを受けるＡＮＤ回路１
１４ｅと、ＡＮＤ回路１１４ｄの出力信号と内部チップ
セレクト信号ＣＳとを受けてワンショットのパルスを発
生するワンショットパルス発生回路１１４ｆと、ＡＮＤ
回路１１４ｅの出力信号と内部チップセレクト信号ＣＳ
を受けてワンショットのパルス信号を発生するワンショ
ットパルス発生回路１１４ｇを含む。

【００１６】ワンショットパルス発生回路１１４ｆおよ
び１１４ｇは、内部チップセレクト信号ＣＳがＨレベル
にありかつ対応のＡＮＤ回路１１４ｄおよび１１４ｅの
出力信号がＨレベルのとき、所定の時間幅を有するワン
ショットのパルス信号を生成する。ワンショットパルス
発生回路１１４ｆから内部ロウアドレスストローブ信号
／ＲＡＳが出力され、ワンショットパルス発生回路１１
４ｇから、内部ロウアドレスストローブ信号ＲＡＳが出
力される。次に、この図２０（Ａ）に示すＲＡＳ入力バ
ッファの動作を図２０（Ｂ）に示すタイミングチャート
図を参照して説明する。

【００１７】内部クロック信号ＣＬＫの立上がりエッジ
において、外部ロウアドレスストローブ信号ｅｘｔ／Ｒ
ＡＳをＬレベルに設定する。この状態においては、ＡＮ
Ｄ回路１１４ｅの出力信号が内部クロック信号ＣＬＫの
立上がりに同期してＨレベルに立上がる。内部チップセ
レクト信号ＣＳがＨレベルであるため、ワンショットパ
ルス発生回路１１４ｇが能動化され、内部ロウアドレス
ストローブ信号ＲＡＳを所定期間Ｈレベルに駆動する。

【００１８】内部クロック信号ＣＬＫの立上がりエッジ
において外部ロウアドレスストローブ信号ｅｘｔ／ＲＡ
ＳをＨレベルに設定した場合、ＡＮＤ回路１１４ｄの出
力信号が内部クロック信号ＣＬＫの立上がりに同期して
Ｈレベルに立上がる。内部チップセレクト信号ＣＳがＨ
レベルであれば、この場合には、ワンショットパルス発
生回路１１４ｆが能動化され、内部ロウアドレスストロ
ーブ信号／ＲＡＳを所定期間Ｈレベルに駆動する。これ
らの制御信号が図１８に示すコマンドデコード回路１１
６へ与えられ、コマンドデコード回路１１６は、内部制
御信号に基づいてコマンドをデコードし、対応の動作モ
ード指示信号を所定期間活性状態へ駆動する。この図１
８に示す同期型半導体記憶装置の動作を図２１に示すタ
イミングチャート図を参照して説明する。

【００１９】なお、内部クロック信号ＣＬＫは外部クロ
ック信号ｅｘｔＣＬＫに同期して生成されており、以
下、内部動作タイミングの基準として内部クロック信号
ＣＬＫを用いる。

【００２０】クロックサイクル♯１において、アクティ
ブコマンドが与えられると、内部チップセレクト信号Ｃ
Ｓ、内部ロウアドレスストローブ信号ＲＡＳ、補の内部
コラムアドレスストローブ信号／ＣＡＳおよび補の内部
ライトイネーブル信号／ＷＥが所定期間Ｈレベルに立上
がる。これらの内部制御信号が、図１８に示すコマンド
デコード回路１１６によりデコードされて、アクティブ
コマンドが与えられたと判定され、メモリセルアレイ１
００の行を選択状態へ駆動するためのアレイ活性化指示
信号φＡＣＴが活性状態へ駆動されて制御回路１１８に
与えられる。制御回路１１８は、このアレイ活性化指示
信号φＡＣＴに従って、アドレス入力バッファ１０２か
らの内部アドレス信号を内部行アドレス信号として行選
択回路１０４へ与えて、メモリセルアレイ１００の行選
択動作を起動する。

【００２１】クロックサイクル♯２において、プリチャ
ージコマンドが与えられると、内部チップセレクト信号
ＣＳ、内部ロウアドレスストローブ信号ＲＡＳ、補の内
部コラムアドレスストローブ信号／ＣＡＳおよび内部ラ
イトイネーブル信号ＷＥが所定期間Ｈレベルに駆動され
る。コラムデコード回路１１６は、このコマンド入力バ
ッファ１１４から与えられた制御信号をデコードし、内
部プリチャージ動作指示信号φＰＣを活性状態へ駆動す
る。制御回路１１８は、このプリチャージ動作指示信号
φＰＣの活性化に従って、メモリセルアレイ１００を非
活性状態（ワード線をすべて非選択状態）へ駆動するよ
うに制御する。

【００２２】クロックサイクル♯３において、内部チッ
プセレクト信号ＣＳがＬレベルのときには、外部の制御
信号の状態にかかわらず、内部制御信号はすべてＬレベ
ルに保持される。

【００２３】クロックサイクル♯４において、再びアク
ティブコマンドが与えられると、内部チップセレクト信
号ＣＳ、内部ロウアドレスストローブ信号ＲＡＳ、補の
内部コラムアドレスストローブ信号／ＣＡＳおよび補の
内部ライトイネーブル信号／ＷＥがＨレベルに所定期間
駆動され、応じてアレイ活性化指示信号φＡＣＴが所定
期間活性状態へ駆動され、再びメモリセルアレイの行選
択動作が行なわれる。

【００２４】クロックサイクル♯５において、オートリ
フレッシュコマンドが与えられると、内部チップセレク
ト信号ＣＳ、内部ロウアドレスストローブ信号ＲＡＳ、
内部コラムアドレスストローブ信号ＣＡＳおよび補の内
部ライトイネーブル信号／ＷＥがＨレベルへ駆動され
る。コマンドデコード回路１１６は、この内部制御信号
の状態により、オートリフレッシュが指定されたと判定
し、オートリフレッシュ動作指示信号φＡＲを所定期間
活性状態へ駆動する。これにより、制御回路１１８は、
オートリフレッシュ動作を実行する。内蔵のアドレスカ
ウンタからのカウント値をリフレッシュアドレスとし
て、メモリセルアレイ１００のリフレッシュアドレスが
指定する行のメモリセルのデータのリフレッシュが行な
われる。通常、メモリセルアレイの活性状態において、
オートリフレッシュコマンドが与えられたとき、行選択
回路へリフレッシュ用アドレスが与えられてデコード動
作が行なわれても、図示しないセンスアンプがラッチ状
態を保持しているため、リフレッシュが正常に行なわれ
ず、このような動作シーケンスは禁止されている（これ
については後に説明する）。

【００２５】クロックサイクル♯７において、モードレ
ジスタセットコマンドが与えられると、内部チップセレ
クト信号ＣＳ、内部ロウアドレスストローブ信号ＲＡ
Ｓ、内部コラムアドレスストローブ信号ＣＡＳおよび内
部ライトイネーブル信号ＷＥが所定期間Ｈレベルに駆動
され、モードレジスタセット動作指示信号φＭＲＳが所
定期間Ｈレベルに駆動される。コマンドデコード回路１
１６からのモードレジスタセット動作指示信号に従って
制御回路１１８は、図１８に示すモードレジスタ１２０
へ、外部からのデータを格納する。これにより、バース
ト長データ、ＣＡＳレイテンシデータの更新または初期
設定などが行なわれる。

【００２６】クロックサイクル♯９において、再びアク
ティブコマンドが与えられ、内部チップセレクト信号Ｃ
Ｓ、内部ロウアドレスストローブ信号ＲＡＳ、補の内部
コラムアドレスストローブ信号／ＣＡＳおよび補の内部
ライトイネーブル信号／ＷＥがＨレベルに駆動され、応
じて、コマンドデコード回路１１６からのアレイ活性化
指示信号φＡＣＴが所定期間Ｈレベルに駆動されメモリ
セルアレイにおいて行が選択される。

【００２７】クロックサイクル♯１０においてリードコ
マンドが与えられると、内部チップセレクト信号ＣＳ、
補の内部ロウアドレスストローブ信号／ＲＡＳ、内部コ
ラムアドレスストローブ信号ＣＡＳおよび補の内部ライ
トイネーブル信号／ＷＥがＨレベルへ駆動され、コマン
ドデコード回路１１６からの読出動作指示信号φＲが所
定期間Ｈレベルへ駆動される。制御回路１１８は、この
読出動作指示信号φＲの活性化に従って、列選択回路１
０６、書込／読出回路１０８および入出力回路１１０の
動作を制御し、選択列のメモリセルを順次クロック信号
に同期して出力させる。

【００２８】クロックサイクル♯１１においてライトコ
マンドが与えられると、内部チップセレクト信号ＣＳ、
補のロウアドレスストローブ信号／ＲＡＳ、内部コラム
アドレスストローブ信号ＣＡＳおよび内部ライトイネー
ブル信号ＷＥがＨレベルへ駆動され、コマンドデコード
回路１１６からの書込動作指示信号φＷが所定期間Ｈレ
ベルへ駆動される。制御回路１１８は、この書込動作指
示信号φＷの活性化に応答して、列選択回路１０６、書
込／読出回路１０８および入出力回路１１０の動作を制
御し、クロック信号に同期して、所定のシーケンスで外
部からの書込データを選択メモリセルに書込ませる。

【００２９】上述のように、クロック信号ＣＬＫ（また
はｅｘｔＣＬＫ）に同期して、外部制御信号を取込むこ
とにより、内部制御信号発生時においては、タイミング
スキューはクロック信号ＣＬＫに対して考慮する必要が
あるだけであり、制御信号間のタイミングスキューを考
慮する必要がなく、内部動作開始タイミングを速くする
ことができ、高速アクセスが実現される。また、データ
をクロック信号ＣＬＫ（またはｅｘｔＣＬＫ）に同期し
て入出力することにより、クロック信号ＣＬＫの周波数
でデータの転送を行なうことができ、高速データ転送を
行なうことができる。このため、同期型半導体記憶装置
は、高速の処理システムにおける主記憶として、広く用
いられるようになってきている。

【００３０】図２２は、コマンドの真理値を一覧にして
示す図である。各コマンド指定時においては、外部チッ
プセレクト信号ｅｘｔ／ＣＳはＬレベルの活性状態に設
定される。プリチャージコマンドでは、外部ロウアドレ
スストローブ信号ｅｘｔ／ＲＡＳおよび外部ライトイネ
ーブル信号ｅｘｔ／ＷＥをＬレベルに設定しかつ外部コ
ラムアドレスストローブ信号ｅｘｔ／ＣＡＳをＨレベル
に設定する（これらのタイミングは、クロック信号の立
上がりエッジにおける状態を示す）。オートリフレッシ
ュコマンドでは、外部ロウアドレスストローブ信号ｅｘ
ｔ／ＲＡＳおよび外部コラムアドレスストローブ信号ｅ
ｘｔ／ＣＡＳをＬレベルに設定しかつ外部ライトイネー
ブル信号ｅｘｔ／ＷＥをＨレベルに設定する。

【００３１】モードレジスタセットコマンドでは、外部
ロウアドレスストローブ信号ｅｘｔ／ＲＡＳ、外部コラ
ムアドレスストローブ信号ｅｘｔ／ＣＡＳおよび外部ラ
イトイネーブル信号ｅｘｔ／ＷＥをすべてＬレベルに設
定する。アクティブコマンドでは、外部ロウアドレスス
トローブ信号ｅｘｔ／ＲＡＳをＬレベルに設定しかつ外
部コラムアドレスストローブ信号ｅｘｔ／ＣＡＳおよび
外部ライトイネーブル信号ｅｘｔ／ＷＥをともにＨレベ
ルに設定する。リードコマンドでは、外部ロウアドレス
ストローブ信号ｅｘｔ／ＲＡＳおよび外部ライトイネー
ブル信号ｅｘｔ／ＷＥをともにＨレベルに設定し、かつ
外部コラムアドレスストローブ信号ｅｘｔ／ＣＡＳをＬ
レベルに設定する。ライトコマンドでは、外部ロウアド
レスストローブ信号ｅｘｔ／ＲＡＳをＨレベルに設定
し、かつ外部コラムアドレスストローブ信号ｅｘｔ／Ｃ
ＡＳおよび外部ライトイネーブル信号ｅｘｔ／ＷＥをと
もにＬレベルに設定する。

【００３２】外部クロック信号ｅｘｔＣＬＫ（または内
部クロック信号ＣＬＫ）の立上がりエッジにおいて、外
部の制御信号をそれぞれ所定の状態に設定することによ
り、動作モードが、各コマンドに従って設定される。

【００３３】図２３（Ａ）−（Ｆ）は、図１８に示すコ
マンドデコード回路１１６に含まれるコマンドデコーダ
の構成の一例を示す図である。このコマンドデコード回
路においては、各コマンドに対応してコマンドデコーダ
が設けられており、対応のコマンドが与えられたとき
に、対応の動作モード指示信号を活性状態へ駆動する。
図２３（Ａ）において、アクティブコマンドデコーダ１
１６ａは、内部ロウアドレスストローブ信号ＲＡＳ、内
部コラムアドレスストローブ信号／ＣＡＳ、内部ライト
イネーブル信号／ＷＥおよび内部チップセレクト信号Ｃ
Ｓを受けてアレイ活性化指示信号φＡＣＴを発生するＡ
ＮＤ回路で構成される。アクティブコマンドが与えられ
たとき、図２１に示すように、これらの信号ＲＡＳ、／
ＣＡＳ、／ＷＥおよびＣＳがすべてＨレベルとなり、ア
レイ活性化指示信号φＡＣＴがＨレベルの活性状態へ駆
動される。

【００３４】図２３（Ｂ）においては、リードコマンド
デコーダが示される。このリードコマンドデコーダ１１
６ｂは、補の内部ロウアドレスストローブ信号／ＲＡ
Ｓ、内部コラムアドレスストローブ信号ＣＡＳ、補のラ
イトイネーブル信号／ＷＥおよび内部チップセレクト信
号ＣＳを受けてリード動作指示信号φＲを発生するＡＮ
Ｄ回路で構成される。リードコマンドが与えられるとき
には、これらの信号／ＲＡＳ、ＣＡＳ、／ＷＥおよびＣ
ＳがすべてＨレベルへ駆動され、読出動作指示信号φＲ
が活性状態へ駆動される。

【００３５】図２３（Ｃ）においては、ライトコマンド
デコーダが示される。図４５（Ｃ）において、ライトコ
マンドデコーダ１１６ｃは、補の内部ロウアドレススト
ローブ信号／ＲＡＳ、内部コラムアドレスストローブ信
号ＣＡＳ、内部ライトイネーブル信号ＷＥおよび内部チ
ップセレクト信号ＣＳを受けて書込動作指示信号φＷを
発生するＡＮＤ回路で構成される。ライトコマンドが与
えられるとき、これらの内部制御信号／ＲＡＳ、ＣＡ
Ｓ、ＷＥおよびＣＳがすべてＨレベルへ駆動され、ライ
ト動作指示信号φＷが活性状態へ駆動される。

【００３６】図２３（Ｄ）において、プリチャージコマ
ンドデコーダが示される。図２３（Ｄ）において、この
プリチャージコマンドデコーダ１１６ｄは、内部ロウア
ドレスストローブ信号ＲＡＳ、補の内部コラムアドレス
ストローブ信号／ＣＡＳ、内部ライトイネーブル信号Ｗ
Ｅおよび内部チップセレクト信号ＣＳを受けてプリチャ
ージ動作指示信号φＰＣを発生するＡＮＤ回路で構成さ
れる。このプリチャージコマンドが与えられたときに
は、信号ＲＡＳ、／ＣＡＳ、ＷＥおよびＣＳがすべてＨ
レベルに駆動され、プリチャージ動作指示信号φＰＣが
所定期間Ｈレベルへ駆動される。

【００３７】図２３（Ｅ）においては、オートリフレッ
シュコマンドデコーダの構成が示される。図２３（Ｅ）
において、オートリフレッシュコマンドデコーダ１１６
ｅは、内部ロウアドレスストローブ信号ＲＡＳ、内部コ
ラムアドレスストローブ信号ＣＡＳ、補のライトイネー
ブル信号／ＷＥおよび内部チップセレクト信号ＣＳを受
けてオートリフレッシュ動作指示信号φＡＲを発生する
ＡＮＤ回路で構成される。オートリフレッシュコマンド
が与えられたときには、これらの信号ＲＡＳ、ＣＡＳ、
／ＷＥおよびＣＳがすべてＨレベルへ駆動され、オート
リフレッシュ動作指示信号φＡＲが所定期間Ｈレベルへ
駆動される。

【００３８】図２３（Ｆ）は、モードレジスタセットコ
マンドデコーダの構成を示す図である。図２３（Ｆ）に
おいて、モードレジスタセットコマンドデコーダ１１６
ｆは、内部ロウアドレスストローブ信号ＲＡＳ、内部コ
ラムアドレスストローブ信号ＣＡＳ、内部ライトイネー
ブル信号ＷＥおよび内部チップセレクト信号ＣＳを受け
てモードレジスタセット動作指示信号φＭＲＳを生成す
るＡＮＤ回路で構成される。モードレジスタセットコマ
ンドが与えられると、これらの信号ＲＡＳ、ＣＡＳ、Ｗ
ＥおよびＣＳがすべてＨレベルに設定され、モードレジ
スタセット動作指示信号φＭＲＳが所定期間Ｈレベルへ
駆動される。

【００３９】図２３（Ａ）−（Ｆ）に示すように、コマ
ンドデコーダ１１６ａ〜１１６ｆは、互いに独立なデコ
ーダであり、各コマンドデコーダは、他のデコーダの出
力信号の状態にかかわらず、与えられたコマンドに従っ
て自身の動作モード指示信号を活性状態へ駆動すること
ができる。

【００４０】これにより、与えられたコマンドに従っ
て、内部動作モード指示信号を活性状態へ駆動して、指
定された動作モードを実行することができる。

【００４１】

【発明が解決しようとする課題】同期型半導体記憶装置
においては、電源投入後、内部状態を確実に初期設定す
るために、初期化シーケンスが定められている。この初
期化シーケンスを実行することにより、内部回路を確実
に初期状態に設定して、回路誤動作が生じるのを防止す
る。

【００４２】図２４は、この電源投入時の初期化シーケ
ンスを示すタイミングチャート図である。図２４に示す
ように、電源投入された後、まずプリチャージコマンド
が与えられ、プリチャージ動作指示信号φＰＣを活性化
し、内部状態をプリチャージ状態に設定する。これによ
り、電源投入後、選択状態に初期設定されたノードをプ
リチャージ状態に復帰させる。次いで、オートリフレッ
シュコマンドが与えられ、オートリフレッシュ動作指示
信号φＡＲが活性化される。このオートリフレッシュコ
マンドに従って、内部でオートリフレッシュ動作が実行
される。すなわち、メモリセルアレイにおいてリフレッ
シュ行アドレスにより指定されるリフレッシュ行のメモ
リセルのデータのリフレッシュが行なわれ、次いで再び
プリチャージ状態に復帰する。この初期化シーケンスに
おけるオートリフレッシュコマンドの印加は、標準ＤＲ
ＡＭにおけるダミーサイクルの実行に相当する。実際に
内部回路を動作させ、かつプリチャージ状態に復帰させ
ることにより、確実に内部信号線を、初期状態（プリチ
ャージ状態）に設定する。このオートリフレッシュコマ
ンドが与えられると、ワード線の選択、センスアンプの
活性化、およびセンスアンプの非活性化および選択ワー
ド線の非選択状態への駆動の一連の動作が行なわれる。
これにより内部信号線を確実に初期状態に設定する。

【００４３】次いで、モードレジスタセットコマンドが
与えられる。このモードレジスタセットコマンドによ
り、モードレジスタセット動作指示信号φＭＲＳが活性
状態へ駆動され、モードレジスタに、初期データが設定
され、ＣＡＳレイテンシ、バースト長およびデータ出力
モードの設定などの必要な動作条件の設定が行なわれ
る。この初期化シーケンス実行後、通常の動作、すなわ
ちアクセス動作が実行可能となる。この初期化シーケン
スは、ＪＥＤＥＣ（ジョイント・エレクトロン・デバイ
ス・カウンセル）において標準化されている。したがっ
て、電源投入後は、この初期化シーケンスに従って各コ
マンドを順次印加して、内部状態を初期設定する必要が
ある。しかしながら、先に図２３（Ａ）−（Ｆ）におい
て示したように、各コマンドに対応して設けられるコマ
ンドデコーダは、互いに独立に動作可能である。したが
ってこの標準化された初期化シーケンスと異なるシーケ
ンスでコマンドを印加しても、内部で動作モード指示信
号が活性状態へ駆動される。

【００４４】たとえば電源投入後最初にモードレジスタ
セットコマンドが与えられた場合、内部状態が不安定な
状態でモードレジスタにデータが設定され、たとえばこ
の同期型半導体記憶装置がテストモードにセットされる
状態が考えられる。この場合、外部から通常のアクセス
を行なうことができず、この同期型半導体記憶装置はア
クセス不能のロック状態に設定され、以後アクセスされ
ず、メモリシステムが正常に動作しなくなる。また、こ
のモードレジスタにおいてテストモードが指定され、特
に、特定のテスト動作モードたとえば基板バイアス電圧
のマージンなどをテストするモードが指定されたとき、
基板領域が外部端子に結合されるためこの基板バイアス
として外部電源電圧が誤って印加される状態が考えられ
る。負電圧の基板バイアス電圧に代えて外部からの電源
電圧が印加された場合、この同期型半導体記憶装置にお
いてＰＮ接合の破壊、または過電流による断線などが生
じ、同期型半導体記憶装置が動作不能（故障）となる。

【００４５】また、誤って電源投入後、リードコマンド
が与えられたとき、データバスに無意味な読出データが
伝達され、システムバス上に不要データが伝達され、外
部のプロセッサまたはロジックまたはＣＰＵ（中央演算
処理装置）においてこの不要データが取込まれた場合、
プロセッサまたはロジックまたはＣＰＵが誤動作を生
じ、またシステムバス上で制御データと読出データの衝
突が生じシステム制御を正常に行なうことができなくな
り、システム不良が生じる。

【００４６】また、プリチャージコマンドが印加される
前に、オートリフレッシュコマンドが印加された場合、
内部状態が不安定な状態で内部のオートリフレッシュが
行なわれるため、たとえば活性状態のアレイにおいて再
びオートリフレッシュが行なわれた場合、オートリフレ
ッシュ動作を正常に行なうことができず、内部状態を正
確にこのオートリフレッシュ動作完了後プリチャージ状
態に復帰させることができず、初期状態に設定すること
ができなくなる。したがって、先の図２１において示し
たように、クロックサイクル♯４においてアクティブコ
マンドが与えられ、続いて次のクロックサイクルでオー
トリフレッシュコマンドが与えられた場合、アレイが選
択状態に駆動された状態でオートリフレッシュが実行さ
れ、正確にオートリフレッシュが行なわれない状態が生
じ、確実に、内部状態を初期状態に設定することができ
ず、誤動作を生じさせるという問題が生じる。

【００４７】それゆえ、この発明の目的は、電源投入後
誤ったシーケンスでコマンドが印加されても、確実に、
内部回路を初期状態に設定することのできる同期型半導
体記憶装置を提供することである。

【００４８】この発明の他の目的は、誤ったシーケンス
で印加されたコマンドの受付を拒否することのできる同
期型半導体記憶装置を提供することである。

【００４９】

【課題を解決するための手段】請求項１に係る同期型半
導体記憶装置は、外部からの動作モードを指定するコマ
ンドを前記クロック信号に同期して入力するコマンド入
力手段と、能動化時、このコマンド入力手段からのコマ
ンドをデコードし、該デコード結果に従って、指定され
た動作モードを活性化する動作モード指示信号を発生す
るコマンドデコード回路と、コマンド入力手段に結合さ
れ、電源投入後、内部初期化のための所定の複数のコマ
ンドが入力されたとき、コマンドデコード回路を能動化
する制御手段を備える。

【００５０】請求項２に係る同期型半導体記憶装置は、
請求項１の制御手段が、所定の複数のコマンドが予め定
められたシーケンスで印加されるとコマンドデコード回
路を能動化する手段を含む。

【００５１】請求項３に係る同期型半導体記憶装置は、
請求項１の制御手段が、所定の複数のコマンド各々に対
応して設けられ、コマンド入力手段からのコマンドをデ
コードし、与えられたコマンドが対応のコマンドのと
き、その出力信号を活性化する複数のコマンドデコーダ
と、これら複数のコマンドデコーダ各々に対応して設け
られ、対応のコマンドデコーダの出力信号をラッチする
複数のラッチと、これら複数のラッチの出力信号を並列
に受け、これら複数のラッチの出力信号がすべて活性化
されるとコマンドデコード回路を能動化する信号を出力
するゲート回路とを含む。

【００５２】請求項４に係る同期型半導体記憶装置は、
請求項２の制御手段が、所定の複数のコマンド各々に対
応して設けられ、コマンド入力手段からのコマンドをデ
コードし、与えられたコマンドが対応のコマンドのとき
その出力信号を活性化する複数のコマンドデコーダと、
これら複数のコマンドデコーダ各々に対応して設けら
れ、各々が対応のコマンドデコーダの出力信号をラッチ
する複数のラッチとを備える。これら複数のラッチの出
力信号は、所定のシーケンスにおける次段のコマンドデ
コーダへ与えられて活性化時該次段のコマンドデコーダ
を能動化する。所定のシーケンスにおける最終段のコマ
ンドデコーダに対応して設けられるラッチの出力信号が
コマンドデコード回路を能動化する。

【００５３】請求項５に係る同期型半導体記憶装置は、
請求項１の制御手段が、所定の複数のコマンド各々に対
応して設けられ、コマンド入力手段からのコマンドをデ
コードし、与えられたコマンドが対応のコマンドのとき
その出力信号を活性化する複数のコマンドデコーダと、
所定の複数のコマンドのうちの特定のコマンドに対応し
て設けられるコマンドデコーダに対して設けられ、この
特定のコマンドの印加回数をカウントし、このカウント
値が所定値に等しくなるとカウントアップ信号を生成す
るカウンタと、複数のコマンドデコーダ各々に対応して
設けられ、与えられた信号をラッチする複数のラッチを
含む。特定のコマンドに対応して設けられるコマンドデ
コーダに対して設けられたラッチはカウンタからのカウ
ントアップ信号をラッチし、また残りのコマンドデコー
ダに対応して設けられるラッチは対応のコマンドデコー
ダの出力信号をラッチする。

【００５４】請求項５に係る同期型半導体記憶装置は、
さらに、これら複数のラッチの出力信号に従ってコマン
ドデコード回路を能動化するゲート手段を含む。

【００５５】請求項６に係る同期型半導体記憶装置は、
請求項１の制御手段が、所定の複数のコマンドそれぞれ
に対応して設けられ、コマンド入力手段からのコマンド
をデコードし、該与えられたコマンドが、対応のコマン
ドのときその出力信号を活性化する複数のコマンドデコ
ーダと、これら複数のコマンドデコーダのうちの、特定
のコマンドに対応して設けられるコマンドデコーダに対
して設けられ、この特定のコマンドの印加回数をカウン
トし、そのカウント値が所定値に到達するとカウントア
ップ信号を生成するカウンタと、複数のコマンドデコー
ダ各々に対応して設けられ、与えられた信号をラッチす
る複数のラッチを含む。これら複数のラッチは、対応の
コマンドに対して設けられたコマンドデコーダに対して
設けられたラッチはカウンタからのカウントアップ信号
をラッチし、残りのコマンドデコーダ残りのコマンドデ
コーダに対して設けられたラッチは対応のコマンドデコ
ーダの信号をラッチする。これら複数のラッチのうちの
所定のシーケンスにおける初段ラッチの出力信号は、所
定のシーケンスの次段以降のコマンドデコーダの能動／
不能動を制御するように与えられる。所定のシーケンス
の次段以降のコマンドデコーダに対して設けられたラッ
チの出力信号に従ってコマンドデコード回路を能動化す
る信号がゲート回路から出力される。

【００５６】請求項７に係る同期型半導体記憶装置は、
請求項１のコマンドデコード回路が、メモリセルアレイ
の行選択動作を指定するアクティブコマンドに対して設
けられるアクティブコマンドデコーダと、このアクティ
ブコマンドデコーダからのアレイ活性化指示信号の活性
化時能動化され、コマンド入力手段からのデータアクセ
スを示すアクセスコマンドが与えられたとき、アクセス
動作活性化信号を活性状態へ駆動するアクセスコマンド
デコーダとを含む。請求項８に係る同期型半導体記憶装
置は、請求項１の制御手段が、所定の複数のコマンドそ
れぞれに対応して設けられて、対応のコマンドの印加時
セット状態とされる複数のラッチと、これら複数のコマ
ンドが所定のシーケンスと異なるシーケンスで印加され
ると、複数のラッチを初期化する手段と、これら複数の
ラッチの出力信号に従って通常デコード回路を能動化す
る手段とを含む。

【００５７】請求項９に係る同期型半導体記憶装置は、
請求項８の初期化手段が、所定のシーケンスと異なるシ
ーケンスで印加されるイリーガルコマンドおよび該イリ
ーガルコマンドより所定のシーケンスにおける前段のコ
マンドに対応するラッチをこのイリーガルコマンドの印
加時初期化する手段を含む。

【００５８】請求項１０に係る同期型半導体記憶装置
は、請求項８の複数のラッチが、所定のシーケンスにお
ける初段のコマンドに対応するラッチが残りの残りのコ
マンドデコーダを能動化する。

【００５９】初期化時に必要とされるコマンドがすべて
与えられた後に、コマンドデコード回路を能動化するよ
うに構成するので、誤った内部回路動作が生じるのを防
止することことができる。

【００６０】特に、所定のシーケンスでコマンドが印加
されたときのみコマンドデコード回路におけるコマンド
を受付けるように構成することにより、正確に、初期化
動作が行なわれた後に、内部回路動作の開始を行なわせ
ることができ、内部状態が誤った状態に設定されて誤動
作が生じるのを防止することができる。

【００６１】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う同期型半導体記憶装置の全体の
構成を概略的に示す図である。図１において、同期型半
導体記憶装置は、外部からのクロック信号ｅｘｔＣＬＫ
を受け、この受けた外部クロック信号ｅｘｔＣＬＫに同
期した内部クロック信号ＣＬＫを発生する内部クロック
発生回路１と、内部クロック発生回路１からの内部クロ
ック信号ＣＬＫに同期して、外部から与えられるコマン
ドＣＭＤを取込み内部コマンド信号を生成するコマンド
入力バッファ２と、コマンド入力バッファ２からの内部
コマンド信号をデコードし、指定された動作モードを指
定する動作モード指示信号を生成するグローバルコマン
ドデコード回路３と、このグローバルコマンドデコード
回路３からの動作モード指示信号に従って指定された動
作モードを実行するための制御信号を生成する制御回路
４と、制御回路４の制御の下に動作するメモリ回路５を
含む。

【００６２】内部クロック発生回路１は、外部クロック
信号ｅｘｔＣＬＫをバッファ処理するバッファ回路であ
ってもよく、またこの外部クロック信号ｅｘｔＣＬＫに
位相同期した内部クロック信号ＣＬＫを生成する位相同
期回路（ＰＬＬまたはＤＬＬ）であってもよい。

【００６３】コマンド入力バッファ２へ与えられるコマ
ンドＣＭＤは、図１８に示す信号ｅｘｔ／ＣＳ、ｅｘｔ
／ＲＡＳ、ｅｘｔ／ＣＡＳ、およびｅｘｔ／ＷＥを含
む。このコマンドＣＭＤは、また、特定のアドレス信号
ビットを含んでもよい。

【００６４】メモリ回路５は、図１８に示すように、行
列状に配列される複数のメモリセルを有するメモリアレ
イ、このメモリアレイのメモリセル行および列選択なら
びに、データの書込／読出および入出力を行なう周辺回
路を含む。図１において、このメモリ回路５には、アド
レス信号ＡＤＤが与えられ、また入出力データＤＱが入
出力されるように示される。

【００６５】グローバルコマンドデコード回路３は、コ
マンド入力バッファ２からの内部コマンドのうち初期化
コマンドに対して設けられ、この初期化コマンドが与え
られると、初期化コマンドが指定する動作モードを活性
化するための初期化動作モード指示信号を発生する初期
化コマンドデコード回路３ａと、メモリセル行の選択お
よびデータの入出力などの初期化コマンド以外のコマン
ド（通常コマンドと以下称す）が与えられると、その通
常コマンドが指定する動作モードを活性化するための動
作モード指示信号を生成する通常コマンドデコード回路
３ｂと、初期化コマンドデコード回路３ａからの初期化
動作モード指示信号を受け、初期化動作に必要な初期化
コマンドがすべて与えられたとき、通常コマンドデコー
ド回路３ｂを能動化し、通常コマンドデコード動作可能
状態に設定する初期設定制御回路３ｃを含む。次に、こ
の図１に示す同期型半導体記憶装置の動作を図２に示す
タイミングチャート図を参照して説明する。

【００６６】電源投入後、外部クロック信号ｅｘｔＣＬ
Ｋに従って、内部クロック発生回路１が、内部クロック
信号ＣＬＫを生成する。内部状態の初期化のために、ま
ずコマンドＣＭＤとして、第１の初期化コマンドＮＩ０
が与えられる。この初期化コマンドＮＩ０は、初期化コ
マンドデコード回路３ａによりデコードされ、内部初期
化動作指示信号φｉｎｉが活性状態へ駆動され、制御回
路４の制御のもとに、指定された初期動作が実行され
る。初期化シーケンスにおいては、所定の複数の初期化
コマンドが全て与えられるまで、初期設定制御回路３ｃ
は、通常コマンドデコード回路３ｂを不能動状態に設定
する。

【００６７】クロックサイクル♯２において、通常の動
作モードを指定する通常コマンドＮＲ０が誤って与えら
れる。この通常コマンドＮＲ０は、初期化動作にとって
は不必要なコマンドである。初期設定制御回路３ｃは、
通常コマンドデコード回路３ｂを不能動状態に設定して
いる。したがって、通常コマンドデコード回路３ｂは、
この第１の通常コマンドＮＲ０のデコード動作を行なわ
ず、通常動作モード指示信号φｎｒｍはＬレベルの非活
性状態を維持する。

【００６８】クロックサイクル♯４において、第２の初
期化コマンドＮＩ１が与えられると、初期化コマンドデ
コード回路３ａは、このコマンド入力バッファ２からの
内部コマンドに従ってデコード動作を行なって、対応の
初期化動作指示信号φｉｎｉを活性状態へ駆動する。こ
れにより、再び制御回路４が、指定されて初期化動作を
実行する。ここで、図２においては、初期化動作指示信
号φｉｎｉおよび通常動作モード指示信号φｎｒｍは、
それぞれ、複数の動作モードを代表的に示しており、そ
れぞれ指定されたコマンドに応じた動作モード指示信号
が活性化される。

【００６９】クロックサイクル♯５において、通常コマ
ンドＮＲ１が与えられる。初期化シーケンスはまだすべ
て完了していないため、初期設定制御回路３ｃは、依
然、通常コマンドデコード回路３ｂを不能動状態に設定
している。したがって、この通常コマンドＮＲ１はデコ
ードされず、対応の通常動作モード指示信号φｎｒｍは
非活性状態を維持する。

【００７０】クロックサイクル♯６において、初期化コ
マンドＮＩ２が与えられ、コマンド入力バッファ２から
の内部初期化コマンドに従って初期化コマンドデコード
回路３ａが、対応の初期化動作モード指示信号φｉｎｉ
を活性状態へ駆動し、制御回路４により、指定された初
期化動作が実行される。この初期化コマンドＮＩ２は、
初期化シーケンスにおいて与えられるコマンドのうちの
最後のコマンドである。したがって、初期設定制御回路
３ｃは、初期設定に必要なコマンドＮＩ０、ＮＩ１およ
びＮＩ２がすべて与えられたため、通常コマンドデコー
ド回路３ｂを能動化し、この同期型半導体記憶装置を通
常動作可能な状態に設定する。

【００７１】したがって、クロックサイクル♯７以降に
おいて、通常コマンドが与えられると、通常コマンドデ
コード回路３ｂがデコード動作を行なう。図２において
は、クロックサイクル♯９において、通常コマンドＮＲ
２が与えられており、この通常コマンドＮＲ２に従っ
て、通常コマンドデコード回路３ｂがデコード動作を行
なって対応の通常動作モード指示信号φｎｒｍを活性状
態へ駆動する。

【００７２】図１および図２に示すように、初期化に必
要なコマンドがすべて与えられた後に、通常コマンドデ
コード回路３ｂを能動化することにより、この同期型半
導体記憶装置において初期化シーケンスが完了前に、誤
った内部動作が実行されて、正確に内部状態を初期状態
に設定することができなくなるのを確実に防止すること
ができる。

【００７３】これにより、外部のプロセッサなどの誤動
作に起因して誤ったシーケンスでコマンドが印加さ
れ、、この同期型半導体記憶装置がアクセス不能となる
ロック状態などの陥るのを防止することができ、またこ
の同期型半導体記憶装置の誤動作による外部のプロセッ
サまたはロジックなどへの悪影響を防止することがで
き、正確に同期型半導体記憶装置を初期設定して、以降
の動作を正常に行なうことが可能となる。

【００７４】図３は、図１に示すグローバルコマンドデ
コード回路３の構成をより具体的に示す図である。図３
において、初期化コマンドデコード回路３ａは、初期化
コマンドＮＩ０に対して設けられるコマンドデコーダ３
ａａと、初期化コマンドＮＩ１に対して設けられるコマ
ンドデコーダ３ａｂと、初期化コマンドＮＩ２に対して
設けられるコマンドデコーダ３ａｃを含む。これらの初
期化コマンドＮＩ０、ＮＩ１およびＮＩ２は、図１のコ
マンド入力バッファ２から、内部クロック信号ＣＬＫに
同期して与えられる。これらの初期化コマンドＮＩ０、
ＮＩ１、およびＮＩ２は、ＳＤＲＡＭ（シンクロナス・
ダイナミック・ランダム・アクセス・メモリ）において
は、プリチャージコマンドＰＣ、オートリフレッシュコ
マンドＡＲ、およびモードレジスタセットコマンドＭＲ
Ｓにそれぞれ対応する。

【００７５】初期設定制御回路３ｃは、コマンドデコー
ダ３ａａの出力する動作モード指示信号φｉｎ０をラッ
チするラッチ３ｃａと、コマンドデコーダ３ａｂの出力
する初期化動作モード指示信号φｉｎ１をラッチするラ
ッチ３ｃｂと、コマンドデコーダ３ａｃの出力する初期
化動作モード指示信号φｉｎ２をラッチするラッチ３ｃ
ｃと、これらのラッチ３ｃａ、３ｃｂおよび３ｃｃのラ
ッチ信号を受けて、能動化信号ＥＮＡを生成するＡＮＤ
回路３ｃｄを含む。これらの初期化動作モード指示信号
φｉｎ０、φｉｎ１、およびφｉｎ２は、また図１に示
す制御回路４へ与えられる。

【００７６】初期化コマンドデコード回路３ａに含まれ
るコマンドデコーダ３ａａ、３ａｂ、および３ａｃは、
それぞれ対応の初期化コマンドＮＩ０、ＮＩ１およびＮ
Ｉ２が与えられると、それぞれ対応の初期化動作モード
指示信号φｉｎ０、φｉｎ１、およびφｉｎ２をそれぞ
れ活性状態へ駆動する。ラッチ３ｃａ〜３ｃｃは、それ
ぞれ対応のコマンドデコーダ３ａａ〜３ａｃの出力する
初期化動作モード指示信号φｉｎ０〜φｉｎ２をラッチ
している。したがってＡＮＤ回路３ｃｄは、これらの初
期化動作モード指示信号φｉｎ０、φｉｎ１およびφｉ
ｎ２がすべて活性状態へ駆動されると、能動化信号ＥＮ
Ａを活性状態へ駆動する。

【００７７】通常コマンドデコード回路３ｂは、能動化
信号ＥＮＡの活性化時能動化され、通常コマンドＮＲ０
をデコードして対応の動作モード指示信号φｎｒ０を活
性化するコマンドデコーダ３ｂａと、能動化信号ＥＮＡ
の活性化に応答して能動化され、通常コマンドＮＲ１を
デコードして対応の動作モード指示信号φｎｒ１を活性
状態へ駆動するコマンドデコーダ３ｂｂと、能動化信号
ＥＮＡの活性化に応答して能動化され、通常コマンドＮ
Ｒ２が与えられると対応の動作モード指示信号φｎｒ２
を活性状態へ駆動するコマンドデコーダ３ｂｃを含む。
したがって、これら通常コマンドデコード回路３ｂに含
まれるコマンドデコーダ３ｂａ〜３ｂｃは、能動化信号
ＥＮＡの活性化時、すなわち同期型半導体記憶装置の初
期動作がすべて行なわれた後に、能動化される。これに
より、初期化シーケンス完了前に、誤って通常コマンド
が実行されて誤動作が生じる問題を解消することができ
る。

【００７８】図４（Ａ）は、図３に示すラッチ３ｃａ〜
３ｃｃの構成の一例を示す図である。図４（Ａ）におい
ては、これらのラッチ３ｃａ〜３ｃｃは、同じ構成を備
えるため、１つのラッチの構成を代表的に示す。図４
（Ａ）において、ラッチは、初期化動作モード指示信号
φｉｎｉを受けるインバータ１３ａと、電源投入検出信
号ＰＯＲを受けるＮＡＮＤ回路１３ｂと、インバータ１
３ａの出力信号とＮＡＮＤ回路１３ｂの出力信号を受け
て出力信号φｉｎｏを生成するＮＡＮＤ回路１３ｃを含
む。この出力信号φｉｎｏはまた、ＮＡＮＤ回路１３ｂ
へ与えられる。次に、この図４（Ａ）に示すラッチの動
作を、図４（Ｂ）に示す信号波形図を参照して説明す
る。

【００７９】電源が投入されると、電源電圧ＶＣＣの電
圧レベルが上昇する。この電源電圧ＶＣＣの電圧レベル
が所定電圧レベルに到達するかまたは一定の電圧レベル
に到達した後安定化すると、電源投入検出信号ＰＯＲ
が、ＬレベルからＨレベルに立上がる。この電源投入検
出信号ＰＯＲがＬレベルの間、ＮＡＮＤ回路１３ｂの出
力信号が、Ｈレベルに立上がる。一方、初期化動作モー
ド指示信号φｉｎｉは、Ｌレベルにあるため、インバー
タ１３ａの出力信号が、この電源電圧ＶＣＣの上昇とと
もに電圧レベルが上昇する。したがって、初期状態にお
いては、ＮＡＮＤ回路１３ｃは、その両入力がＨレベル
となるため、出力信号φｉｎｏはＬレベルを維持する。

【００８０】電源投入後、初期化シーケンスが行なわ
れ、まず初期化動作モード指示信号φｉｎｉが所定期間
Ｈレベルに駆動されると、インバータ１３ａの出力信号
がＬレベルに立下がり、ＮＡＮＤ回路１３ｃからの出力
信号φｉｎｏがＨレベルに駆動される。電源投入検出信
号ＰＯＲはＨレベルを維持しているため、この出力信号
φｉｎｏの立上がりに応答して、ＮＡＮＤ回路１３ｂの
出力信号がＬレベルに立下がり、ＮＡＮＤ回路１３ｃの
出力信号φｉｎｏはＨレベルに保持される。以降、この
出力信号φｉｎｏはＨレベルを保持する。したがって、
初期化シーケンスにおいて、初期化コマンドが与えられ
ると、対応のラッチの出力信号がＨレベルに駆動され
る。ラッチ３ｃａ〜３ｃｃは、通常のセット／リセット
フリップフロップと同じである。

【００８１】電源投入検出信号ＰＯＲは、抵抗素子と容
量素子とインバータを含む周知の電源投入検出回路を用
いて生成される。

【００８２】コマンドデコーダ３ａａ〜３ａｃの構成
は、先の図２３（Ｄ）−（Ｆ）において示す構成と同じ
であり、複数の制御信号の場対の組合せにより与えられ
るコマンドを受けるＡＮＤ回路でそれぞれ構成される。

【００８３】図５は、図３に示す通常コマンドデコード
回路３ｅに含まれるコマンドデコーダ３ｂａ〜３ｂｃの
構成を概略的に示す図である。図５において、コマンド
デコーダ（３ｂａ〜３ｂｃ）は、能動化信号ＥＮＡと対
応のコマンド信号ＮＲｍを受けて通常動作モード指示信
号φｎｒｍを出力するＡＮＤ回路１３ｂを含む。能動化
信号ＥＮＡがＨレベルの活性状態のときに、このＡＮＤ
回路１３ｂがバッファ回路として動作し、与えられるコ
マンドＮＲｍに従って対応の通常動作モード指示信号φ
ｎｒｍを活性状態へ駆動する。能動化信号ＥＮＡがＬレ
ベルの非活性状態のときには、このＡＮＤ回路１３ｂか
らの通常動作モード指示信号φｎｒｍは、Ｌレベルの非
活性状態を維持する。

【００８４】図６（Ａ）−（Ｃ）は、通常コマンドをデ
コードするコマンドデコーダの具体的構成を示す図であ
る。

【００８５】図６（Ａ）は、アクティブコマンドデコー
ダの構成を示す図である。図６（Ａ）において、アクテ
ィブコマンドデコーダ２３ａは、イネーブル信号ＥＮ
Ａ、内部ロウアドレスストローブ信号ＲＡＳ、内部コラ
ムアドレスストローブ信号／ＣＡＳ、内部ライトイネー
ブル信号／ＷＥおよびチップセレクト信号ＣＳを受けて
アレイ活性化指示信号φＡＣＴを生成するＡＮＤ回路で
構成される。

【００８６】図６（Ｂ）は、リードコマンドデコーダの
構成を示す図である。図６（Ｂ）において、リードコマ
ンドデコーダ２３ｂは、能動化信号ＥＮＡ、内部ロウア
ドレスストローブ信号／ＲＡＳ、内部コラムアドレスス
トローブ信号ＣＡＳ、内部ライトイネーブル信号／Ｗ
Ｅ、およびチップセレクト信号ＣＳを受けて読出動作指
示信号φＲを生成するＡＮＤ回路で構成される。

【００８７】図６（Ｃ）は、ライトコマンドデコーダの
構成を示す図である。図６（Ｃ）において、ライトコマ
ンドデコーダ２３ｃは、能動化信号ＥＮＡと、内部ロウ
アドレスストローブ信号／ＲＡＳと、内部コラムアドレ
スストローブ信号ＣＡＳと、内部ライトイネーブル信号
ＷＥと内部チップセレクト信号ＣＳとを受けて書込動作
指示信号φＷを生成するＡＮＤ回路で構成される。

【００８８】これらの図６（Ａ）−（Ｃ）に示すよう
に、通常コマンドデコーダ２３ａ、２３ｂおよび２３ｃ
は、それぞれ能動化信号ＥＮＡの活性化時能動化され、
それぞれアクティブコマンド、リードコマンドおよびラ
イトコマンドが与えられると、対応の動作モード指示信
号φＡＣＴ、φＲおよびφＷを活性状態へ駆動してい
る。したがって、何ら複雑な構成を用いることなく容易
に、初期化シーケンスの完了前に通常動作モードが実行
されるのを防止することでき、誤った回路動作を防止す
ることができる。

【００８９】図７は、この発明の実施の形態１に従う同
期型半導体記憶装置の具体的動作シーケンスの一例を示
す図である。図７においては、初期化コマンドＮＩＯ，
ＮＩ１，およびＮＩ２として、プリチャージコマンドＰ
Ｃ、オートリフレッシュコマンドＡＲおよびモードレジ
スタセットコマンドＭＲＳが用いられる。通常コマンド
として、アクティブコマンドＡＣＴ、リードコマンド
Ｒ、およびライトコマンドＷが用いられる。次に、この
図７を参照して、この発明の実施の形態１に従う同期型
半導体記憶装置の具体的動作について説明する。

【００９０】電源投入後、クロックサイクル♯０におい
てアクティブコマンドＡＣＴが与えられ、内部チップセ
レクト信号ＣＳ、内部ロウアドレスストローブ信号ＲＡ
Ｓ、補の内部コラムアドレスストローブ信号／ＣＡＳ、
および補の内部ライトイネーブル信号／ＷＥが活性状態
へ駆動される。しかしながら、このときには、まだ能動
化信号ＥＮＡは非活性状態にあり、通常コマンドデコー
ド回路３ｂは不能状態にあり、アレイ活性化指示信号φ
ＡＣＴはＬレベルを維持する。

【００９１】クロックサイクル♯１において、初期化コ
マンドの１つであるプリチャージコマンドＰＣが与えら
れ、内部チップセレクト信号ＣＳ、内部ロウアドレスス
トローブ信号ＲＡＳ、補の内部コラムアドレスストロー
ブ信号／ＣＡＳ、および内部ライトイネーブル信号ＷＥ
（以下、これらの信号を内部コマンド信号と称す）が活
性状態へ駆動される。この内部コマンド信号に従って、
初期化コマンドデコーダ３ａが、与えられた内部コマン
ドをデコードし（図３のコマンドデコーダ３ａａが活性
化される）、プリチャージ動作指示信号φＰＣが所定期
間Ｈレベルの活性状態へ駆動され、内部で制御回路４の
制御の下にプリチャージ動作が実行される。またこのと
き、プリチャージコマンドデコーダに対して設けられた
ラッチ３ｃａが、この活性状態のプリチャージ動作指示
信号φＣＣをラッチし、その出力信号がＨレベルとな
る。

【００９２】クロックサイクル♯３において再びアクテ
ィブコマンドＡＣＴが与えられ、内部コマンド信号Ｃ
Ｓ、ＲＡＳ、／ＣＡＳ、および／ＷＥが所定期間Ｈレベ
ルの活性状態へ駆動される。しかしながら、能動化信号
ＥＮＡは、依然非活性状態のＬレベルにあり、通常コマ
ンドデコード回路３ｂは不能動状態にあり、アレイ活性
化指示信号φＡＣＴは非活性状態を維持する。

【００９３】クロックサイクル♯４においてオートリフ
レッシュコマンドＡＲが与えられ、初期化コマンドデコ
ード回路３ａが、内部コマンド信号ＣＳ、ＲＡＳ、ＣＡ
Ｓおよび／ＷＥの活性化に従ってオートリフレッシュ動
作指示信号φＡＲを活性状態へ駆動する。これにより、
内部で制御回路４の制御の下にオートリフレッシュ動作
が行なわれる。またこのリフレッシュコマンドデコーダ
に対応して設けられたラッチ（図３のラッチ３ｃｂ）の
出力信号がＨレベルに移行する。

【００９４】クロックサイクル♯６においてモードレジ
スタセットコマンドＭＲＳが与えられ、内部コマンド信
号ＣＳ、ＲＡＳ、ＣＡＳ、およびＷＥがＨレベルへ駆動
され、初期化コマンドデコード回路３ａが、これらの内
部コマンド信号に従ってモードレジスタセット動作指示
信号φＭＲＳをＨレベルへ駆動する。これにより、内部
でモードレジスタに対する所定のデータの設定が行なわ
れる。このときまた、モードレジスタセットコマンドデ
コーダに対して設けられたラッチ（図３のラッチ３ｃ
ｃ）の出力信号がＨレベルとなり、ＡＮＤ回路３ｃｂか
らの能動化信号ＥＮＡがＨレベルとなり、通常コマンド
デコード回路３ｂが能動状態へ駆動される。

【００９５】したがって、クロックサイクル♯８、♯９
および♯１０それぞれにおいてアクティブコマンドＡＣ
Ｔ、リードコマンドＲおよびライトコマンドＷが与えら
れると、応じて、アレイ活性化指示信号φＡＣＴ、読出
動作指示信号φＲ、および書込動作指示信号φＷがそれ
ぞれ通常コマンドデコード回路３ｂから発生される（活
性状態に駆動される）。

【００９６】したがって、ＳＤＲＡＭにおいて、所定の
初期化シーケンスが実行されて内部状態が初期状態に設
定された後に、通常のメモリセル行／列選択のアクセス
動作を実行することができ、誤動作を防止することがで
きる。

【００９７】以上のように、この発明の実施の形態１に
従えば、初期化シーケンスに含まれる初期化コマンドが
すべて実行された後に通常のアクセス動作が実行可能な
ように構成しているため、内部状態が初期状態に設定さ
れた後に、内部通常動作を実行することができ、誤動作
を防止することができる。

【００９８】［実施の形態２］図８は、この発明の実施
の形態２に従う同期型半導体記憶装置の全体の構成を概
略的に示す図である。図８においては、グローバルコマ
ンドデコード回路３において、初期設定制御回路３ｄ
が、初期化コマンドデコード回路３ａに含まれる複数の
初期化コマンドデコーダを初期化動作指示信号に従って
順次所定のシーケンスで活性化し、これら複数の初期化
コマンドデコーダがすべて初期化シーケンスに従って活
性化されると通常コマンドデコード回路３ｂを能動化す
る。他の構成は、図１に示す構成と同じであり、対応す
る部分には同一参照番号を付し、その詳細説明は省略す
る。

【００９９】図９は、図８に示すグローバルコマンドデ
コード回路３の構成をより具体的に示す図である。図９
において、初期設定制御回路３ｄは、初期化コマンドデ
コーダ３ａａ、３ａｂ、および３ａｃそれぞれに対応し
て設けられるラッチ３ｄａ、３ｄｂ、および３ｄｃを含
む。ラッチ３ｄａは、対応の初期化コマンドデコーダ３
ａａからの初期化動作モード指示信号φｉｎ０をラッチ
し、その出力信号ＥＮ１をコマンドデコーダ３ａｂへ与
える。コマンドデコーダ３ａｂは、ラッチ３ｄａからの
出力信号Ｎ１が活性状態のときに能動化され、対応のコ
マンドＮＩ１をデコードする。ラッチ３ｄｂは、このコ
マンドデコーダ３ａｂからの初期化動作モード指示信号
φｉｎ１をラッチし、その出力信号ＥＮ２をコマンドデ
コーダ３ａｃへ与える。コマンドデコーダ３ａｃは、ラ
ッチ３ｄｂの出力信号ＥＮ２が活性状態のとき能動化さ
れ、与えられた内部コマンドＮＩ２に従って内部初期化
動作指示信号φｉｎ２を活性状態へ駆動する。ラッチ３
ｄｃは、このコマンドデコーダ３ａｃからの初期化動作
指示信号φｉｎ２をラッチし、能動化信号ＥＮＡを発生
する。能動化信号ＥＮＡは、通常コマンドデコード回路
３ｂに含まれるコマンドデコーダ３ｂａ、３ｂｂ、およ
び３ｂｃへ与えられる。

【０１００】ラッチ３ｄａ〜３ｄｃの出力信号は、対応
の初期化動作モード指示信号φｉｎ０、φｉｎ１および
φｉｎ2 が活性状態とされると活性状態へ駆動される。
したがって、初期化コマンドＮＡ０、ＮＡ１およびＮＡ
２が、予め定められたシーケンスに従って与えられたと
きに、ラッチ３ｄａ、３ｄｂ、および３ｄｃの出力信号
が活性状態へ駆動される。ラッチ３ｄｃの出力信号が活
性状態へ駆動されると、初期化動作において、初期化シ
ーケンスに従って初期化コマンドが与えられ、これらの
初期化コマンドがすべて実行されたことを示す。したが
って、初期化コマンドが誤った順序で与えられても、何
らその影響を受けることなく所定のシーケンスに従って
初期化動作が実行されてより正確に内部回路を初期状態
に設定することができる。次に、この内部コマンドＮＩ
０、ＮＩ１およびＮＩ２が、それぞれプリチャージコマ
ンドＰＣ、オートリフレッシュコマンドＡＲ、およびモ
ードレジスタセットコマンドＭＲＳの場合について説明
する。

【０１０１】図１０（Ａ）は、図９に示すコマンドデコ
ーダ３ｂの構成を示す図である。図１０において、オー
トリフレッシュコマンドデコーダ３ａｂは、ラッチ３ｄ
ａからの能動化信号ＥＮ１と、内部コマンド信号ＣＳ、
ＲＡＳ、ＣＡＳおよび／ＷＥを受けるＡＮＤ回路３３ａ
で構成される。これらの内部コマンド信号ＣＳ、ＲＡ
Ｓ、ＣＡＳおよび／ＷＥがすべてＨレベルのときには、
オートリフレッシュモードが指定され、オートリフレッ
シュ動作指示信号φＡＲが活性状態へ駆動される（能動
化信号ＥＮ１が活性状態のとき）。能動化信号ＥＮ１が
非活性状態のＬレベルのときは、たとえ、オートリフレ
ッシュコマンドが与えられても、このオートリフレッシ
ュ動作指示信号φＡＲは非活性状態を維持する。

【０１０２】図１０（Ｂ）は、図９に示すモードレジス
タセットコマンドデコーダ３ａｃの構成を示す図であ
る。図１０において、モードレジスタセットコマンドデ
コーダ３ａｃは、ラッチ３ｄｂからの能動化信号ＥＮ２
と内部コマンド信号ＣＳ、ＲＡＳ、ＣＡＳおよびＷＥを
受けるＡＮＤ回路３３ｂで構成される。能動化信号ＥＮ
２がＨレベルの活性状態のとき、モードレジスタセット
コマンドがが与えられると内部コマンド信号ＣＳ、ＲＡ
Ｓ、ＣＡＳおよびＷＥがＨレベルとなるため、モードレ
ジスタセット動作指示信号φＭＲＳが活性状態のＨレベ
ルへ駆動される。能動化信号ＥＮ２がＬレベルの非活性
状態のときには、たとえモードレジスタセットコマンド
が与えられても、モードレジスタセット動作指示信号φ
ＭＲＳはＬレベルの非活性状態を維持する。

【０１０３】したがって、初期化シーケンスにおいて定
められた順序で初期化コマンドが与えられたときにの
み、これらの初期化動作指示信号φＡＲおよびφＭＲＳ
が活性状態へ駆動される。

【０１０４】プリチャージコマンドＰＣをデコードする
コマンドデコーダ３ａａは、図２３（Ａ）に示す構成と
同じである。これは、初期化シーケンスにおいて最初に
プリチャージコマンドＰＣが与えられるためである。

【０１０５】図１１は、図９に示す同期型半導体記憶装
置のグローバルコマンドデコード回路３の動作を示すタ
イミングチャート図である。以下、図１１を参照して図
９に示すグローバルコマンドデコード回路３の動作につ
いて説明する。

【０１０６】電源投入後、クロックサイクル♯０におい
て、アクティブコマンドＡＣＴが与えられ、内部コマン
ド信号ＣＳ、ＲＡＳ、／ＣＡＳおよび／ＷＥがＨレベル
へ駆動される。しかしながら、ラッチ３ｄｃからの能動
化信号ＥＮＡはＬレベルの非活性状態であり、アレイ活
性化指示信号φＡＣＴはＬレベルの非活性状態を維持す
る（通常コマンドデコード回路３ｂは不能動状態にある
ため）。

【０１０７】クロックサイクル♯１においてプリチャー
ジコマンドＰＣが与えられ、内部コマンド信号ＣＳ、Ｒ
ＡＳ、ＷＥおよび／ＣＡＳがＨレベルへ駆動され、コマ
ンドデコーダ３ａａからのプリチャージ動作指示信号φ
ＰＣがＨレベルの活性状態へ駆動され、プリチャージ動
作が実行される。このプリチャージ動作指示信号φＰＣ
の活性化に従って、ラッチ３ｄａが活性状態のプリチャ
ージ動作指示信号φＰＣをラッチし、能動化信号ＥＮ１
を活性状態のＨレベルに設定し、オートリフレッシュコ
マンドデコーダ３ａｂを能動化する。

【０１０８】クロックサイクル♯３において、再びアク
ティブコマンドＡＣＴが与えられ、内部コマンド信号Ｃ
Ｓ、ＲＡＳ、／ＣＡＳおよび／ＷＥが再びＨレベルの活
性状態へ駆動される。しかしながら、この状態において
も、ラッチ３ｄｃからの能動化信号ＥＮＡは非活性状態
を維持し、通常コマンドデコード回路３ｂは不能動状態
にあるため、このアクティブコマンドＡＣＴはデコード
されず、アレイ活性化指示信号φＡＣＴはＬレベルの非
活性状態を維持する。

【０１０９】クロックサイクル♯４においてオートリフ
レッシュコマンドＡＲが与えられると、内部コマンド信
号ＣＳ、ＲＡＳ、ＣＡＳおよび／ＷＥがＨレベルの活性
状態へ駆動され、オートリフレッシュコマンドデコーダ
３ａｂからのオートリフレッシュ動作指示信号φＡＲが
Ｈレベルの活性状態へ駆動される。これにより、内部で
オートリフレッシュ動作が実行される。また、ラッチ３
ｄｂがこの活性状態のオートリフレッシュ動作指示信号
φＡＲをラッチし、能動化信号ＥＮ２をＨレベルの活性
状態へ駆動し、モードレジスタセットコマンドデコーダ
３ａｃを能動化する。

【０１１０】クロックサイクル♯６においてモードレジ
スタセットコマンドＭＲＳが与えられモードレジスタセ
ット動作指示信号φＭＲＳがＨレベルの活性状態へ駆動
され、モードレジスタに所定のデータの設定が行なわれ
る。この活性状態のモードレジスタセット動作指示信号
φＭＲＳがラッチ３ｄｃにラッチされ、応じて能動化信
号ＥＮＡがＨレベルの活性状態へ駆動され、通常コマン
ドデコード回路３ｂが能動化される。

【０１１１】クロックサイクル♯８においてアクティブ
コマンドＡＣＴが与えられると、この内部コマンド信号
ＣＳ、ＲＡＳ、／ＣＡＳおよび／ＷＥに従って、たとえ
ばコマンドデコーダ３ｂａ（アクティブコマンドデコー
ダ）からのアレイ活性化信号φＡＣＴが所定期間Ｈレベ
ルの活性状態へ駆動され、アレイ活性化動作が行なわれ
る。

【０１１２】クロックサイクル♯９および♯１０それぞ
れにおいてリードコマンドＲおよびライトコマンドＷが
与えられると、この能動状態にある通常コマンドデコー
ド回路３ｂが、与えられた内部コマンドデコード信号に
従って読出動作指示信号φＲおよび書込動作指示信号φ
Ｗをそれぞれ活性状態へ駆動する。

【０１１３】したがって、この初期化シーケンスにおい
て、予め定められたシーケンスで初期化コマンドが与え
られたときにのみ、通常コマンドデコード回路３ｂが能
動状態に駆動され、通常動作を行なうことができる。

【０１１４】図１２は、この発明の実施の形態２に従う
グローバルコマンドデコード回路の動作を示すタイミン
グチャート図である。この図１２においても、初期化コ
マンドＮＩ０、ＮＩ１およびＮＩ２が、プリチャージコ
マンドＰＣ、オートリフレッシュコマンドＡＲおよびモ
ードレジスタセットコマンドＭＲＳである場合の動作が
一例として示される。

【０１１５】図１２において、電源投入後、クロックサ
イクル♯１において、プリチャージコマンドＰＣが与え
られ、内部コマンド信号ＣＳ、ＲＡＳ、／ＣＡＳおよび
ＷＥがＨレベルに駆動され、プリチャージコマンドデコ
ード３ａａからのプリチャージ動作指示信号φＰＣがＨ
レベルの活性状態へ駆動されて内部のプリチャージ動作
が実行される。このプリチャージ動作指示信号φＰＣの
活性化に従って、ラッチ３ｄａからの能動化信号ＥＮ１
が活性状態のＨレベルへ駆動され、オートリフレッシュ
コマンドデコーダ３ａｂが能動化される。

【０１１６】クロックサイクル♯３において、モードレ
ジスタセットコマンドＭＲＳが与えられ、内部コマンド
信号ＣＳ、ＲＡＳ、ＣＡＳおよびＷＥがＨレベルへ駆動
される。しかしながら、能動化信号ＥＮ２はまたＬレベ
ルの非活性状態にあり、モードレジスタセットコマンド
デコーダ３ａｃは不能動状態にあり、このコマンド入力
バッファから与えられる内部コマンド信号をデコードす
ることはできず、モードレジスタセット動作指示信号φ
／ＭＲＳはＬレベルを維持する。

【０１１７】クロックサイクル♯５において、オートリ
フレッシュコマンドＡＲが与えられ、内部コマンド信号
ＣＳ、ＲＡＳ、ＣＡＳおよび／ＷＥがＨレベルへ駆動さ
れて、オートリフレッシュコマンドデコーダ３ａｂから
のオートリフレッシュ動作指示信号φＡＲが所定期間Ｈ
レベルの活性状態へ駆動される。これにより、内部で図
８に示す制御回路４の制御の下にオートリフレッシュ動
作が実行される。一方、このオートリフレッシュコマン
ドデコーダ３ａｂに対応して設けられたラッチ３ｂｂの
出力する能動化信号ＥＮ２が、このオートリフレッシュ
動作指示信号φＡＲの活性化に従って活性状態のＨレベ
ルに駆動され、モードレジスタセットコマンドデコーダ
３ａｃが能動化される。

【０１１８】この状態において、モードレジスタセット
コマンドＭＲＳが、新たに与えられない限り、モードレ
ジスタセットコマンドデコーダ３ａｃからのモードレジ
スタセット動作指示信号φＭＲＳがＨレベルの活性状態
へ駆動されることはない。したがって、ラッチ３ｄｃか
らの能動化信号ＥＮＡはＬレベルを維持し、通常コマン
ドデコード回路３ｂは不能動状態を維持する。

【０１１９】したがって、クロックサイクル♯８、♯９
および♯１０において、アクティブコマンドＡＣＴ、リ
ードコマンドＲおよびライトコマンドＷがそれぞれ与え
られて、コマンド入力バッファから、それぞれクロック
信号ＣＬＫに同期して内部コマンド信号が生成されて
も、通常コマンドデコード回路３ｂは、デコード動作を
行なうことができないため（能動化信号ＥＮＡが非活性
状態にあるため）、内部のアレイ活性化指示信号φＡＣ
Ｔ、読出動作指示信号φＲ、および書込動作指示信号φ
Ｗは、すべてＬレベルの非活性状態を維持する。したが
って、内部では何らメモリセル選択に関連する動作は実
行されない。

【０１２０】したがって、図１２に示すように、初期化
コマンドが誤ったシーケンスで与えられた場合において
も、通常コマンドデコード回路３ｂを不能動状態に維持
することができ、正確に内部状態が初期状態に設定され
た後に、内部アクセス（メモリセル選択動作）を行なう
ことができ、正確な回路動作を保証することができる。

【０１２１】以上のように、この発明の実施の形態２に
従えば、初期化のためのコマンドが、所定のシーケンス
ですべて与えられたときにのみ、通常コマンドデコード
回路を能動化しているため、内部状態が不安定な状態に
おいて内部回路動作が行なわれるのを防止することがで
き、安定に動作する同期型半導体記憶装置およびメモリ
システムを実現することができる。

【０１２２】なお、この初期化シーケンスに従って初期
化コマンドが与えられない場合、メモリセル選択動作を
行なうことができない。したがって、外部のプロセサが
データアクセスを行なっても、必要なデータの入出力を
行なうことができない。したがって、個々のプロセサま
たはメモリコントローラがこのアクセス不能を検知する
ことにより、再び初期化シーケンスを再実行するように
構成されればよい。また、これに代えて、能動化信号Ｅ
ＮＡを、外部のプロセサまたはメモリコントローラへ与
えるように構成し、確実に、初期化シーケンスが完了し
たことを外部のプロセサまたはメモリコントローラへ知
らせるように構成されてもよい。

【０１２３】［実施の形態３］図１３は、この発明の実
施の形態３に従うグローバルコマンドデコード回路の構
成を概略的に示す図である。図１３において、初期設定
制御回路３ｄは、初期コマンドデコード路３ａにおいて
所定のシーケンスで初期化コマンドが印加されないと
き、以降の初期化コマンドの受付を禁止する。すなわ
ち、すべての初期化コマンドデコーダをリセットする。

【０１２４】初期化コマンドデコード回路３ａは、初期
化コマンドＮＩ０（ＰＣ）に対して設けられるコマンド
デコーダ３ａａと、初期化コマンドＮＩ１（ＡＲ）に対
して設けられるコマンドデコーダ３ａｂと、初期化コマ
ンドＮＩ２（ＭＲＳ）に対して設けられるコマンドデコ
ーダ３ａｃを含む。

【０１２５】初期設定制御回路３ｄは、コマンドデコー
ダ３ａａからの初期化動作モード指示信号φｉｎ０をラ
ッチするラッチ３ｄａと、コマンドデコーダ３ａｂの出
力する初期化動作モード指示信号φｉｎ１をラッチする
ラッチ３ｄｂと、コマンドデコーダ３ａｃからの初期化
動作モード指示信号φｉｎ２をラッチするラッチ３ｄｃ
と、ラッチ３ｄｂからの能動化信号ＥＮ２とラッチ３ｄ
ｃからの能動化信号ＥＮ３とを受けて通常コマンドデコ
ード回路能動化のための能動化信号ＥＮＡを出力するＡ
ＮＤ回路３ｄｄと、能動化信号ＥＮ２受けるインバータ
３ｄｅと、初期化動作モード指示信号φｉｎ２とインバ
ータ３ｄｅの出力信号を受けて、ラッチ３ｄａをリセッ
トするＮＡＮＤ回路３ｄｆを含む。ラッチ３ｄａからの
能動化信号ＥＮ１はコマンドデコーダ３ａｂおよび３ａ
ｃに与えられる。コマンドデコーダ３ａｂおよび３ａｃ
は、能動化信号ＥＮ１の活性化時能動化されて、与えら
れたコマンド（内部コマンド信号）のデコードを行なっ
て対応の初期化動作モード指示信号を活性状態へ駆動す
る。

【０１２６】通常コマンドデコード回路３ｂは、先の実
施の形態１および２と同様の構成を備え、能動化信号Ｅ
ＮＡの活性化に応答して能動化され、それぞれ通常コマ
ンドＮＲ０、ＮＲ１およびＮＲ２が与えられると対応の
動作モード指示信号φｎｒ０、φｎｒ１およびφｎｒ２
を活性状態へ駆動するコマンドデコーダ３ｂａ、３ｂｂ
および３ｂｃを含む。次に、この図１３に示すグローバ
ルコマンドデコード回路３の動作を図１４に示すタイミ
ングチャート図を参照して説明する。

【０１２７】電源投入後、クロックサイクル♯０におい
て、アクティブコマンドＡＣＴが与えられて内部コマン
ド信号ＣＳ、ＲＡＳ、／ＣＡＳおよび／ＷＥがＨレベル
へ駆動される。しかしながら、初期化コマンドデコード
回路３ａからの能動化信号ＥＮ１、ＥＮ２およびＥＮ３
はすべて非活性状態のＬレベルであり、応じて、能動化
信号ＥＮＡも非活性状態にあり、通常コマンドデコード
回路３ｂが不能動状態にあるため、このアクティブコマ
ンドＡＣＴのデコードは行なわれない。

【０１２８】クロックサイクル♯１において、プリチャ
ージコマンドＰＣが与えられ、対応の内部コマンド信号
ＣＳ、ＲＡＳ、／ＣＡＳおよびＷＥがＨレベルの活性状
態へ駆動される。これにより、コマンドデコーダ３ａａ
が、与えられたプリチャージコマンドＰＣに従って対応
のプリチャージ動作指示信号φＰＣを活性状態へ駆動す
る。能動化信号ＥＮ２がＬレベルの非活性状態にあり、
また動作モード指示信号φｉｎ２（モードレジスタセッ
ト信号φＭＲＳ）もＬレベルにあるため、ラッチ３ｄａ
は、このプリチャージ動作指示信号φＰＣ取込み、能動
化信号ＥＮ１を活性状態へ駆動する。この能動化信号Ｅ
Ｎ１の活性化に従って、オートリフレッシュコマンドデ
コーダ３ａｂおよびモードレジスタセットコマンドデコ
ーダ３ａｃが能動化される。

【０１２９】クロックサイクル♯３において再びアクテ
ィブコマンドＡＣＴが与えられても、能動化信号ＥＮＡ
はＬレベルの非活性状態にあるため、通常コマンドデコ
ード回路３ｂはこのアクティブコマンドＡＣＴを受付け
ない。

【０１３０】クロックサイクル♯４においてオートリフ
レッシュコマンドＡＲが与えられ、コマンドデコーダ３
ａｂからのオートリフレッシュ動作指示信号φＡＲが活
性状態へ駆動されてオートリフレッシュ動作が実行され
る。また、ラッチ３ｄｂがこのオートリフレッシュ動作
指示信号φＡＲをラッチし、能動化信号ＥＮ２を活性状
態のＨレベルへ駆動する。クロックサイクル♯６におい
てモードレジスタセットコマンドＭＲＳが与えられ、内
部コマンド信号ＣＳ、ＲＡＳ、ＣＡＳおよびＷＥが活性
化され、応じて、コマンドデコーダ３ａｃからのモード
レジスタセット動作指示信号φＭＲＳが活性化され、モ
ードレジスタへの所定データの設定が行なわれる。ま
た、ラッチ３ｄｃが、このモードレジスタセット動作指
示信号φＭＲＳを取込み、能動化信号ＥＮ３をＨレベル
の活性状態へ駆動する。これにより、ＡＮＤ回路３ｄｄ
からの能動化信号ＥＮＡがＨレベルに立下がり、通常コ
マンドデコード回路３ｂが能動化される。

【０１３１】クロックサイクル♯８においてアクティブ
コマンドＡＣＴが与えられると、内部コマンド信号Ｃ
Ｓ、ＲＡＳ、／ＣＡＳおよび／ＷＥがＨレベルの活性状
態への駆動され、通常コマンドデコード回路３ｂのアク
ティブコマンドデコーダ（たとえば３ｂａ）へ与えられ
る。通常コマンドデコード回路３ｅは、既に能動化信号
ＥＮＡにより能動化されており、このアクティブコマン
ド（内部コマンド信号）をデコードして、アレイ活性化
指示信号φＡＣＴをＨレベルの活性状態へ駆動する。こ
れにより、メモリセルアレイの活性化が行なわれる。

【０１３２】次いでクロックサイクル♯９および♯１０
においてリードコマンドＲおよびライトコマンドＷがそ
れぞれ与えられ、発生された内部コマンド信号に従って
読出動作指示信号φＲおよび書込動作指示信号φＷがＨ
レベルの活性状態へ駆動される。したがって、初期化シ
ーケンスに従って初期化コマンドが与えられると、初期
化シーケンス完了後、この通常コマンドデコード回路３
ｄが能動化され、通常コマンドが受付可能となる。

【０１３３】また、初期化シーケンス完了前に、通常コ
マンドが与えられても、このような通常コマンドの受付
は禁止されるため、正確に内部状態を初期設定すること
ができる。

【０１３４】次に、初期化コマンドが誤ったシーケンス
で印加された場合の動作について、図１５に示すタイミ
ングチャートを参照して説明する。

【０１３５】電源投入後、クロックサイクル♯０におい
てまずプリチャージコマンドＰＣが与えられる。図１３
に示すコマンドデコーダ３ａａが、このプリチャージコ
マンドが与えられると、内部コマンド信号ＣＳ、ＲＡ
Ｓ、／ＣＡＳおよびＷＥに従ってプリチャージ動作指示
信号φＰＣを活性状態へ駆動し、内部でプリチャージ動
作を行なわせる。

【０１３６】一方、ラッチ３ｄａがこのプリチャージ動
作指示信号φＰＣを取込み、能動化信号ＥＮ１を活性状
態のＨレベルへ駆動する。これにより、コマンドデコー
ダ３ａｂおよび３ａｃが能動化される。

【０１３７】クロックサイクル♯１において、モードレ
ジスタセットコマンドＭＲＳが与えられ、内部コマンド
信号ＣＳ、ＲＡＳ、ＣＡＳおよびＷＥに従ってコマンド
デコーダ３ａｃがモードレジスタセット動作指示信号φ
ＭＲＳをＨレベルへ駆動する。この場合、モードレジス
タへの初期データのセットも行なわれる。しかしなが
ら、モードレジスタセット動作指示信号φＭＲＳ（φｉ
ｎ２）が、ＮＡＮＤ回路３ｄｆに与えられており、能動
化信号ＥＮ２がＬレベルの非活性状態にあるため、ＮＡ
ＮＤ回路３ｄｆはその両入力にＨレベルの信号を受け
て、ＮＡＮＤ回路３ｄｆの出力信号がＬレベルとなり、
ラッチ３ｄａがリセットされる（図４（Ａ）参照）。し
たがって、能動化信号ＥＮ１がＬレベルに駆動され、コ
マンドデコーダ３ａｂおよび３ａｃが、不能動化され
る。すなわち、このモードレジスタセット動作指示信号
φＭＲＳがＨレベルに立上がると、能動化信号ＥＮ１が
Ｌレベルの非活性状態に駆動されるため、コマンドデコ
ーダ３ａｃからのモードレジスタセット動作指示信号φ
ＭＲＳが不完全な信号となり、ラッチ３ｄｃが、Ｌレベ
ルの信号をラッチした状態を維持する。したがって、こ
の初期化コマンドデコード回路３ａは、再び、初期状態
時に復帰する。

【０１３８】クロックサイクル♯３において、オートリ
フレッシュコマンドＡＲが与えられても、コマンドデコ
ーダ３ａｂは、不能動状態にあるため、このオートリフ
レッシュコマンドＡＲの受付が拒否され、オートリフレ
ッシュ動作指示信号φＡＲは非活性状態を維持する。

【０１３９】クロックサイクル♯５において再びモード
レジスタセット信号ＭＲＳが与えられても、依然、能動
化信号ＥＮ１がＬレベルの非活性状態にあり、同様、そ
の受付が拒否され、モードレジスタセット動作指示信号
φＭＲＳは、Ｌレベルの非活性状態を維持する。

【０１４０】したがって、クロックサイクル♯８、♯９
および♯１０においてアクティブコマンドＡＣＴ、リー
ドコマンドＲおよびライトコマンドＷがそれぞれ与えら
れても、これらはすべて受付けられず、グローバルデコ
ード回路３は、初期状態を維持する。

【０１４１】したがって、初期化シーケンスにおいて誤
ったシーケンスで初期化コマンドが与えられた場合、正
常なシーケンスで再び初期化コマンドが印加されるま
で、通常コマンドの受付が行なわれない。これにより、
正確に、内部状態を初期設定することが可能となる。

【０１４２】なお、上述の実施の形態３において、モー
ドレジスタセットコマンドが誤ったシーケンスで与えら
れた時、コマンドデコーダ３ａｃが不能動化され、ラッ
チ３ｅｃにおける活性化信号のラッチが禁止されるよう
に説明している。しかしながら、この場合、この信号の
タイミングによって、活性状態へ駆動されたモードレジ
スタセット動作指示信号φＭＲＳがラッチ３ｄｃにより
ラッチされ、イネーブル能動化信号ＥＮ３が活性化され
る場合が考えられる。この場合、続いてプリチャージコ
マンドＰＣおよびオートリフレッシュコマンドＡＲを印
加すれば、能動化信号ＥＮＡが活性状態へ駆動され、初
期化シーケンスに含まれる初期化コマンドがすべて所定
の順序で実行されない場合においても、初期化動作が完
了することが考えられる。これを確実に防止するために
は、ラッチ３ｄｃが、能動化信号ＥＮ２がＨレベルの活
性状態とされたときに、ラッチ動作を行なうように構成
されてもよい。単に、コマンドデコーダ３ａｃからのモ
ードレジスタセット動作指示信号φＭＲＳと能動化信号
ＥＮ２を受けるＡＮＤ回路の出力信号をラッチ３ｂｃに
与えるように構成することにより容易に実現される。

【０１４３】以上のように、この発明の実施の形態３に
従えば、初期化シーケンスにおいて、誤ったシーケンス
で初期化コマンドが印加された場合には、初期化コマン
ドデコード回路を初期状態に設定するように構成してい
るため、誤った初期化シーケンスで内部状態に初期設定
されるのを防止することができ、正確に内部状態を初期
設定することができる。

【０１４４】［実施の形態４］図１６は、この発明の実
施の形態４に従うグローバルコマンドデコード回路の構
成を概略的に示す図である。この図１６に示すグローバ
ルコマンドデコード回路においては、オートリフレッシ
ュコマンドに対して設けられるコマンドデコーダ３ａｂ
に対して、オートリフレッシュ動作指示信号φＡＲ（φ
ｉｎ１）をカウントするカウンタ３ｄｇと、カウンタ３
ｄｇからのカウントアップ信号をラッチするラッチ３ｄ
ｈが設けられる。ラッチ３ｄｈから、能動化信号ＥＮ２
が出力される。他の構成は、図１３に示す構成と同じで
あり、対応する部分には同一参照番号を付す。

【０１４５】カウンタ３ｄｇは、たとえばこのオートリ
フレッシュ動作指示信号φＡＲを８回カウントするとカ
ウントアップ信号を活性化する。これは、通常標準ＤＲ
ＡＭおいて、外部ロウアドレスストローブ信号／ＲＡＳ
を８回トグルするダミーサイクルを実行するのに対応す
る。したがって、この図１６に示す構成においては、初
期化シーケンスにおいて、プリチャージコマンドＰＣが
与えられ、次いで連続してオートリフレッシュコマンド
ＡＲが８回与えられ、次いでモードレジスタセットコマ
ンドＭＲＳが与えられたときに初期化シーケンスが完了
する。カウンタ３ｄｇのカウントアップ内に、モードレ
ジスタセットコマンドＭＲＳが与えられると、プリチャ
ージコマンドＰＣに対して設けられたコマンドデコーダ
３ａａに対して設けられたラッチ３ｄａがリセットさ
れ、能動化信号ＥＮ１が不活性状態へ駆動される。した
がって、この状態においては再度初期化シーケンスを始
めから実行し直す必要がある。このときカウンタ３ｄｇ
のカウント値は、またＮＡＮＤ回路３ｄｆの出力信号に
従ってリセットされる（この経路は示さず）。これによ
り、正確に初期化シーケンスが実行されたときのみ通常
コマンドの受付を可能とすることができ、内部状態を正
確に初期状態に設定した後に通常動作を実行することが
できる。

【０１４６】なお、このオートリフレッシュ動作指示信
号φＡＲをカウントするカウンタ３ｄｇは、また実施の
形態１または２において用いられてもよい。

【０１４７】なお、この図１６に示すグローバルコマン
ドデコード回路の動作は、図１４および図１５に示すタ
イミングチャートにおいて、オートリフレッシュコマン
ドＡＲを、連続して８回与えられるオートリフレッシュ
コマンドと読換えることにより、理解することができ
る。

【０１４８】以上のように、この発明の実施の形態４に
従えば、初期化シーケンスにおいて所定のシーケンスで
初期化コマンドが与えられたときのみ、初期化シーケン
ス完了と判定しているため、正確に内部状態を初期設定
することができ、安定な回路動作を保証することができ
る。

【０１４９】［実施の形態５］図１７は、この発明の実
施の形態５に従うグローバルコマンドデコード回路３の
構成を概略的に示す図である。図１７に示すグローバル
コマンドデコード回路３においては、通常コマンドデコ
ード回路３ｂにおいては、アレイ活性化指示信号φＡＣ
Ｔを出力するアクティブコマンドに対して設けられたコ
マンドデコーダ３ｂａに対し、セット／リセットフリッ
プフロップ３ｂｄが設けられる。このセット／リセット
フリップフロップ３ｂｄは、アレイ活性化指示信号φＡ
ＣＴの活性化に応答してセットされ、かつプリチャージ
動作指示信号φＰＣの活性化に応答してリセットされ
る。セット／リセットフリップフロップ３ｂｄの出力Ｑ
からの信号が、リードコマンドＲおよびライトコマンド
Ｗそれぞれに対して設けられたコマンドデコーダ３ｂｂ
および３ｂｃの能動化信号として利用される。したがっ
て、この図１７に示す構成においては、初期化シーケン
スの完了後、まず、アクティブコマンドＡＣＴに対して
設けられたコマンドデコーダ３ｂａが能動化される。ア
クティブコマンドＡＣＴが与えられ、アレイ活性化指示
信号φＡＣＴが活性状態へ駆動されると、セット／リセ
ットフリップフロップ３ｂｄがセットされ、コマンドデ
コーダ３ｂｂおよび３ｂｃが能動化される。したがっ
て、アレイ活性化が行なわれ、ワード線が接続状態に駆
動された後に、データの書込／読出を行なうためのコマ
ンドが受付可能とされる。これにより、アレイ非選択時
においてリードコマンドまたはライトコマンドが与えら
れて不必要な動作が行なわれるのを防止することができ
る。

【０１５０】なお、コマンドデコーダ３ｂｂおよび３ｂ
ｃの構成は、単に図２３（Ｂ）および（Ｃ）において、
さらにフリップフロップ３ｂｄの出力信号が各デコーダ
の入力信号として用いる構成と等価である。

【０１５１】なおこのセット／リセットフリップフロッ
プ３ｂｄは、内部回路動作を制御する制御回路４に含ま
れていてもよい。この場合、セット／リセットフリップ
フロップ３ｂｄの出力信号は、メモリアレイを選択状態
に置く期間を設定し、このセット／リセットフリップフ
ロップ３ｂｄの出力信号に従って行選択動作が順次実行
される（標準ＤＲＡＭにおける内部ロウアドレスストロ
ーブ信号に相当する）。

【０１５２】以上のように、この発明の実施の形態５に
従えば、通常コマンドデコード回路において、初期化シ
ーケンス完了後、アクティブコマンドに対して設けられ
たコマンドデコーダのみを能動化し、ライトコマンドお
よびリードコマンドに対して設けられたコマンドデコー
ダは、アレイ活性化が行なわれたときにのみ能動化する
ように構成しているため、不必要な回路動作が防止さ
れ、またアレイ非活性化時、リード／ライトコマンドに
より列系回路が動作し、誤動作が生じるのを防止するこ
とができる。

【０１５３】［その他の適用例］上述の説明において
は、同期型半導体記憶装置として、シンクロナス・ダイ
ナミック・ランダム・アクセス・メモリが示されてい
る。しかしながら、クロック信号に同期して動作し、か
つ初期化シーケンスが予め定められている半導体記憶装
置であれば本発明は適用可能である。

【０１５４】また、初期化シーケンスに用いられるコマ
ンドとしては、プリチャージコマンドＰＣ、オートリフ
レッシュコマンドＡＲおよびモードレジスタセットコマ
ンドＭＲＳに限定されず、他のコマンドが初期化コマン
ドとして用いられてもよい。

【０１５５】なお、上述の実施の形態１から５におい
て、初期化シーケンスに用いられる初期化コマンド、す
なわちプリチャージコマンドＰＣ、オートリフレッシュ
コマンドＡＲおよびモードレジスタセットコマンドＭＲ
Ｓは、それぞれ、初期化シーケンスが完了し、この同期
型半導体記憶装置が通常動作可能状態にされた後には、
通常のコマンドとして利用され、それぞれ対応の動作を
指定する。たとえばプリチャージコマンドＰＣは、アク
ティブコマンドＡＣＴが与えられて、活性状態にされた
メモリアレイを非活性状態へ駆動するために用いられ
る。

【０１５６】

【発明の効果】以上のように、この発明に従えば、電源
投入後の初期化シーケンスにおいて、初期化シーケンス
に用いられる初期化コマンドがすべて与えられた後に通
常動作モードに用いられるコマンドの受付可能としてい
るため、正確に内部状態を初期設定した後に内部回路動
作を行なわせることができ、誤動作を生じることのない
同期型半導体記憶装置を得ることができる。

【０１５７】すなわち、請求項１に係る発明に従えば、
電源投入後の初期化シーケンスにおいて必要とされる初
期化コマンドがすべて印加された後に、通常コマンドデ
コード回路を能動化するように構成しているため、内部
状態を正確に初期状態に設定した後に通常動作を行なう
ことができ、誤動作の生じることのない同期型半導体記
憶装置およびこれを用いるシステムを構築することがで
きる。

【０１５８】請求項２に係る発明に従えば、電源投入
後、予め定められたシーケンスに従って初期化用のコマ
ンドが印加されたときに通常コマンドデコード回路を能
動化するように構成したため、より正確に、内部状態を
初期状態に設定することができる。

【０１５９】請求項３に係る発明に従えば、初期化コマ
ンドそれぞれに対応して設けられる複数のラッチと、こ
れらのラッチの出力信号に従って通常コマンドデコード
回路を能動化するゲートとを設けているため、容易かつ
正確に内部状態を初期設定することができる。

【０１６０】請求項４に係る発明に従えば、複数の初期
化コマンドそれぞれに対応して設けられるコマンドデコ
ーダの出力をラッチするラッチを設け、このラッチの出
力信号に従って順次所定のシーケンスでコマンドデコー
ダを能動化するように構成しているため、初期化シーケ
ンスにおいて初期化コマンドが誤ったシーケンスで印加
されるのを防止することができ、正確に、内部状態を初
期設定することができる。

【０１６１】請求項５に係る発明に従えば、特定の初期
化コマンドに対してカウンタを設け、このカウンタの出
力のカウントアップ信号をラッチし、初期化コマンドに
対して設けられたコマンドデコーダそれぞれのラッチの
出力信号に従って通常コマンドデコード回路を能動化す
るように構成しているため、たとえばダミーサイクルの
ような同じ初期化動作が繰返し実行される場合において
も、正確に、初期化シーケンスに従って初期化動作を行
なうことができる。

【０１６２】請求項６に係る発明に従えば、ラッチの出
力信号により、所定のシーケンスに従ってコマンドデコ
ーダを能動化するように構成し、次段以降のラッチ出力
に従って通常デコード回路を能動化するように構成して
いるため、正確に、内部状態を初期化することができ
る。

【０１６３】請求項７に係る発明に従えば、通常コマン
ドデコーダにおいても、アクティブコマンドに対して設
けられたアクティブコマンドデコーダの出力信号の活性
化時に、残りのリードコマンドおよびライトコマンドの
デコードを能動化するように構成しているため、初期化
シーケンス完了後、メモリアレイ非活性状態においてリ
ードコマンドまたはライトコマンドが印加されて、初期
状態が変更され、内部状態が誤った状態にあるのを防止
することができる。

【０１６４】請求項８に係る発明に従えば、初期化コマ
ンドそれぞれに対して設けられる複数のラッチを設け、
複数の初期化コマンドが所定シーケンスと異なるシーケ
ンスに印加されるとこれらの複数のラッチを初期化する
ように構成しているため、初期化シーケンスにおいて、
誤ったシーケンスで初期化が行なわれるのを防止するこ
とができ、正確に、初期化動作を行なうことができる。

【０１６５】請求項９に係る発明に従えば、所定のシー
ケンスと異なるシーケンスで印加されるイリーガルコマ
ンドおよびこのイリーガルコマンドより所定のシーケン
スにおいて前段のコマンドに対するラッチを初期化する
ように構成しているため、確実に、所定のシーケンスで
初期化コマンドが印加されたときにのみ初期化動作を完
了することができる。

【０１６６】請求項１０に係る発明に従えば、初期化コ
マンドに対応する複数のラッチのうち所定のシーケンス
における初段のコマンドに対応するラッチの出力信号に
従って残りの初期化コマンドデコーダを能動化するよう
に構成しかつイリーガルコマンド印加時初段コマンドの
ラッチをリセットするように構成しているため、確実
に、所定のシーケンスで初期化動作を行なうことができ
る。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う同期型半導体
記憶装置の全体の構成を概略的に示す図である。

【図２】 図１に示す同期型半導体記憶装置の動作をし
めすタイミングチャート図である。

【図３】 図１に示すグローバルコマンドデコード回路
の構成を概略的に示す図である。

【図４】 （Ａ）は、図３に示すラッチの構成の一例を
示し、（Ｂ）は、（Ａ）に示すラッチの動作を示す信号
波形図である。

【図５】 図３に示す通常コマンドデコード回路のコマ
ンドデコーダの構成を示す図である。

【図６】 （Ａ）は、アクティブコマンドデコーダの構
成を示し、（Ｂ）は、リードコマンドデコーダの構成を
示し、（Ｃ）は、ライトコマンドデコーダの構成を示す
図である。

【図７】 図３に示すグローバルコマンドデコード回路
の動作を示すタイミングチャート図である。

【図８】 この発明の実施の形態２に従う同期型半導体
記憶装置の全体の構成を概略的に示す図である。

【図９】 図８に示すグローバルコマンドデコード回路
の構成を概略的に示す図である。

【図１０】 （Ａ）は、図９に示すオートリフレッシュ
コマンドデコーダの構成を示し、（Ｂ）は、図９に示す
モードレジスタセットコマンドデコーダの構成を概略的
に示す図である。

【図１１】 図９に示すグローバルコマンドデコード回
路の動作を示すタイミングチャート図である。

【図１２】 図９に示すグローバルコマンドデコード回
路の動作を示すタイミングチャート図である。

【図１３】 この発明の実施の形態３に従うグローバル
コマンドデコード回路の構成を概略的に示す図である。

【図１４】 図１３に示すグローバルコマンドデコード
回路の動作を示すタイミングチャート図である。

【図１５】 図１３に示すグローバルコマンドデコード
回路の動作を示すタイミングチャート図である。

【図１６】 この発明の実施の形態４に従うグローバル
コマンドデコード回路の構成を概略的に示す図である。

【図１７】 この発明の実施の形態５に従うグローバル
コマンドデコード回路の構成を概略的に示す図である。

【図１８】 従来の同期型半導体記憶装置の全体の構成
を概略的に示す図である。

【図１９】 （Ａ）は、チップセレクト入力バッファの
構成を概略的に示す図であり、（Ｂ）は、（Ａ）に示す
回路の動作を示す信号波形図である。

【図２０】 （Ａ）は、コマンド入力バッファの構成の
一例を示し、（Ｂ）は、（Ａ）に示す入力バッファの動
作を示すタイミングチャート図である。

【図２１】 従来の同期型半導体記憶装置の動作を示す
タイミングチャート図である。

【図２２】 各コマンドの真理値を一覧にして示す図で
ある。

【図２３】 （Ａ）−（Ｆ）は、従来のコマンドデコー
ダの構成を示す図である。

【図２４】 従来の同期型半導体記憶装置の電源投入後
の初期化シーケンスを示すタイミングチャート図であ
る。

【符号の説明】

１ 内部クロック発生回路、２ コマンド入力バッフ
ァ、３ グローバルコマンドデコード回路、３ａ 初期
化コマンドデコード回路、３ｂ 通常コマンドデコード
回路、３ｃ 初期設定制御回路、４ 制御回路、５ メ
モリ回路、３ａａ，３ａｂ，３ａｃ，３ｂａ，３ｂｂ，
３ｂｃ コマンドデコーダ、３ｃａ，３ｃｂ，３ｃｃ
ラッチ、３ｃｄ ＡＮＤ回路、３ｄ 初期設定制御回
路、３ｄａ，３ｄｂ，３ｃｄ ラッチ、３ｄｄ ＡＮＤ
回路、３ｄｅ インバータ、３ｄｆＮＡＮＤ回路、３ｄ
ｇ カウンタ、３ｄｈ ラッチ、３ｂｄ セット／リセ
ットフリップフロップ。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 所定のサイクルを有するクロック信号に
   同期して動作する同期型半導体記憶装置であって、 外部からの動作モードを指定するコマンドを前記クロッ
   ク信号に同期して入力するコマンド入力手段、 能動化時、前記コマンド入力手段からのコマンドをデコ
   ードし、該デコード結果に従って、指定された動作モー
   ドを活性化する動作モード指示信号を発生するコマンド
   デコード回路と、 前記コマンド入力手段に結合され、電源投入後、内部初
   期化のために所定の複数のコマンドが入力されると前記
   コマンドデコード回路を能動化する制御手段を備える、
   同期型半導体記憶装置。
2. 【請求項２】 前記制御手段は、前記所定の複数のコマ
   ンドが予め定められたシーケンスで入力されたとき前記
   コマンドデコード回路を能動化する手段を含む、請求項
   １記載の同期型半導体記憶装置。
3. 【請求項３】 前記制御手段は、 前記所定の複数のコマンド各々に対応して設けられ、前
   記コマンド入力手段からのコマンドをデコードし、該与
   えられたコマンドが対応のコマンドのとき該出力信号を
   活性化する複数のコマンドデコーダと、 前記複数のコマンドデコーダ各々に対応して設けられ、
   対応のコマンドデコーダからの出力信号をラッチする複
   数のラッチと、 前記複数のラッチの出力信号を並列に受け、前記複数の
   ラッチの出力信号がすべて活性化されると前記コマンド
   デコード回路を能動化する信号を出力するゲート回路と
   を含む、請求項１記載の同期型半導体記憶装置。
4. 【請求項４】 前記制御手段は、 前記所定の複数のコマンド各々に対応して設けられ、前
   記コマンド入力手段からのコマンドをデコードし、与え
   られたコマンドが対応のコマンドのときその出力信号を
   活性化する複数のコマンドデコーダと、 前記複数のコマンドデコーダ各々に対応して設けられ、
   各々が対応のコマンドデコーダの出力信号をラッチする
   複数のラッチとを備え、前記複数のラッチの出力信号は
   前記所定のシーケンスにおける次段のコマンドデコーダ
   へ与えられて、活性化時該次段のコマンドデコーダを能
   動化し、かつ前記複数の所定のシーケンスのコマンドデ
   コーダのうちの所定のシーケンスにおける最終段のコマ
   ンドデコーダに対応して設けられたラッチから前記コマ
   ンドデコード回路を能動化する信号が出力される。請求
   項１または２記載の同期型半導体記憶装置。
5. 【請求項５】 前記制御手段は、 前記所定の複数のコマンド各々に対応して設けられ、前
   記コマンド入力手段からのコマンドをデコードし、該与
   えられたコマンドが対応のコマンドのときその出力信号
   を活性化する複数のコマンドデコーダと、 前記複数のコマンドのうちの特定のコマンドを受けるコ
   マンドデコーダに対応して設けられ、前記特定のコマン
   ドの印加回数をカウントし、該カウント値が所定値に到
   達すると、カウントアップ信号を生成する手段と、 前記複数のコマンドデコーダ各々に対応して設けられ、
   前記特定のコマンドに対応して設けられるコマンドデコ
   ーダを除いて、対応のコマンドデコーダの出力信号をラ
   ッチしかつ前記カウンタのカウントアップ信号をラッチ
   する複数のラッチと、 前記複数のラッチの出力信号に従って前記コマンドデコ
   ード回路を能動化するゲート手段とを含む、請求項１記
   載の同期型半導体記憶装置。
6. 【請求項６】 前記制御手段は、前記所定の複数のコマ
   ンド各々に対応して設けられ、能動化時前記コマンド入
   力手段から与えられたコマンドをデコードし、与えられ
   たコマンドが対応のコマンドのときその出力信号を活性
   化する複数のコマンドデコーダと、 前記複数のコマンドのうちの特定のコマンドを受けるコ
   マンドデコーダに対応して設けられ、前記特定のコマン
   ドの印加回数をカウントし、該カウント値が所定値に到
   達するとカウントアップ信号を生成する手段と、 前記複数のコマンドデコーダ各々に対応して設けられ、
   前記特定のコマンドに対応して設けられたコマンドデコ
   ーダに対しては前記カウンタのカウントアップ信号をラ
   ッチしかつ残りのコマンドデコーダに対しては対応のコ
   マンドデコーダの出力信号をラッチする複数のラッチと
   を備え、前記複数のラッチの出力信号のうちの前記所定
   のシーケンスの初段のラッチの出力信号が前記所定のシ
   ーケンスに従って次段以降のコマンドデコーダを能動化
   するように与えられ、 前記所定のシーケンスにおける次段以降のコマンドデコ
   ーダに対応して設けられるラッチの出力信号に応答して
   前記コマンドデコード回路を能動化するゲート回路を備
   える、請求項２記載の同期型半導体記憶装置。
7. 【請求項７】 行列状に配列される複数のメモリセルの
   アレイをさらに含み、 前記コマンドデコード回路は、前記メモリセルアレイに
   おける行の選択を指定するアクティブコマンドに対して
   設けられ、前記アクティブコマンドが前記コマンド入力
   手段から与えられるとアレイ活性化信号を生成するアク
   ティブコマンドデコーダと、 前記アクティブコマンドデコーダからのアレイ活性化信
   号の活性化時能動化され、前記コマンド入力手段からの
   アクセスコマンドが与えられると、前記メモリセルアレ
   イへのアクセス動作を活性化するアクセス活性化信号を
   生成するアクセスコマンドデコーダとを含む、請求項１
   記載の同期型半導体記憶装置。
8. 【請求項８】 前記制御手段は、前記所定の複数のコマ
   ンドそれぞれに対応して設けられる、対応のコマンドの
   印加時セット状態とされる複数のラッチと、前記所定の
   複数のコマンドが前記所定のシーケンスと異なるシーケ
   ンスで印加されると前記複数のラッチを初期化する手段
   と、 前記複数のラッチのラッチ信号に従って前記通常デコー
   ド回路を能動化する手段とを含む、請求項１記載の同期
   型半導体記憶装置。
9. 【請求項９】 前記初期化手段は、 前記所定のシーケンスと異なるシーケンスで印加される
   イリーガルコマンドおよび該イリーガルコマンドより前
   記所定のシーケンスにおいて前段のコマンドに対応する
   ラッチを前記イリーガルコマンドの印加時初期化する手
   段を含む、請求項８記載の同期型半導体記憶装置。
10. 【請求項１０】 前記複数のラッチの前記所定のシーケ
    ンスにおける初段のコマンドに対応して設けられるラッ
    チの出力信号が残りのコマンドデコーダを能動化する、
    請求項８記載の同期型半導体記憶装置。