JPH07182897A - 半導体メモリ装置の多重ビットテスト回路 - Google Patents

半導体メモリ装置の多重ビットテスト回路

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JPH07182897A
JPH07182897A JP6283194A JP28319494A JPH07182897A JP H07182897 A JPH07182897 A JP H07182897A JP 6283194 A JP6283194 A JP 6283194A JP 28319494 A JP28319494 A JP 28319494A JP H07182897 A JPH07182897 A JP H07182897A
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  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】 【目的】 同時テスト可能なビット数を状況に応じて変
更させられるような多重ビットテスト回路を提供する。 【構成】 マルチプレクサ及び比較器に接続されテスト
データを伝送するデータバスＤｉとデータ入出力線Ｉ／
Ｏ１、Ｉ／Ｏ２との各間に、バッファ及びパストランジ
スタを備えた書込経路３０１、３０３及び読出経路３０
２、３０４をそれぞれ設けると共に、Ｉ／Ｏ１、Ｉ／Ｏ
２のデータを比較するＥＸＮＯＲゲート３１５及びパス
トランジスタ３１７を設ける。信号φ２Ｎが論理１の場
合には列アドレス信号ＤＡＫ、バーＤＡＫが無効とされ
論理１を維持する。そして書込信号ＷＲＩＴＥの入力で
Ｉ／Ｏ１、Ｉ／Ｏ２の両方へテストデータが送られて書
込まれる。次いで読出信号ＲＥＡＤが入力されるとＥＸ
ＮＯＲゲート３１５で、読出されてＩ／Ｏ１及びＩ／Ｏ
２に送られたデータが比較され、その結果がパストラン
ジスタ３１７を通じてデータバスＤｉへ出力される。し
たがって、同時にテスト可能なビット数を２倍に増やせ
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関す
るもので、特に、一度に多数のメモリセルのデータアク
セスをテストする多重ビットテスト回路に関するもので
ある。
【０００２】
【従来の技術】一般に、データの書込・読出が自在なメ
モリ装置、例えばＤＲＡＭ等は、メモリセルのデータア
クセスをテストするための回路を内蔵している。そして
このテスト回路について、メモリ装置の高集積化に伴う
アクセステスト時間の増加に対処するため、一度に多数
のメモリセルをテストできるようにした多重ビットテス
ト回路の開発が進められている。このような多重ビット
テスト回路に関する従来技術の例として、１９８７年に
発行された「ＩＳＳＣＣ、Ｖｏｌ．２２」の第６４７頁
に開示されているものがある。
【０００３】図３は、そのような現在の一般的な多重ビ
ットテスト回路のデータ入／出力部の概略的ブロック図
である。同図には、ｎ個のデータバスＤ１〜Ｄｎを共通
に接続したマルチプレクサ１２と比較器（Comparator）
１４、そして、マルチプレクサ１２及び比較器１４を制
御するためのテスト制御部１０が示されている。
【０００４】テスト制御部１０は、テストエネーブル信
号φＦＴＥによりエネーブルされ、書込動作を指定する
書込信号ＷＲＩＴＥが論理“ハイ”で印加されるときに
マルチプレクサ１２を活性化させ、読出動作を指定する
読出信号ＲＥＡＤが論理“ハイ”で印加されるときに比
較器１４を活性化させる。マルチプレクサ１２と比較器
１４はデータ入／出力ポートに共通接続されており、そ
して、マルチプレクサ１２は入力されるデータを各デー
タバスＤ１〜Ｄｎへ伝送し、比較器１４はデータバスＤ
１〜Ｄｎを通じて送られてくるデータの論理レベルを比
較してその状態がすべて同じかどうかを判別し、その結
果をエラーフラグ（error flag）にして出力する。
【０００５】データバスＤ１〜Ｄｎには、メモリセルア
レイのデータ入出力線に接続された読出／書込回路が１
対１で提供されている。図４に、その読出／書込回路の
従来例を示す。
【０００６】データバスＤｉ（ｉ＝１〜ｎ）は２対のデ
ータ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２に共通に接続される。
そのとき、各データ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２とデー
タバスＤｉは、相互に並列接続される読出経路及び書込
経路を介して接続される。読出経路は、データ入出力線
Ｉ／Ｏ１、Ｉ／Ｏ２側からデータバスＤｉ側にデータを
伝達する一方向バッファ１６と、読出信号ＲＥＡＤ及び
デコーディングされた列アドレス信号ＤＡＫ（バーＤＡ
Ｋ）を論理積した信号により制御されるパストランジス
タ１８と、からなる。一方、書込経路は、データバスＤ
ｉ側からデータ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２側にデータ
を伝達する一方向バッファ２０と、書込信号ＷＲＩＴＥ
及びデコーディングされた列アドレス信号ＤＡＫ（バー
ＤＡＫ）を論理積した信号によって制御されるパストラ
ンジスタ２２と、からなる。
【０００７】データ入出力線Ｉ／Ｏ１の読出経路に位置
するパストランジスタ１８のゲート端子は、ＡＮＤゲー
ト２４を通じて論理積される読出信号ＲＥＡＤ及び列ア
ドレス信号バーＤＡＫ（反転）によって制御され、そし
て、データ入出力線Ｉ／Ｏ２の読出経路に位置するパス
トランジスタ１８のゲート端子は、ＡＮＤゲート２６を
通じて論理積される読出信号ＲＥＡＤ及び列アドレス信
号ＤＡＫによって制御される。したがって、読出信号Ｒ
ＥＡＤが論理“ハイ”で印加されるとき、列アドレス信
号ＤＡＫ、バーＤＡＫの論理レベルによりデータ入出力
線Ｉ／Ｏ１あるいはデータ入出力線Ｉ／Ｏ２のいずれか
がデータバスＤｉに接続される。
【０００８】また、データ入出力線Ｉ／Ｏ１の書込経路
に位置するパストランジスタ２２のゲート端子は、ＡＮ
Ｄゲート２８を通じて論理積される書込信号ＷＲＩＴＥ
及び列アドレス信号バーＤＡＫによって制御され、デー
タ入出力線Ｉ／Ｏ２の書込経路に位置するパストランジ
スタ２２のゲート端子は、ＡＮＤゲート３０を通じて論
理積される書込信号ＷＲＩＴＥ及び列アドレス信号ＤＡ
Ｋによって制御される。したがって、書込信号ＷＲＩＴ
Ｅが論理“ハイ”のとき、列アドレス信号ＤＡＫ、バー
ＤＡＫの論理レベルによりデータ入出力線Ｉ／Ｏ１ある
いはデータ入出力線Ｉ／Ｏ２のいずれかがデータバスＤ
ｉに接続される。
【０００９】書込信号ＷＲＩＴＥと読出信号ＲＥＡＤ
は、一方が活性化されているときは他方が非活性化され
る。
【００１０】以上のような回路による多重ビットテスト
の動作について次に説明する。
【００１１】まず、テストモードを指定するテストエネ
ーブル信号φＦＴＥが論理“ハイ”で印加され、書込信
号ＷＲＩＴＥが論理“ハイ“、読出信号ＲＥＡＤが論理
“ロウ”でそれぞれ印加される。それにより、マルチプ
レクサ１２が活性化され、比較器１４が非活性化され
る。このとき、例えば論理“ハイ”のデータがマルチプ
レクサ１２に入力されると、マルチプレクサ１２はデー
タバスＤ１〜Ｄｎのすべてに論理“ハイ”を出力する。
すると、読出信号ＲＥＡＤが論理“ロウ”なので、デー
タ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２の各読出経路に位置する
パストランジスタ１８はすべてＯＦＦとなり、一方、書
込信号ＷＲＩＴＥが論理“ハイ”なので、データ入出力
線Ｉ／Ｏ１、Ｉ／Ｏ２の各書込経路のパストランジスタ
２２のうちのいずれかが列アドレス信号ＤＡＫ、バーＤ
ＡＫの論理レベルに従ってＯＮとなる。
【００１２】例えば、このとき列アドレス信号ＤＡＫが
論理“ロウ”ならば、データ入出力線Ｉ／Ｏ１とデータ
バスＤｉが接続される。したがって、データバスＤｉ上
の論理“ハイ”のデータは一方向バッファ２０及びパス
トランジスタ２２を通じてデータ入出力線Ｉ／Ｏ１に伝
達され、そしてデータ入出力線Ｉ／Ｏ１に接続されたビ
ット線ＢＬ１に論理“ハイ”のデータが送られ書込まれ
る。また、列アドレス信号ＤＡＫが論理“ハイ”になっ
た場合には、先の場合と同様にしてデータ入出力線Ｉ／
Ｏ２に接続されたビット線ＢＬ２にデータが送られ、ワ
ード線によって指定されたメモリセルにデータが書込ま
れる。そして、このような書込動作が各データバスＤ１
〜Ｄｎにそれぞれ接続された読出／書込回路で共通して
実行されるので、一度にｎ本のビット線に論理“ハイ”
のデータが送られてｎ個のメモリセルで書込が行われ
る。
【００１３】次いで、所定の時間が経過した後に読出動
作が開始される。読出動作時には、書込信号ＷＲＩＴＥ
は論理“ロウ”、読出信号ＲＥＡＤは論理“ハイ”にな
る。したがってマルチプレクサ１２が非活性化され、比
較器１４が活性化される。
【００１４】この場合、データ入出力線Ｉ／Ｏ１、Ｉ／
Ｏ２の書込経路に位置するパストランジスタ２２はＯＦ
Ｆとなり、読出経路に位置するパストランジスタ１８の
うちいずれかが列アドレス信号ＤＡＫ、バーＤＡＫの論
理レベルに従ってＯＮとなる。それにより、データ入出
力線Ｉ／Ｏ１、Ｉ／Ｏ２のどちらかがデータバスＤｉと
接続される。尚、データバスＤｉは予め所定の電位に放
電されるか、あるいはプリチャージされている。そし
て、ビット線ＢＬ１（ＢＬ２）を通して読出されたメモ
リセルデータがデータ入出力線Ｉ／Ｏ１（Ｉ／Ｏ２）に
送られ、読出経路を通じてデータバスＤｉに伝達され
る。データバスＤｉに伝達されたデータは比較器１４で
その論理レベルが比較され、比較器１４からエラーフラ
グが出力される。つまり、データバスＤ１〜Ｄｎのすべ
てについて読出動作が実行されるので、比較器１４には
一度にｎ個のメモリセルから読出されたｎ個のデータが
入力されて比較される。
【００１５】多重ビットテスト回路では、このように、
一度にｎ個のメモリセルにデータを書込んで一度に読出
してテストを行うことができるようになっている。
【００１６】ＪＥＤＥＣ標準によると、例えば６４Ｍの
ＤＲＡＭで一度にテスト可能なデータ数は３２ビットと
規定されてはいる。しかし、使用者側からの要請や、あ
るいはメモリ装置製造後のアクセステスト時間の短縮の
要求等に応じて、一度により多いビット数のテストが要
求される場合もある。このような要求に応じようとして
も、例えば３２ビットの同時テストが可能なように設計
されたメモリ装置で、６４ビットの同時テストを実行す
ることは現在では不可能である。
【００１７】
【発明が解決しようとする課題】したがって本発明の目
的は、同時テスト可能なビット数を可変とした多重ビッ
トテスト回路を提供することにある。
【００１８】
【課題を解決するための手段】このような目的を達成す
るために本発明は、複数のデータバスにテストデータを
出力するマルチプレクサと、複数のデータバスから入力
されるテストデータの論理レベルを判別する比較器と、
テストエネーブル信号、読出信号、及び書込信号を組合
わせてマルチプレクサと比較器を相補的に制御するテス
ト制御部と、を備えた多重ビットテスト回路について、
１つのデータバスに対し少なくとも２対のデータ入出力
線をそれぞれ書込経路及び読出経路を介して接続すると
共に、１つのデータバスに対する少なくとも２対のデー
タ入出力線のデータを比較するデータ入出力線比較器を
設け、そして、第１のテストモードでは列アドレス信号
を有効として、書込信号及び列アドレス信号の組合せか
ら前記書込経路を選択的に導通させてテストデータを書
込み、そして読出信号及び列アドレス信号の組合せから
前記読出経路を選択的に導通させて読出したテストデー
タをデータバスへ出力してテストを行い、第２のテスト
モードでは列アドレス信号を無効として、書込信号に応
じて前記書込経路をすべて導通させてテストデータを書
込み、そして読出信号に応じて、読出したテストデータ
をデータ入出力線比較器で比較した結果をデータバスへ
出力してテストを行うようにすることを特徴とする。
【００１９】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。
【００２０】図１に、本発明による多重ビットテスト回
路における書込／読出回路の実施例を示す。同図には、
セルアレイ（CELL ARREY）の２対のビット線ＢＬ１、Ｂ
Ｌ２と接続された２対のデータ入出力線Ｉ／Ｏ１、Ｉ／
Ｏ２について代表的に示している。
【００２１】データ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２はデー
タバスＤｉに共通に接続される。すなわち、データ入出
力線Ｉ／Ｏ１は、相互に並列させて設けた書込経路３０
１及び読出経路３０２を介してデータバスＤｉに接続さ
れ、また、データ入出力線Ｉ／Ｏ２は、相互に並列させ
て設けた書込経路３０３及び読出経路３０４を介してデ
ータバスＤｉに接続される。
【００２２】データ入出力線Ｉ／Ｏ１の書込経路３０１
は、データバスＤｉ側からデータ入出力線Ｉ／Ｏ１側に
データを伝達する一方向バッファ３０５と、書込信号Ｗ
ＲＩＴＥ及びデコーディングされた列アドレス信号バー
ＤＡＫ（反転）を論理積した信号によりゲートが制御さ
れるパストランジスタ３０６と、からなる。また、デー
タ入出力線Ｉ／Ｏ２の書込経路３０３は、データバスＤ
ｉ側からデータ入出力線Ｉ／Ｏ２側にデータを伝達する
一方向バッファ３０７と、書込信号ＷＲＩＴＥ及びデコ
ーディングされた列アドレス信号ＤＡＫを論理積した信
号によりゲートが制御されるパストランジスタ３０８
と、からなる。したがって、書込信号ＷＲＩＴＥが論理
“ハイ”で印加されると、列アドレス信号ＤＡＫ、バー
ＤＡＫの論理レベルに従ってパストランジスタ３０６、
３０８が相補的にＯＮ／ＯＦＦし、データ入出力線Ｉ／
Ｏ１、Ｉ／Ｏ２のいずれか一方にデータバスＤｉからデ
ータが送られる。
【００２３】データ入出力線Ｉ／Ｏ１の読出経路３０２
は、データ入出力線Ｉ／Ｏ１のデータをデータバスＤｉ
に伝達する一方向バッファ３０９と、３入力ＡＮＤゲー
ト３１０の出力によりゲートが制御されるパストランジ
スタ３１１と、からなる。また、データ入出力線Ｉ／Ｏ
２の読出経路３０４は、データ入出力線Ｉ／Ｏ２のデー
タをデータバスＤｉに伝達する一方向バッファ３１２
と、３入力ＡＮＤゲート３１３の出力によりゲートが制
御されるパストランジスタ３１４と、からなる。読出経
路３０２に関する３入力ＡＮＤゲート３１０は、読出信
号ＲＥＡＤ、列アドレス信号バーＤＡＫ、拡張テストモ
ード指定信号バーφ２Ｎ（反転）の３入力をもつ。そし
て、読出経路３０４に関する３入力ＡＮＤゲート３１３
は、読出信号ＲＥＡＤ、列アドレス信号ＤＡＫ、拡張テ
ストモード指定信号バーφ２Ｎの３入力をもつ。したが
って、読出信号ＲＥＡＤが論理“ハイ”、拡張テストモ
ード指定信号φ２Ｎが論理“ロウ”で印加されると、列
アドレス信号ＤＡＫ、バーＤＡＫの論理レベルに従って
パストランジスタ３１１、３１４が相補的にＯＮし、デ
ータ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２のいずれかからデータ
バスＤｉにデータが送られる。
【００２４】加えて、この書込／読出回路には、データ
入出力線Ｉ／Ｏ１、Ｉ／Ｏ２の各データを入力とするＥ
ＸＮＯＲゲート３１５（exclusive NOR）と、ゲート端
子が読出信号ＲＥＡＤ及び拡張テストモード指定信号φ
２Ｎを論理積した信号によって制御され、ＥＸＮＯＲゲ
ート３１５の出力をデータバスＤｉに伝送するパストラ
ンジスタ３１７と、が備えられている。ＥＸＮＯＲゲー
ト３１５はデータ入出力線Ｉ／Ｏ１、Ｉ／Ｏ２の各デー
タの論理レベルを比較するデータ入出力線比較器として
働き、そして、拡張テストモード指定信号φ２Ｎと読出
信号ＲＥＡＤが共に論理“ハイ”であればパストランジ
スタ３１７が導通してＥＸＮＯＲゲート３１５の出力が
データバスＤｉに伝達される。
【００２５】さらに、この例の列アドレス信号ＤＡＫ、
バーＤＡＫのデコーディングに際しては、図２に示すよ
うな拡張テストモード指定信号φ２Ｎを一入力としたＯ
Ｒゲート４０１、４０２も用いられており、拡張テスト
モード指定信号φ２Ｎが論理“ハイ”で発生される場合
には、列アドレス信号ＤＡＫ、バーＤＡＫが共に論理
“ハイ”で出力されるようになっている。すなわち、Ｏ
Ｒゲート４０１、４０２は、書込動作において列アドレ
ス信号ＤＡＫ、バーＤＡＫを無効（don't care）とする
ために、デコーディングされる列アドレス信号ＤＡＫ、
バーＤＡＫを共に論理“ハイ”とする制御回路である。
図２に示すように、列アドレス信号ＤＡＫを出力するＯ
Ｒゲート４０１は、列アドレス信号Ａｋと拡張テストモ
ード指定信号φ２Ｎを入力とし、列アドレス信号バーＤ
ＡＫを出力するＯＲゲート４０３は、列アドレス信号バ
ーＡｋ（反転）と拡張テストモード指定信号φ２Ｎを入
力としている。
【００２６】以下、この書込／読出回路を備えた多重ビ
ットテスト回路の動作について説明する。
【００２７】拡張テストモード指定信号φ２Ｎが論理
“ロウ”の場合、まず従来例と同様にしてテスト用デー
タの書込が実行され、読出信号ＲＥＡＤが論理“ハイ”
に遷移して読出動作となると、ＡＮＤゲート３１６の出
力は論理“ロウ”なのでパストランジスタ３１７がＯＦ
Ｆとなり、したがってＥＸＮＯＲゲート３１５の出力は
伝送されないことになる。このとき、インバータ３１８
により反転されて発生される拡張テストモード指定信号
バーφ２Ｎは論理“ハイ”となるので、従来例と同様に
して多重ビットテストモードが実行される。したがっ
て、図３に示す比較器１４でｎ個のテストデータが判別
されて出力されるエラーフラグにより、正常なアクセス
が実行されるかどうかが判断される。
【００２８】一方、拡張テストモード指定信号φ２Ｎが
論理“ハイ”で入力される場合、書込信号ＷＲＩＴＥが
論理“ハイ”で印加されて書込動作が開始され、例えば
データバスＤｉから論理“ハイ”のテストデータが送ら
れるとすると、このとき、デコーディングに際して列ア
ドレス信号ＤＡＫ、バーＤＡＫは共に論理“ハイ”で出
力されるので（図２参照）、データ入出力線Ｉ／Ｏ１、
Ｉ／Ｏ２の両方に論理“ハイ”のデータが送られる。そ
してこれらデータはビット線ＢＬ１、ＢＬ２を通じて対
応メモリセルに書込まれる。
【００２９】次いで所定の時間が経過した後、書込信号
ＷＲＩＴＥが論理“ロウ”に遷移して読出信号ＲＥＡＤ
が論理“ハイ”に遷移し、読出動作開始となる。この場
合、論理“ハイ”で印加される拡張テストモード指定信
号φ２Ｎ及び読出信号ＲＥＡＤを論理積するＡＮＤゲー
ト３１６の出力が論理“ハイ”となり、したがってパス
トランジスタ３１７がＯＮとなる。それにより、ＥＸＮ
ＯＲゲート３１５の出力がデータバスＤｉに伝達可能と
なる。このとき、インバータ３１８により反転出力され
る拡張テストモード指定信号バーφ２Ｎは論理“ロウ”
となるので、読出経路３０２、３０４を制御するパスト
ランジスタ３１１、３１４はＯＦＦとなる。その結果、
メモリセルから読出されてデータ入出力線Ｉ／Ｏ１、Ｉ
／Ｏ２に送られたデータはＥＸＮＯＲゲート３１５で比
較され、データレベルが同じであれば論理“ハイ”の信
号が出力されてデータバスＤｉに伝達される。
【００３０】各データバスＤ１〜Ｄｎに送られたデータ
は読出信号ＲＥＡＤにより活性化された比較器１４で比
較され、データバスＤ１〜Ｄｎのデータがすべて同じ論
理レベルであるかどうか判別される。そして、不良発生
等により１つでも違ったデータがあれば、それを示すエ
ラーフラグが発生される。このとき、各データバスＤ１
〜Ｄｎのデータはそれぞれデータ入出力線Ｉ／Ｏ１、Ｉ
／Ｏ２の両データを圧縮した結果であり、データバスの
総数はｎ個なので、比較器１４での判別結果は２×ｎ、
すなわち２ｎビットのデータを圧縮比較した結果とな
る。
【００３１】このように、拡張テストモード指定信号φ
２Ｎにより、ｎビットの多重ビットテストか２ｎビット
の多重ビットテストを選択指定できるようになってお
り、したがって、テスト時の状況や使用者等の要求に従
って２つのテストモードのいずれかを選択することがで
きる。すなわち、同時テスト可能なビット数が可変とさ
れているものである。
【００３２】
【発明の効果】以上述べてきたように本発明の多重ビッ
トテスト回路によれば、簡単な回路構成を付加しただけ
で必要に応じて適宜、同時テスト可能なビット数を変更
することが可能となる。したがって、マルチプレクサや
比較器をテストビット数増加のために大型化せずともテ
スト時間の短縮等の要求に答えることができ、高集積化
にも非常に有利である。
【図面の簡単な説明】
【図１】本発明による多重ビットテスト回路における書
込／読出回路の実施例を示す回路図。
【図２】図１の回路に使用される列アドレス信号を発生
する際の制御回路を示す回路図。
【図３】多重ビットテスト回路のデータ入／出力部の一
例を示すブロック図。
【図４】従来の多重ビットテスト回路における書込／読
出回路を示す回路図。
【符号の説明】
３０１、３０３ 書込経路 ３０２、３０４ 読出経路 ３０５、３０７、３０９、３１２ バッファ ３０６、３０８、３１１、３１４、３１７ パストラン
ジスタ ３１０、３１３、３１６ ＡＮＤゲート ３１５ ＥＸＮＯＲゲート ３１８ インバータ Ｄ１〜Ｄｎ データバス Ｉ／Ｏ１、Ｉ／Ｏ２ データ入出力線 ＢＬ１、ＢＬ２ ビット線 φ２Ｎ 拡張テストモード指定信号 ＷＲＩＴＥ 書込信号 ＲＥＡＤ 読出信号 ＤＡＫ、バーＤＡＫ 列アドレス信号

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 複数のデータバスにテストデータを出力
    するマルチプレクサと、複数のデータバスから入力され
    るテストデータの論理レベルを判別する比較器と、テス
    トエネーブル信号、読出信号、及び書込信号を組合わせ
    てマルチプレクサと比較器を相補的に制御するテスト制
    御部と、を備えた多重ビットテスト回路において、 １つのデータバスに対し少なくとも２対のデータ入出力
    線をそれぞれ書込経路及び読出経路を介して接続すると
    共に、１つのデータバスに対する少なくとも２対のデー
    タ入出力線のデータを比較するデータ入出力線比較器を
    設け、 第１のテストモードでは列アドレス信号を有効として、
    書込信号及び列アドレス信号の組合せから前記書込経路
    を選択的に導通させてテストデータを書込み、そして読
    出信号及び列アドレス信号の組合せから前記読出経路を
    選択的に導通させて読出したテストデータをデータバス
    へ出力してテストを行い、 第２のテストモードでは列アドレス信号を無効として、
    書込信号に応じて前記書込経路をすべて導通させてテス
    トデータを書込み、そして読出信号に応じて、読出した
    テストデータをデータ入出力線比較器で比較した結果を
    データバスへ出力してテストを行うようにしたことを特
    徴とする多重ビットテスト回路。
  2. 【請求項２】 第１のテストモードで第１論理レベル、
    第２のテストモードで第２論理レベルとなる拡張テスト
    モード指定信号を発生するようにし、そして、拡張テス
    トモード指定信号を一入力とする論理ゲートを用いた制
    御回路を介しデコーディングして列アドレス信号を発生
    し、 データバスのデータを入力とするバッファと、書込信号
    及び列アドレス信号を論理演算する論理ゲートにより制
    御されてバッファの出力を伝送するパストランジスタ
    と、から書込経路を構成し、 データ入出力線のデータを入力とするバッファと、読出
    信号、列アドレス信号、及び反転拡張テストモード指定
    信号を論理演算する論理ゲートにより制御されてバッフ
    ァの出力を伝送するパストランジスタと、から読出経路
    を構成し、 そして、データ入出力線のデータを入力として排他的論
    理演算する倫理ゲートを用いてデータ入出力線比較器を
    構成し、さらに読出信号及び拡張テストモード指定信号
    を論理演算する論理ゲートにより制御されてデータ入出
    力線比較器の出力を伝送するパストランジスタを備える
    ようにした請求項１記載の多重ビットテスト回路。
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