JP2626916B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特にチップ内部の
メモリセルに記憶されるデータの物理的な配列を調整す
る技術に関する。
メモリセルに記憶されるデータの物理的な配列を調整す
る技術に関する。
［従来の技術］ 第16図は、折返しビット線構成を有する従来の半導体
記憶装置を模式的に表わした図である。第16図におい
て、複数のビット線対BL,▲▼に直交するように複
数のワード線WL1,WL2が配置されている。ビット線BLと
ワード線WL1との交点およびビット線▲▼とワード
線WL2との交点にメモリセルMCが設けられている。複数
のワード線WL1,WL2は行デコーダ３に接続されている。
各ビット線対BL,▲▼にはセンスアンプ40が接続さ
れている。各ビット線対BL,▲▼はトランジスタ5a,
5bを介して入出力線対I/O,▲▼に接続されてい
る。トランジスタ5aおよび5bは、列デコーダ６の出力に
より制御される。
記憶装置を模式的に表わした図である。第16図におい
て、複数のビット線対BL,▲▼に直交するように複
数のワード線WL1,WL2が配置されている。ビット線BLと
ワード線WL1との交点およびビット線▲▼とワード
線WL2との交点にメモリセルMCが設けられている。複数
のワード線WL1,WL2は行デコーダ３に接続されている。
各ビット線対BL,▲▼にはセンスアンプ40が接続さ
れている。各ビット線対BL,▲▼はトランジスタ5a,
5bを介して入出力線対I/O,▲▼に接続されてい
る。トランジスタ5aおよび5bは、列デコーダ６の出力に
より制御される。
次に、第16図の半導体記憶装置の動作について説明す
る。読出動作時には、行デコーダ３が、複数のワード線
WL1,WL2のうち１本を選択し、その電位を立上げる。そ
の結果、そのワード線に接続されるメモリセルMCに記憶
される電荷がそれぞれ対応するビット線BLまたは▲
▼上に読出される。続いて、センスアンプ40が活性化さ
れる。それにより、ビット線BLおよび▲▼間に現わ
れる微小な電位差が検知および増幅される。次に、列デ
コーダ６が１組のトランジスタ5a,5bを選択し、それら
を導通させる。それにより、対応するビット線対BL,▲
▼が入出力線対I/O,▲▼に接続される。読出
時には、入出力線対I/O,▲▼は、スイッチＳによ
りリードデータ線対9a,9bに接続される。その結果、ビ
ット線対BL,▲▼から入出力線対I/O,▲▼に
読出された相補データRD,▲▼は、リードデータ線
対9a,9bおよび出力バッファ（図示せず）を介して外部
に出力される。
る。読出動作時には、行デコーダ３が、複数のワード線
WL1,WL2のうち１本を選択し、その電位を立上げる。そ
の結果、そのワード線に接続されるメモリセルMCに記憶
される電荷がそれぞれ対応するビット線BLまたは▲
▼上に読出される。続いて、センスアンプ40が活性化さ
れる。それにより、ビット線BLおよび▲▼間に現わ
れる微小な電位差が検知および増幅される。次に、列デ
コーダ６が１組のトランジスタ5a,5bを選択し、それら
を導通させる。それにより、対応するビット線対BL,▲
▼が入出力線対I/O,▲▼に接続される。読出
時には、入出力線対I/O,▲▼は、スイッチＳによ
りリードデータ線対9a,9bに接続される。その結果、ビ
ット線対BL,▲▼から入出力線対I/O,▲▼に
読出された相補データRD,▲▼は、リードデータ線
対9a,9bおよび出力バッファ（図示せず）を介して外部
に出力される。
書込動作時には、入力バッファ（図示せず）におい
て、外部から入力されたデータから相補データWD,▲
▼が発生される。書込時には、ライトデータ線対10a,
10bがスイッチＳにより入出力線対I/O,▲▼に接
続される。それにより、相補データWD,▲▼がライ
トデータ線対10a,10bを介して入出力線対I/O,▲
▼に与えられる。入出力線対I/O,▲▼上のデータ
は、読出動作時と同様にして選択されたメモリセルMCに
書込まれる。
て、外部から入力されたデータから相補データWD,▲
▼が発生される。書込時には、ライトデータ線対10a,
10bがスイッチＳにより入出力線対I/O,▲▼に接
続される。それにより、相補データWD,▲▼がライ
トデータ線対10a,10bを介して入出力線対I/O,▲
▼に与えられる。入出力線対I/O,▲▼上のデータ
は、読出動作時と同様にして選択されたメモリセルMCに
書込まれる。
外部から与えられるデータが「Ｈ」であれば、データ
WDは「Ｈ」、データ▲▼は「Ｌ」となり、それぞれ
入出力線I/Oおよび▲▼を介して、ビット線BLに
は「Ｈ」のデータ、ビット線▲▼には「Ｌ」のデー
タが伝達される。したがって、ビット線BLに接続された
メモリセルMCが選択される場合には、そのメモリセルMC
には「Ｈ」のデータが書込まれる。ビット線▲▼に
接続されたメモリセルMCが選択される場合には、外部か
ら与えられるデータが「Ｈ」であっても、そのメモリセ
ルMCには「Ｌ」のデータが書込まれることになる。
WDは「Ｈ」、データ▲▼は「Ｌ」となり、それぞれ
入出力線I/Oおよび▲▼を介して、ビット線BLに
は「Ｈ」のデータ、ビット線▲▼には「Ｌ」のデー
タが伝達される。したがって、ビット線BLに接続された
メモリセルMCが選択される場合には、そのメモリセルMC
には「Ｈ」のデータが書込まれる。ビット線▲▼に
接続されたメモリセルMCが選択される場合には、外部か
ら与えられるデータが「Ｈ」であっても、そのメモリセ
ルMCには「Ｌ」のデータが書込まれることになる。
半導体記憶装置が上記のように構成されているので、
外部的にすべて「Ｈ」のデータが書込まれても、第17図
に示すように、実際には複数のメモリセルMCに「Ｈ」の
データおよび「Ｌ」のデータが書込まれることになる。
第17図において、斜線が施されているメモリセルMCには
「Ｌ」のデータが書込まれ、残りのメモリセルMCには
「Ｈ」のデータが書込まれる。
外部的にすべて「Ｈ」のデータが書込まれても、第17図
に示すように、実際には複数のメモリセルMCに「Ｈ」の
データおよび「Ｌ」のデータが書込まれることになる。
第17図において、斜線が施されているメモリセルMCには
「Ｌ」のデータが書込まれ、残りのメモリセルMCには
「Ｈ」のデータが書込まれる。
一方、ISSCC Dig.Tech.Papers,pp.238-239には、ビッ
ト線間の容量によるノイズを低減して余裕度のあるダイ
ナミックRAMが実現できるビット線構成として、ツイス
テッドビット線が提案されている。そのツイステッドビ
ット線構成を有する半導体記憶装置の模式図を第18図に
示す。第18図は第16図に対応しており、同一符号が付さ
れた部分は相当部分を表わす。見やすくするために、第
18図では、ワード線、メモリセルなどが省略されてい
る。第18図が第16図と相違する点は、点CP1,CP3で互い
に交差するビット線対BL,▲▼と、点CP2,CP4で互い
に交差するビット線対BL,▲▼とが、交互に配列さ
れている点である。通常、点CP1,CP2,CP3により区分さ
れるブロックa,b,c,dは、同じ長さを有する。
ト線間の容量によるノイズを低減して余裕度のあるダイ
ナミックRAMが実現できるビット線構成として、ツイス
テッドビット線が提案されている。そのツイステッドビ
ット線構成を有する半導体記憶装置の模式図を第18図に
示す。第18図は第16図に対応しており、同一符号が付さ
れた部分は相当部分を表わす。見やすくするために、第
18図では、ワード線、メモリセルなどが省略されてい
る。第18図が第16図と相違する点は、点CP1,CP3で互い
に交差するビット線対BL,▲▼と、点CP2,CP4で互い
に交差するビット線対BL,▲▼とが、交互に配列さ
れている点である。通常、点CP1,CP2,CP3により区分さ
れるブロックa,b,c,dは、同じ長さを有する。
第19図は、上記のツイステッドビット線構成のアレイ
に対して外部からすべて「Ｈ」のデータが書込まれたと
きの状態を示す。第19図において、斜線が施されたメモ
リセルMCには「Ｌ」のデータが書込まれ、残りのメモリ
セルMCには「Ｈ」のデータが書込まれる。このように、
チップ内部の複数のメモリセルMCに実際に記憶されるデ
ータの物理的な配列をデータスクランブルと呼んでい
る。
に対して外部からすべて「Ｈ」のデータが書込まれたと
きの状態を示す。第19図において、斜線が施されたメモ
リセルMCには「Ｌ」のデータが書込まれ、残りのメモリ
セルMCには「Ｈ」のデータが書込まれる。このように、
チップ内部の複数のメモリセルMCに実際に記憶されるデ
ータの物理的な配列をデータスクランブルと呼んでい
る。
［発明が解決しようとする課題］ 第19図から明らかなように、それぞれのブロックa,b,
c,dにおいて、メモリセルMCに実際に記憶される「Ｈ」
のデータおよび「Ｌ」のデータの配列が異なる。そのた
め、半導体記憶装置のテスト時における不良解析が複雑
になる。すなわち、それぞれのブロックa,b,c,dにおい
て記憶されるデータのパターンをすべて同じにするため
には、メモリテスタの側で、書込むべきデータをアドレ
スに対応して複雑に変化させなければならない。したが
って、メモリテスタのハードウェアおよびソフトウェア
の両方の面で大きな負担が生じる。また、そのような複
雑な機能を有さないメモリテスタもあり、そのメモリテ
スタでは上記のような半導体記憶装置の不良解析ができ
ない。
c,dにおいて、メモリセルMCに実際に記憶される「Ｈ」
のデータおよび「Ｌ」のデータの配列が異なる。そのた
め、半導体記憶装置のテスト時における不良解析が複雑
になる。すなわち、それぞれのブロックa,b,c,dにおい
て記憶されるデータのパターンをすべて同じにするため
には、メモリテスタの側で、書込むべきデータをアドレ
スに対応して複雑に変化させなければならない。したが
って、メモリテスタのハードウェアおよびソフトウェア
の両方の面で大きな負担が生じる。また、そのような複
雑な機能を有さないメモリテスタもあり、そのメモリテ
スタでは上記のような半導体記憶装置の不良解析ができ
ない。
なお、特開昭63-183690号公報に、ワード線が複数の
交差部を有するようなダイナミック型RAMにおいて、各
ワード線に接続される複数のメモリセルに記憶される情
報の物理的レベルと論理的レベルの一致化を図る技術が
開示されている。このダイナミック型RAMにおいては、
対をなすビット線のうち一方および他方が、対をなすデ
ータ線の一方または他方にそれぞれ接続されるか、また
は、逆に、対をなすデータ線の他方および一方にそれぞ
れ接続されている。これにより、外部から同一のデータ
が入力されると、１つのワード線に接続される複数のメ
モリセルに同一のデータを書込むことが可能となる。し
かし、このような技術を、ビット線対が交差部を有する
ような半導体記憶装置に適用することは不可能である。
交差部を有するようなダイナミック型RAMにおいて、各
ワード線に接続される複数のメモリセルに記憶される情
報の物理的レベルと論理的レベルの一致化を図る技術が
開示されている。このダイナミック型RAMにおいては、
対をなすビット線のうち一方および他方が、対をなすデ
ータ線の一方または他方にそれぞれ接続されるか、また
は、逆に、対をなすデータ線の他方および一方にそれぞ
れ接続されている。これにより、外部から同一のデータ
が入力されると、１つのワード線に接続される複数のメ
モリセルに同一のデータを書込むことが可能となる。し
かし、このような技術を、ビット線対が交差部を有する
ような半導体記憶装置に適用することは不可能である。
また、特開昭61-160900号公報には、テスト時にRAMに
書込まれるデータおよび読出されるデータの極性を変換
することができる書込読出回路が開示されている。この
書込読出回路を用いると、RAMのメモリセル内に記憶さ
れるデータの配列を調整することができる。しかし、こ
の書込読出回路を用いてテストを行なう場合には、テス
トされるRAMの構成に対応した書込読出回路を用いる必
要がある。すなわち、他の構成を有するRAMをテストす
る場合には、書込読出回路のロジックを変更するかまた
はその構成に対応する書込読出回路を使用する必要があ
る。そのため、テスト時の取扱いが不便である。
書込まれるデータおよび読出されるデータの極性を変換
することができる書込読出回路が開示されている。この
書込読出回路を用いると、RAMのメモリセル内に記憶さ
れるデータの配列を調整することができる。しかし、こ
の書込読出回路を用いてテストを行なう場合には、テス
トされるRAMの構成に対応した書込読出回路を用いる必
要がある。すなわち、他の構成を有するRAMをテストす
る場合には、書込読出回路のロジックを変更するかまた
はその構成に対応する書込読出回路を使用する必要があ
る。そのため、テスト時の取扱いが不便である。
この発明の目的は、複数のメモリセルに記憶されるデ
ータの物理的な配列をチップ内部で調整することができ
る半導体記憶装置を得ることである。
ータの物理的な配列をチップ内部で調整することができ
る半導体記憶装置を得ることである。
［課題を解決するための手段］ 第１および第２の発明にかかる半導体記憶装置は、同
一チップ上に形成される半導体記憶装置であって、複数
のメモリセル、選択手段、少なくとも１組のデータ線
対、入出力手段および経路切替手段を備える。
一チップ上に形成される半導体記憶装置であって、複数
のメモリセル、選択手段、少なくとも１組のデータ線
対、入出力手段および経路切替手段を備える。
選択手段は、外部から与えられるアドレス信号に応答
して複数のメモリセルのいずれかを選択する。データ線
対は、選択手段により選択されたメモリセルに対してデ
ータの書込または読出を行なうための第１および第２の
データ線からなる。入出力手段は、相補データを伝達す
る第１および第２の経路を有し、外部から与えられる入
力データを相補データとしてデータ線対に与えるかまた
はデータ線対から与えられる相補データを出力データと
して外部に出力する。
して複数のメモリセルのいずれかを選択する。データ線
対は、選択手段により選択されたメモリセルに対してデ
ータの書込または読出を行なうための第１および第２の
データ線からなる。入出力手段は、相補データを伝達す
る第１および第２の経路を有し、外部から与えられる入
力データを相補データとしてデータ線対に与えるかまた
はデータ線対から与えられる相補データを出力データと
して外部に出力する。
経路切替手段は、データ線対と入出力手段との間に結
合される。経路切替手段は、アドレス信号に応答して、
第１および第２の経路を第１および第２のデータ線にそ
れぞれ結合させるかまたは第１および第２の経路を逆に
第２および第１の経路にそれぞれ結合させる機能を有す
る。
合される。経路切替手段は、アドレス信号に応答して、
第１および第２の経路を第１および第２のデータ線にそ
れぞれ結合させるかまたは第１および第２の経路を逆に
第２および第１の経路にそれぞれ結合させる機能を有す
る。
第２の発明にかかる半導体記憶装置は、経路切替手段
の機能を有効にするかまたは無効にするかを設定する設
定手段をさらに備える。
の機能を有効にするかまたは無効にするかを設定する設
定手段をさらに備える。
［作用］ 第１および第２の発明にかかる半導体記憶装置による
と、データの書込時には、外部から与えられる入力デー
タが相補データとしてデータ線対に与えられる。アドレ
ス信号に基づいて、第１および第２の経路の相補データ
の一方および他方が第１および第２のデータ線にそれぞ
れ与えられるかまたは逆に第２およぴ第１のデータ線に
それぞれ与えられる。
と、データの書込時には、外部から与えられる入力デー
タが相補データとしてデータ線対に与えられる。アドレ
ス信号に基づいて、第１および第２の経路の相補データ
の一方および他方が第１および第２のデータ線にそれぞ
れ与えられるかまたは逆に第２およぴ第１のデータ線に
それぞれ与えられる。
データの読出時には、アドレス信号に基づいて、デー
タ線対上の相補データの一方および他方が第１および第
２の経路にそれぞれ与えられるかまたは逆に第２および
第１の経路にそれぞれ与えられる。
タ線対上の相補データの一方および他方が第１および第
２の経路にそれぞれ与えられるかまたは逆に第２および
第１の経路にそれぞれ与えられる。
このように、アドレス信号に基づいて、相補データの
通過する経路が切替えられる。そのため、複数のメモリ
セルに記憶されるデータの物理的な配列をチップ内部で
調整することができる。したがって、半導体記憶装置の
データスクランブルをチップ内部で容易に調整すること
が可能となる。
通過する経路が切替えられる。そのため、複数のメモリ
セルに記憶されるデータの物理的な配列をチップ内部で
調整することができる。したがって、半導体記憶装置の
データスクランブルをチップ内部で容易に調整すること
が可能となる。
第２の発明によれば、ユーザにとってデータスクラン
ブルの機能が不要な場合に、その機能を無効にすること
が可能となる。
ブルの機能が不要な場合に、その機能を無効にすること
が可能となる。
［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に
説明する。
説明する。
第１図は、この発明の一実施例による半導体記憶装置
の全体構成を示すブロック図である。また、第２図は、
第１図の半導体記憶装置の主要部の構成を詳細に示す図
である。
の全体構成を示すブロック図である。また、第２図は、
第１図の半導体記憶装置の主要部の構成を詳細に示す図
である。
第１図のメモリセルアレイ１には、第２図に示すよう
に、複数のワード線WLおよび複数のビット線対BL,▲
▼が互いに交差するように配置されており、それらの
各交点にメモリセルMCが設けられている。メモリセルア
レイ１内のワード線WLはワードドライバ２を介して行デ
コーダ３に接続されている。メモリセルアレイ１内のビ
ット線対BL,▲▼はセンスアンプ部４、スイッチ回
路部11およびI/Oスイッチ部５を介して列デコーダ６に
接続されている。行アドレスバッファ７および列アドレ
スバッファ８には、行アドレス信号RAおよび列アドレス
信号CAがマルチプレクスされたマルチプレクスアドレス
信号MPXAが与えられる。行アドレスバッファ７は、外部
から与えられる行アドレスストローブ信号▲▼に
応答してアドレス信号MPXAを行うアドレス信号RAとして
行デコーダ３に与える。列アドレスバッファ８は、列ア
ドレスストローブ信号▲▼に応答してアドレス信
号MPXAを列アドレス信号CAとして列デコーダ６に与え
る。
に、複数のワード線WLおよび複数のビット線対BL,▲
▼が互いに交差するように配置されており、それらの
各交点にメモリセルMCが設けられている。メモリセルア
レイ１内のワード線WLはワードドライバ２を介して行デ
コーダ３に接続されている。メモリセルアレイ１内のビ
ット線対BL,▲▼はセンスアンプ部４、スイッチ回
路部11およびI/Oスイッチ部５を介して列デコーダ６に
接続されている。行アドレスバッファ７および列アドレ
スバッファ８には、行アドレス信号RAおよび列アドレス
信号CAがマルチプレクスされたマルチプレクスアドレス
信号MPXAが与えられる。行アドレスバッファ７は、外部
から与えられる行アドレスストローブ信号▲▼に
応答してアドレス信号MPXAを行うアドレス信号RAとして
行デコーダ３に与える。列アドレスバッファ８は、列ア
ドレスストローブ信号▲▼に応答してアドレス信
号MPXAを列アドレス信号CAとして列デコーダ６に与え
る。
制御信号発生回路12は、行アドレス信号RAの一部に応
答して、スイッチ回路部11を制御するための制御信号φ
１〜φ４を発生する。データの書込時には、外部から与
えられる入力データDINが入力バッファ10を介してI/Oス
イッチ部５に与えられる。データの読出時には、I/Oス
イッチ部５に読出されたデータが出力バッファ９を介し
て出力データDOUTとして外部に出力される。この半導体
記憶装置の各部分１〜12は同一のチップ100上に形成さ
れている。
答して、スイッチ回路部11を制御するための制御信号φ
１〜φ４を発生する。データの書込時には、外部から与
えられる入力データDINが入力バッファ10を介してI/Oス
イッチ部５に与えられる。データの読出時には、I/Oス
イッチ部５に読出されたデータが出力バッファ９を介し
て出力データDOUTとして外部に出力される。この半導体
記憶装置の各部分１〜12は同一のチップ100上に形成さ
れている。
第２図を参照すると、メモリセルアレイ１には、等分
点CP2,CP4で互いに交差するビット線対BL,▲▼およ
び等分点CP1,CP3で互いに交差するビット線対BL,▲
▼が交互に配置されている。等分点CP2,CP4で交差部を
持つビット線対BL,▲▼をＡタイプのビット線対と
呼び、等分点CP1,CP3で交差部を持つビット線対BL,▲
▼をＢタイプのビット線対と呼ぶことにする。また、
等分点CP1,CP2,CP3により区分される４つの領域をそれ
ぞれブロックa,b,c,dと呼ぶことにする。この半導体記
憶装置においては、各ビット線対の複数箇所に交差部を
設けることにより、対をなすビット線の各々がそれに隣
接する他のビット線対から受ける容量結合雑音が全く同
一になり、ビット線対上の電位差の低下が抑制される。
点CP2,CP4で互いに交差するビット線対BL,▲▼およ
び等分点CP1,CP3で互いに交差するビット線対BL,▲
▼が交互に配置されている。等分点CP2,CP4で交差部を
持つビット線対BL,▲▼をＡタイプのビット線対と
呼び、等分点CP1,CP3で交差部を持つビット線対BL,▲
▼をＢタイプのビット線対と呼ぶことにする。また、
等分点CP1,CP2,CP3により区分される４つの領域をそれ
ぞれブロックa,b,c,dと呼ぶことにする。この半導体記
憶装置においては、各ビット線対の複数箇所に交差部を
設けることにより、対をなすビット線の各々がそれに隣
接する他のビット線対から受ける容量結合雑音が全く同
一になり、ビット線対上の電位差の低下が抑制される。
各ビット線対BL,▲▼にはセンスアンプ40が接続
されている。各ビット線対BL,▲▼はトランジスタ5
a,5bを介して入出力線対I/O,▲▼に接続されてい
る。Ａタイプの各ビット線BL,▲▼にはスイッチ11a
が設けられ、Ｂタイプの各ビット線対BL,▲▼には
スイッチ11bが設けられている。スイッチ11aは、第１図
の制御信号発生回路12から与えられる制御信号φ1,φ２
に応答して、ビット線BLおよび▲▼をそれぞれ入出
力線I/Oおよび▲▼に接続するかまたは逆にそれ
ぞれ入出力線▲▼およびI/Oに接続する。スイッ
チ11bは、第１図の制御信号発生回路12から与えられる
制御信号φ3,φ４に応答して、ビット線BLおよび▲
▼をそれぞれ入出力線I/Oおよび▲▼に接続する
かまたは逆にそれぞれ入出力線▲▼およびI/Oに
接続する。
されている。各ビット線対BL,▲▼はトランジスタ5
a,5bを介して入出力線対I/O,▲▼に接続されてい
る。Ａタイプの各ビット線BL,▲▼にはスイッチ11a
が設けられ、Ｂタイプの各ビット線対BL,▲▼には
スイッチ11bが設けられている。スイッチ11aは、第１図
の制御信号発生回路12から与えられる制御信号φ1,φ２
に応答して、ビット線BLおよび▲▼をそれぞれ入出
力線I/Oおよび▲▼に接続するかまたは逆にそれ
ぞれ入出力線▲▼およびI/Oに接続する。スイッ
チ11bは、第１図の制御信号発生回路12から与えられる
制御信号φ3,φ４に応答して、ビット線BLおよび▲
▼をそれぞれ入出力線I/Oおよび▲▼に接続する
かまたは逆にそれぞれ入出力線▲▼およびI/Oに
接続する。
第３図にスイッチ回路11aおよび11bの詳細な回路図を
示す。スイッチ回路11aは、トランジスタQ1〜Q4を含
む。トランジスタQ1はビット線BLとノードN2との間に接
続され、トランジスタQ2はビット線▲▼とノードN1
との間に接続される。トランジスタQ3はビット線BLとノ
ードN1との間に接続され、トランジスタQ4はビット線▲
▼とノードN2との間に接続される。トランジスタQ
1,Q2のゲートには制御信号φ１が与えられ、トランジス
タQ3,Q4のゲートには制御信号φ２が与えられる。スイ
ッチ回路11bはトランジスタQ5〜Q8を含む。スイッチ回
路11bの構成は、スイッチ回路11aの構成と同様である。
トランジスタQ5,Q6のゲートには制御信号φ３が与えら
れ、トランジスタQ7,Q8のゲートには制御信号φ４が与
えられる。
示す。スイッチ回路11aは、トランジスタQ1〜Q4を含
む。トランジスタQ1はビット線BLとノードN2との間に接
続され、トランジスタQ2はビット線▲▼とノードN1
との間に接続される。トランジスタQ3はビット線BLとノ
ードN1との間に接続され、トランジスタQ4はビット線▲
▼とノードN2との間に接続される。トランジスタQ
1,Q2のゲートには制御信号φ１が与えられ、トランジス
タQ3,Q4のゲートには制御信号φ２が与えられる。スイ
ッチ回路11bはトランジスタQ5〜Q8を含む。スイッチ回
路11bの構成は、スイッチ回路11aの構成と同様である。
トランジスタQ5,Q6のゲートには制御信号φ３が与えら
れ、トランジスタQ7,Q8のゲートには制御信号φ４が与
えられる。
第４図に制御信号発生回路12の構成を示す。デコード
回路13は、行アドレス信号RAの２ビットをプリデコード
してデコード信号X1〜X4を発生する。NORゲートG1〜G4
のそれぞれの２つの入力端子には、デコード信号X1〜X4
のうち２つが与えられる。NORゲートG1〜G4の出力端子
からは、それぞれ制御信号φ１〜φ４が出力される。待
機時には、デコード信号X1〜X4はすべて「Ｌ」レベルと
なっている。そのため、制御信号φ１〜φ４はすべて
「Ｈ」レベルとなっている。書込時および読出時には、
デコード信号X1〜X4のうちいずれか１つが「Ｈ」レベル
になる。これにより、制御信号φ１およびφ２または制
御信号φ３およびφ４が「Ｌ」レベルに変化する。
回路13は、行アドレス信号RAの２ビットをプリデコード
してデコード信号X1〜X4を発生する。NORゲートG1〜G4
のそれぞれの２つの入力端子には、デコード信号X1〜X4
のうち２つが与えられる。NORゲートG1〜G4の出力端子
からは、それぞれ制御信号φ１〜φ４が出力される。待
機時には、デコード信号X1〜X4はすべて「Ｌ」レベルと
なっている。そのため、制御信号φ１〜φ４はすべて
「Ｈ」レベルとなっている。書込時および読出時には、
デコード信号X1〜X4のうちいずれか１つが「Ｈ」レベル
になる。これにより、制御信号φ１およびφ２または制
御信号φ３およびφ４が「Ｌ」レベルに変化する。
次に、第１図〜第４図および第５図を参照しながら、
入力データDINとして外部から「Ｈ」のデータが書込ま
れる場合の動作について説明する。なお、行デコーダ３
によりブロックａ内のワード線WLが選択されるときには
デコード信号X1が「Ｈ」レベルとなる。同様に、ブロッ
クｂ内のワード線WL、ブロックｃ内のワード線WL、ブロ
ックｄ内のワード線WLが選択されるときには、それぞれ
デコーダ信号X2,X3,X4が「Ｈ」レベルとなる。第５図に
おいて、「１」は「Ｈ」レベルに対応し、「０」は
「Ｌ」レベルに対応する。
入力データDINとして外部から「Ｈ」のデータが書込ま
れる場合の動作について説明する。なお、行デコーダ３
によりブロックａ内のワード線WLが選択されるときには
デコード信号X1が「Ｈ」レベルとなる。同様に、ブロッ
クｂ内のワード線WL、ブロックｃ内のワード線WL、ブロ
ックｄ内のワード線WLが選択されるときには、それぞれ
デコーダ信号X2,X3,X4が「Ｈ」レベルとなる。第５図に
おいて、「１」は「Ｈ」レベルに対応し、「０」は
「Ｌ」レベルに対応する。
（１）ブロックａ内のワード線が選択された場合の動作 ブロックａ内のワード線WLが選択されると、デコード
信号X1が「Ｈ」レベルになる。これにより、制御信号φ
1,φ３が「Ｈ」レベルから「Ｌ」レベルに変化し、スイ
ッチ回路11a内のトランジスタQ1,Q2およびスイッチ回路
11b内のトランジスタQ5,Q6が非導通となる。その結果、
Ａタイプのビット線BLおよび▲▼はそれぞれ入出力
線I/Oおよび▲▼に接続され、Ｂタイプのビット
線BLおよび▲▼もそれぞれ入出力線I/Oおよび▲
▼に接続される（第３図および第５図）。したがっ
て、Ａタイプのビット線対に関してもＢタイプのビット
線対に関しても、ビット線BLに接続されるメモリセルMC
には「Ｈ」のデータが書込まれ、ビット線▲▼に接
続されるメモリセルMCには「Ｌ」のデータが書込まれ
る。
信号X1が「Ｈ」レベルになる。これにより、制御信号φ
1,φ３が「Ｈ」レベルから「Ｌ」レベルに変化し、スイ
ッチ回路11a内のトランジスタQ1,Q2およびスイッチ回路
11b内のトランジスタQ5,Q6が非導通となる。その結果、
Ａタイプのビット線BLおよび▲▼はそれぞれ入出力
線I/Oおよび▲▼に接続され、Ｂタイプのビット
線BLおよび▲▼もそれぞれ入出力線I/Oおよび▲
▼に接続される（第３図および第５図）。したがっ
て、Ａタイプのビット線対に関してもＢタイプのビット
線対に関しても、ビット線BLに接続されるメモリセルMC
には「Ｈ」のデータが書込まれ、ビット線▲▼に接
続されるメモリセルMCには「Ｌ」のデータが書込まれ
る。
（２）ブロックｂ内のワード線が選択された場合の動作 ブロックｂ内のワード線WLが選択されると、デコード
信号X2が「Ｈ」レベルになる。これにより、制御信号φ
２およびφ３が「Ｌ」レベルとなり、スイッチ回路11a
内のトランジスタQ3,Q4およびスイッチ回路11b内のトラ
ンジスタQ5,Q6が非導通となる。その結果、Ａタイプの
ビット線BLおよび▲▼がそれぞれ入出力線▲
▼およびI/Oに接続され、Ｂタイプのビット線BLおよび
▲▼がそれぞれ入出力線I/Oおよび▲▼に接
続される。したがって、Ａタイプのビット線対に関して
は、ビット線BLに接続されるメモリセルMCに「Ｌ」のデ
ータが書込まれ、ビット線▲▼に接続されるメモリ
セルMCに「Ｈ」のデータが書込まれる。Ｂタイプのビッ
ト線対に関しては、ビット線BLに接続されるメモリセル
MCに「Ｈ」のデータが書込まれ、ビット線▲▼に接
続されるメモリセルMCに「Ｌ」のデータが書込まれる。
信号X2が「Ｈ」レベルになる。これにより、制御信号φ
２およびφ３が「Ｌ」レベルとなり、スイッチ回路11a
内のトランジスタQ3,Q4およびスイッチ回路11b内のトラ
ンジスタQ5,Q6が非導通となる。その結果、Ａタイプの
ビット線BLおよび▲▼がそれぞれ入出力線▲
▼およびI/Oに接続され、Ｂタイプのビット線BLおよび
▲▼がそれぞれ入出力線I/Oおよび▲▼に接
続される。したがって、Ａタイプのビット線対に関して
は、ビット線BLに接続されるメモリセルMCに「Ｌ」のデ
ータが書込まれ、ビット線▲▼に接続されるメモリ
セルMCに「Ｈ」のデータが書込まれる。Ｂタイプのビッ
ト線対に関しては、ビット線BLに接続されるメモリセル
MCに「Ｈ」のデータが書込まれ、ビット線▲▼に接
続されるメモリセルMCに「Ｌ」のデータが書込まれる。
第６図において、斜線が施されたメモリセルMCに
「Ｌ」のデータが記憶され、残りのメモリセルMCに
「Ｈ」のデータが記憶される。第６図に示すように、ブ
ロックｂのメモリセルMCに記憶されるデータの配列は、
ブロックＡのメモリセルMCに記憶されるデータの配列と
全く同じになる。
「Ｌ」のデータが記憶され、残りのメモリセルMCに
「Ｈ」のデータが記憶される。第６図に示すように、ブ
ロックｂのメモリセルMCに記憶されるデータの配列は、
ブロックＡのメモリセルMCに記憶されるデータの配列と
全く同じになる。
ブロックｃ内のワード線が選択された場合には、Ａタ
イプのビット線BLおよび▲▼がそれぞれ入出力線▲
▼およびI/Oに接続され、Ｂタイプのビット線BL
および▲▼がそれぞれ入出力線▲▼およびI/
Oに接続される。また、ブロックｄ内のワード線が選択
された場合には、Ａタイプのビット線BLおよび▲▼
がそれぞれ入出力線I/Oおよび▲▼に接続され、
Ｂタイプのビット線BLおよび▲▼がそれぞれ入出力
線▲▼およびI/Oに接続される。このようにし
て、第６図に示すように、すべてのブロックａ〜ｄにお
いて、メモリセルMCに記憶されるデータの配列が全く同
一になる。
イプのビット線BLおよび▲▼がそれぞれ入出力線▲
▼およびI/Oに接続され、Ｂタイプのビット線BL
および▲▼がそれぞれ入出力線▲▼およびI/
Oに接続される。また、ブロックｄ内のワード線が選択
された場合には、Ａタイプのビット線BLおよび▲▼
がそれぞれ入出力線I/Oおよび▲▼に接続され、
Ｂタイプのビット線BLおよび▲▼がそれぞれ入出力
線▲▼およびI/Oに接続される。このようにし
て、第６図に示すように、すべてのブロックａ〜ｄにお
いて、メモリセルMCに記憶されるデータの配列が全く同
一になる。
なお、スイッチ回路11a,11bをセンスアンプ40に対し
てビット線対BL,▲▼側に設けることも考えられ
る。読出時には、センスアンプ40によりノードNAおよび
NBの電位は電源電位Vccおよび0Vに増幅される。この場
合、ビット線対BL,▲▼とセンスアンプ40との間に
スイッチ回路11a,11bが設けられていると、「Ｈ」レベ
ルの電位が、電源電位Vccからスイッチ回路11aまたは11
b内のトランジスタのしきい値電圧VTH分だけ低下する。
そのため、メモリセルMCに再書込みされる電位は電源電
位Vccよりも低くなる。書込時にも同様である。このよ
うな電位の低下を回避するためには制御信号φ１〜φ４
を電源電位Vccよりも高い電位に昇圧するか、または、
スイッチ回路11aまたは11b内のＮチャネルトランジスタ
と対になるＰチャネルトランジスタを設ける必要があ
る。これは、レイアウトや回路構成上不利になる。第２
図に示される実施例においては上記のような問題がな
く、制御も容易であり、レイアウトおよび回路構成上有
利になる。
てビット線対BL,▲▼側に設けることも考えられ
る。読出時には、センスアンプ40によりノードNAおよび
NBの電位は電源電位Vccおよび0Vに増幅される。この場
合、ビット線対BL,▲▼とセンスアンプ40との間に
スイッチ回路11a,11bが設けられていると、「Ｈ」レベ
ルの電位が、電源電位Vccからスイッチ回路11aまたは11
b内のトランジスタのしきい値電圧VTH分だけ低下する。
そのため、メモリセルMCに再書込みされる電位は電源電
位Vccよりも低くなる。書込時にも同様である。このよ
うな電位の低下を回避するためには制御信号φ１〜φ４
を電源電位Vccよりも高い電位に昇圧するか、または、
スイッチ回路11aまたは11b内のＮチャネルトランジスタ
と対になるＰチャネルトランジスタを設ける必要があ
る。これは、レイアウトや回路構成上不利になる。第２
図に示される実施例においては上記のような問題がな
く、制御も容易であり、レイアウトおよび回路構成上有
利になる。
ここで、第７図を参照しながら、半導体記憶装置のテ
ストに用いられるメモリテスタについて説明する。磁気
ディスク101、磁気テープ102などに記憶されているシス
テムプログラムおよびテストプログラムが中央処理装置
（CPU）103内のメインメモリに入力される。中央処理装
置103は、テストプログラムに従って高速度コントロー
ラ104を制御する。これにより、高速度コントローラ104
内部のテストパターンジェネレータおよびタイミングジ
ェネレータからアドレス信号、データおよび各種制御信
号が発生される。これらの信号は、テストステーション
105およびプローバ106を経てテストチップ100に印加さ
れる。テストチップ100から読出されるデータは、テス
トステーション105に内蔵されたコンパレータによっ
て、期待値データと比較される。このようにして、テス
トチップ100の良否が判定される。なお、このメモリテ
スタの電源は安定化電源108から供給される。
ストに用いられるメモリテスタについて説明する。磁気
ディスク101、磁気テープ102などに記憶されているシス
テムプログラムおよびテストプログラムが中央処理装置
（CPU）103内のメインメモリに入力される。中央処理装
置103は、テストプログラムに従って高速度コントロー
ラ104を制御する。これにより、高速度コントローラ104
内部のテストパターンジェネレータおよびタイミングジ
ェネレータからアドレス信号、データおよび各種制御信
号が発生される。これらの信号は、テストステーション
105およびプローバ106を経てテストチップ100に印加さ
れる。テストチップ100から読出されるデータは、テス
トステーション105に内蔵されたコンパレータによっ
て、期待値データと比較される。このようにして、テス
トチップ100の良否が判定される。なお、このメモリテ
スタの電源は安定化電源108から供給される。
第８図は、この発明の他の実施例による半導体記憶装
置の主要部の構成を示す図である。第８図の実施例で
は、スイッチ回路11cが入出力線対I/O,▲▼とス
イッチＳとの間に設けられている。スイッチ回路11c
は、第９図に示すように、トランジスタQ9〜Q12を含
む。トランジスタQ9はスイッチＳの端子ａと入出力線▲
▼との間に接続され、トランジスタQ10はスイッ
チＳの端子ｂと入出力線I/Oとの間に接続されている。
トランジスタQ11はスイッチＳの端子ａと入出力線I/Oと
の間に接続され、トランジスタQ12はスイッチＳの端子
ｂと入出力線▲▼との間に接続されている。トラ
ンジスタQ9,Q10のゲートには制御信号φ５が与えられ、
トランジスタQ11,Q12のゲートには制御信号φ６が与え
られる。
置の主要部の構成を示す図である。第８図の実施例で
は、スイッチ回路11cが入出力線対I/O,▲▼とス
イッチＳとの間に設けられている。スイッチ回路11c
は、第９図に示すように、トランジスタQ9〜Q12を含
む。トランジスタQ9はスイッチＳの端子ａと入出力線▲
▼との間に接続され、トランジスタQ10はスイッ
チＳの端子ｂと入出力線I/Oとの間に接続されている。
トランジスタQ11はスイッチＳの端子ａと入出力線I/Oと
の間に接続され、トランジスタQ12はスイッチＳの端子
ｂと入出力線▲▼との間に接続されている。トラ
ンジスタQ9,Q10のゲートには制御信号φ５が与えられ、
トランジスタQ11,Q12のゲートには制御信号φ６が与え
られる。
制御信号φ５およびφ６は、第10図に示される制御信
号発生回路12aから発生される。制御信号発生回路12a
は、デコード回路13、相補信号発生回路14、ORゲートG1
1〜G14、ANDゲートG15〜G18およびNORゲートG19,G20を
含む。デコード回路13は、第４図のデコード回路13と同
様に、行アドレス信号RAのうち２ビットをデコードして
デコード信号X1〜X4を発生する。相補信号発生回路14
は、列アドレス信号CAのうち１ビットを受け、互いに相
補な列選択信号Y1,▲▼を発生する。
号発生回路12aから発生される。制御信号発生回路12a
は、デコード回路13、相補信号発生回路14、ORゲートG1
1〜G14、ANDゲートG15〜G18およびNORゲートG19,G20を
含む。デコード回路13は、第４図のデコード回路13と同
様に、行アドレス信号RAのうち２ビットをデコードして
デコード信号X1〜X4を発生する。相補信号発生回路14
は、列アドレス信号CAのうち１ビットを受け、互いに相
補な列選択信号Y1,▲▼を発生する。
第11図に示すように、行デコーダ３によりブロックa,
b,c,dのうちいずれか１つが選択されると、デコード信
号X1,X2,X3,X4のうちいずれか１つが「Ｈ」レベル
（「１」）となる。待機時には、列選択信号Y1,▲
▼は「Ｌ」レベルとなっている。書込時または読出時に
列デコーダ６によりＡタイプのビット線対が選択される
と、列選択信号Y1は「Ｈ」レベル（「１」）に変化す
る。列デコーダ６によりＢタイプのビット線対が選択さ
れたときには、列選択信号▲▼が「Ｈ」レベル
（「１」）に変化する。このようにして、制御信号発生
回路12aのNORゲートG19,G20から出力される制御信号φ
5,φ６のうちいずれか一方が「Ｈ」レベルとなる。制御
信号φ６が「Ｈ」レベルであるときには、スイッチＳの
端子ａおよびｂがそれぞれ入出力線I/Oおよび▲
▼に接続される。制御信号φ５が「Ｈ」レベルであると
きには、スイッチＳの端子ａおよびｂがそれぞれ入出力
線▲▼およびI/Oに接続される。
b,c,dのうちいずれか１つが選択されると、デコード信
号X1,X2,X3,X4のうちいずれか１つが「Ｈ」レベル
（「１」）となる。待機時には、列選択信号Y1,▲
▼は「Ｌ」レベルとなっている。書込時または読出時に
列デコーダ６によりＡタイプのビット線対が選択される
と、列選択信号Y1は「Ｈ」レベル（「１」）に変化す
る。列デコーダ６によりＢタイプのビット線対が選択さ
れたときには、列選択信号▲▼が「Ｈ」レベル
（「１」）に変化する。このようにして、制御信号発生
回路12aのNORゲートG19,G20から出力される制御信号φ
5,φ６のうちいずれか一方が「Ｈ」レベルとなる。制御
信号φ６が「Ｈ」レベルであるときには、スイッチＳの
端子ａおよびｂがそれぞれ入出力線I/Oおよび▲
▼に接続される。制御信号φ５が「Ｈ」レベルであると
きには、スイッチＳの端子ａおよびｂがそれぞれ入出力
線▲▼およびI/Oに接続される。
次に、第８図〜第11図を参照しながら、ブロックｂ内
のワード線が選択された場合の動作について説明する。
ここでは、外部から入力データDINとしてすべて「Ｈ」
のデータが書込まれると仮定する。
のワード線が選択された場合の動作について説明する。
ここでは、外部から入力データDINとしてすべて「Ｈ」
のデータが書込まれると仮定する。
行デコーダ３（第１図）によりブロックｂ内のワード
線が選択されると、デコード信号X2が「Ｈ」レベルとな
る。その後、列デコーダ６により複数のビット線対BL,
▲▼のうちいずれか１つが選択される。Ａタイプの
ビット線対が選択されると、列選択信号Y1が「Ｈ」レベ
ルとなる。その結果、制御信号φ５が「Ｈ」レベル、制
御信号φ６が「Ｌ」レベルとなる。そのため、第９図に
おいて、端子ａが入出力線▲▼に接続され、端子
ｂが入出力線I/Oに接続される。したがって、ビット線
▲▼に接続されるメモリセルには「Ｈ」のデータが
書込まれ、ビット線BLに接続されるメモリセルには
「Ｌ」のデータが書込まれる。
線が選択されると、デコード信号X2が「Ｈ」レベルとな
る。その後、列デコーダ６により複数のビット線対BL,
▲▼のうちいずれか１つが選択される。Ａタイプの
ビット線対が選択されると、列選択信号Y1が「Ｈ」レベ
ルとなる。その結果、制御信号φ５が「Ｈ」レベル、制
御信号φ６が「Ｌ」レベルとなる。そのため、第９図に
おいて、端子ａが入出力線▲▼に接続され、端子
ｂが入出力線I/Oに接続される。したがって、ビット線
▲▼に接続されるメモリセルには「Ｈ」のデータが
書込まれ、ビット線BLに接続されるメモリセルには
「Ｌ」のデータが書込まれる。
Ｂタイプのビット線対が選択されると、列選択信号▲
▼が「Ｈ」レベルに変化する。その結果、端子ａが
入出力線I/Oに接続され、端子ｂが入出力線▲▼
に接続される。したがって、ビット線BLに接続されるメ
モリセルには「Ｈ」のデータが書込まれ、ビット線▲
▼に接続されるメモリセルには「Ｌ」のデータが書込
まれる。
▼が「Ｈ」レベルに変化する。その結果、端子ａが
入出力線I/Oに接続され、端子ｂが入出力線▲▼
に接続される。したがって、ビット線BLに接続されるメ
モリセルには「Ｈ」のデータが書込まれ、ビット線▲
▼に接続されるメモリセルには「Ｌ」のデータが書込
まれる。
他のブロックa,c,dが選択された場合にも、第11図に
示される論理に従って第９図に示されるスイッチ回路11
cの切替が行なわれる。その結果、第６図に示すよう
に、すべてのブロックa,b,c,dにおいて、メモリセルMC
に記憶されるデータの物理的な配列が同一になる。
示される論理に従って第９図に示されるスイッチ回路11
cの切替が行なわれる。その結果、第６図に示すよう
に、すべてのブロックa,b,c,dにおいて、メモリセルMC
に記憶されるデータの物理的な配列が同一になる。
第12図は、この発明のさらに他の実施例による半導体
記憶装置の主要部の構成を示す図である。この実施例で
は、２組の入出力線対I/OA,▲▼およびI/OB,▲
▼が設けられている。Ａタイプのビット線対B
L,▲▼は入出力線対I/OA,▲▼に接続さ
れ、Ｂタイプのビット線対BL,▲▼は入出力線対I/O
B,▲▼に接続されている。入出力線対I/OA,▲
▼にはスイッチ回路11aが接続され、入出力線
対I/OB,▲▼にはスイッチ回路11bが接続されて
いる。
記憶装置の主要部の構成を示す図である。この実施例で
は、２組の入出力線対I/OA,▲▼およびI/OB,▲
▼が設けられている。Ａタイプのビット線対B
L,▲▼は入出力線対I/OA,▲▼に接続さ
れ、Ｂタイプのビット線対BL,▲▼は入出力線対I/O
B,▲▼に接続されている。入出力線対I/OA,▲
▼にはスイッチ回路11aが接続され、入出力線
対I/OB,▲▼にはスイッチ回路11bが接続されて
いる。
スイッチ回路11a,11bの構成は、第３図に示されるス
イッチ回路11a,11bの構成と同様である。また、制御信
号φ１〜φ４は、第４図に示される制御信号発生回路12
から発生される。したがって、スイッチ回路11a,11b
は、第５図に示される論理に従って動作する。
イッチ回路11a,11bの構成と同様である。また、制御信
号φ１〜φ４は、第４図に示される制御信号発生回路12
から発生される。したがって、スイッチ回路11a,11b
は、第５図に示される論理に従って動作する。
この実施例では、列デコーダ６によりＡタイプのビッ
ト線対が選択された場合には、外部から与えられるデー
タは、スイッチ回路11aおよび入出力線対I/OA,▲
▼を介して書込まれる。また、列デコーダ６によりＢ
タイプのビット線対が選択された場合には、外部から与
えられたデータは、スイッチ回路11bおよび入出力線対I
/OB,▲▼を介して書込まれる。その結果、第６
図に示されるように、すべてのブロックa,b,c,dにおい
て、メモリセルMCに記憶されるデータの物理的な配列が
同一になる。
ト線対が選択された場合には、外部から与えられるデー
タは、スイッチ回路11aおよび入出力線対I/OA,▲
▼を介して書込まれる。また、列デコーダ６によりＢ
タイプのビット線対が選択された場合には、外部から与
えられたデータは、スイッチ回路11bおよび入出力線対I
/OB,▲▼を介して書込まれる。その結果、第６
図に示されるように、すべてのブロックa,b,c,dにおい
て、メモリセルMCに記憶されるデータの物理的な配列が
同一になる。
第13図は、この発明のさらに他の実施例による半導体
記憶装置の主要部の構成を示す図である。この実施例で
は、書込用スイッチ回路11dが入力バッファ10内に設け
られ、読出用スイッチ回路11eが出力バッファ９内に設
けられている。
記憶装置の主要部の構成を示す図である。この実施例で
は、書込用スイッチ回路11dが入力バッファ10内に設け
られ、読出用スイッチ回路11eが出力バッファ９内に設
けられている。
第13図を参照すると、入力バッファ10は、データラッ
チ21、相補信号発生回路22および書込ドライバ23を含
む。書込ドライバ23と入出力線対I/O,▲▼との間
に書込用スイッチ11dが接続されている。データラッチ2
1は、書込時に外部から与えられる入力データDINをラッ
チして入力データWD2として出力する。相補信号発生回
路22は、入力データWD2から相補データWD1,▲▼
を発生する。書込ドライバ23は、相補データWD1,▲
▼を相補データWD,▲▼として書込用スイッチ回
路11dに与える。書込用スイッチ回路11dは、制御信号φ
5,φ６に応答して、相補データWDおよび▲▼をそれ
ぞれ入出力線I/Oおよび▲▼に与えるかまたは逆
にそれぞれ入出力線▲▼およびI/Oに与える。
チ21、相補信号発生回路22および書込ドライバ23を含
む。書込ドライバ23と入出力線対I/O,▲▼との間
に書込用スイッチ11dが接続されている。データラッチ2
1は、書込時に外部から与えられる入力データDINをラッ
チして入力データWD2として出力する。相補信号発生回
路22は、入力データWD2から相補データWD1,▲▼
を発生する。書込ドライバ23は、相補データWD1,▲
▼を相補データWD,▲▼として書込用スイッチ回
路11dに与える。書込用スイッチ回路11dは、制御信号φ
5,φ６に応答して、相補データWDおよび▲▼をそれ
ぞれ入出力線I/Oおよび▲▼に与えるかまたは逆
にそれぞれ入出力線▲▼およびI/Oに与える。
出力バッファ９は、プリアンプ25、データラッチ26、
相補信号発生回路27および出力回路29を含む。読出用ス
イッチ回路11eは、相補信号発生回路27と出力回路29と
の間に接続されている。プリアンプ25は、読出時に、入
出力線対I/O,▲▼上に読出されたデータを増幅し
てそれを出力データRD2として出力する。データラッチ2
6は、出力データRD2をラッチしてそれを出力データRD1
として出力する。相補信号発生回路27は、出力データRD
1から相補データRD,▲▼を発生する。読出用スイッ
チ回路11eは、制御信号φ5,φ６に応答して、相補デー
タRDおよび▲▼をそれぞれ出力回路29の入力端子ｆ
およびｇに与えるかまたは逆にそれぞれ入力端子ｇおよ
びｆに与える。出力回路29は、相補データRD,▲▼
を受け、最終的に外部に「Ｈ」または「Ｌ」の出力デー
タDOUTを出力する。
相補信号発生回路27および出力回路29を含む。読出用ス
イッチ回路11eは、相補信号発生回路27と出力回路29と
の間に接続されている。プリアンプ25は、読出時に、入
出力線対I/O,▲▼上に読出されたデータを増幅し
てそれを出力データRD2として出力する。データラッチ2
6は、出力データRD2をラッチしてそれを出力データRD1
として出力する。相補信号発生回路27は、出力データRD
1から相補データRD,▲▼を発生する。読出用スイッ
チ回路11eは、制御信号φ5,φ６に応答して、相補デー
タRDおよび▲▼をそれぞれ出力回路29の入力端子ｆ
およびｇに与えるかまたは逆にそれぞれ入力端子ｇおよ
びｆに与える。出力回路29は、相補データRD,▲▼
を受け、最終的に外部に「Ｈ」または「Ｌ」の出力デー
タDOUTを出力する。
書込用スイッチ回路11dおよび読出用スイッチ回路11e
の各々の構成は、第９図に示されるスイッチ回路11cの
構成と同様である。また、制御信号φ5,φ６は、第10図
に示される制御信号発生回路12aにより発生される。こ
の実施例においても、第６図に示されるように、すべて
のブロックa,b,c,dにおいて、メモリセルMCに記憶され
るデータの物理的な配列が同一になる。
の各々の構成は、第９図に示されるスイッチ回路11cの
構成と同様である。また、制御信号φ5,φ６は、第10図
に示される制御信号発生回路12aにより発生される。こ
の実施例においても、第６図に示されるように、すべて
のブロックa,b,c,dにおいて、メモリセルMCに記憶され
るデータの物理的な配列が同一になる。
第13図の実施例では、書込用スイッチ回路11dは、デ
ータDINを受ける入力端子24よりもできる限り後段に設
けられる。これにより、列アドレスが決定するまでにデ
ータが入出力線対1/O,▲▼近くまで入力される。
そのため、列アドレスが決まり次第、そのデータが直ち
にメモリセルに書込まれる。読出時にはデータの流れが
逆であるので、同様な理由により、読出用スイッチ回路
11eは出力端子28の近くに設けられる方がよい。しか
し、読出時には列アドレスが決定してからデータがビッ
ト線BL,▲▼および入出力線対I/O,▲▼を介
して出力されるので、必ずしも読出用スイッチ回路11e
は出力端子28の近くに設けられなくてもよい。
ータDINを受ける入力端子24よりもできる限り後段に設
けられる。これにより、列アドレスが決定するまでにデ
ータが入出力線対1/O,▲▼近くまで入力される。
そのため、列アドレスが決まり次第、そのデータが直ち
にメモリセルに書込まれる。読出時にはデータの流れが
逆であるので、同様な理由により、読出用スイッチ回路
11eは出力端子28の近くに設けられる方がよい。しか
し、読出時には列アドレスが決定してからデータがビッ
ト線BL,▲▼および入出力線対I/O,▲▼を介
して出力されるので、必ずしも読出用スイッチ回路11e
は出力端子28の近くに設けられなくてもよい。
第14図は、この発明のさらに他の実施例による半導体
記憶装置の構成を示すブロック図である。この実施例で
は、スイッチ回路部11によるデータスクランブルを有効
または無効に設定することができる。
記憶装置の構成を示すブロック図である。この実施例で
は、スイッチ回路部11によるデータスクランブルを有効
または無効に設定することができる。
第14図を参照すると、チップ100上にモード切替用パ
ッド31が形成されている。モード切替用パッド31にはモ
ード切替回路30が接続されている。たとえば、モード切
替用パッド31が、接地電位VSSを受ける接地端子32に接
続されると、モード切替回路30は、データスクランブル
を無効にするための「Ｈ」レベルのスクランブルディス
エーブル信号とSDEを発生する。データスクランブルが
有効な場合には、スクランブルディスエーブル信号SDE
は「Ｌ」レベルとなっている。制御信号発生回路12b
は、「Ｈ」レベルのスクランブルディスエーブル信号SD
Eに応答して、データスクランブルを無効にする。
ッド31が形成されている。モード切替用パッド31にはモ
ード切替回路30が接続されている。たとえば、モード切
替用パッド31が、接地電位VSSを受ける接地端子32に接
続されると、モード切替回路30は、データスクランブル
を無効にするための「Ｈ」レベルのスクランブルディス
エーブル信号とSDEを発生する。データスクランブルが
有効な場合には、スクランブルディスエーブル信号SDE
は「Ｌ」レベルとなっている。制御信号発生回路12b
は、「Ｈ」レベルのスクランブルディスエーブル信号SD
Eに応答して、データスクランブルを無効にする。
第15図に、制御信号発生回路12bの詳細な回路構成を
示す。制御信号発生回路12bは、デコード回路13、イン
バータG21、ORゲートG22,G23、NORゲートG24,G25、およ
びNANDゲートG26,G27を含む。スクランブルディスエー
ブル信号SDEが「Ｈ」レベルであるときには、NORゲート
G24およびG25からそれぞれ出力される制御信号φ１およ
びφ３は常時「Ｌ」レベルとなる。このとき、NANDゲー
トG26およびG27からそれぞれ出力される制御信号φ２お
よびφ４は常時「Ｈ」レベルとなる。そのため、第３図
に示されるスイッチ回路11a,11bは、常時、ビット線BL
および▲▼をそれぞれ入出力線I/Oおよび▲
▼に接続する。すなわち、スイッチ回路11a,11bによる
データスクランブル機能が無効となる。
示す。制御信号発生回路12bは、デコード回路13、イン
バータG21、ORゲートG22,G23、NORゲートG24,G25、およ
びNANDゲートG26,G27を含む。スクランブルディスエー
ブル信号SDEが「Ｈ」レベルであるときには、NORゲート
G24およびG25からそれぞれ出力される制御信号φ１およ
びφ３は常時「Ｌ」レベルとなる。このとき、NANDゲー
トG26およびG27からそれぞれ出力される制御信号φ２お
よびφ４は常時「Ｈ」レベルとなる。そのため、第３図
に示されるスイッチ回路11a,11bは、常時、ビット線BL
および▲▼をそれぞれ入出力線I/Oおよび▲
▼に接続する。すなわち、スイッチ回路11a,11bによる
データスクランブル機能が無効となる。
データスクランブル機能は、半導体記憶装置のテスト
を行なうメーカにとっては必要なものであるが、ユーザ
にとっては不要な場合も多いので、第14図の実施例に設
けられるようなデータスクランブルを無効にする機能は
有用である。
を行なうメーカにとっては必要なものであるが、ユーザ
にとっては不要な場合も多いので、第14図の実施例に設
けられるようなデータスクランブルを無効にする機能は
有用である。
なお、上記実施例においては、この発明がツイステッ
ドビット線構成を有する半導体記憶装置に適用されてい
るが、これに限られず、この発明は、その他の構成のメ
モリセルアレイを有する半導体記憶装置にも適用するこ
とができる。
ドビット線構成を有する半導体記憶装置に適用されてい
るが、これに限られず、この発明は、その他の構成のメ
モリセルアレイを有する半導体記憶装置にも適用するこ
とができる。
［発明の効果］ 以上のように第１および第２の発明によれば、相補デ
ータの経路を切替える経路切替手段によって、複数のメ
モリセルに記憶されるデータの物理的な配列が所望の配
列になるように、チップ内部で調整することができる。
そのため、複雑なアレイ構成を有する半導体記憶装置に
おいても、簡単なメモリテスタを使用することにより、
開発時の不良解析等を容易に行なうことができる。した
がって、テストに要するコストひいてはチップコストが
安くなり、安価な半導体記憶装置を提供することが可能
となる。
ータの経路を切替える経路切替手段によって、複数のメ
モリセルに記憶されるデータの物理的な配列が所望の配
列になるように、チップ内部で調整することができる。
そのため、複雑なアレイ構成を有する半導体記憶装置に
おいても、簡単なメモリテスタを使用することにより、
開発時の不良解析等を容易に行なうことができる。した
がって、テストに要するコストひいてはチップコストが
安くなり、安価な半導体記憶装置を提供することが可能
となる。
第１図はこの発明の一実施例による半導体記憶装置の全
体構成を示すブロック図である。第２図は第１図の半導
体記憶装置の主要部の詳細な構成を示す図である。第３
図は第２図の半導体記憶装置に含まれるスイッチ回路の
構成を示す回路図である。第４図は第１図に示される制
御信号発生回路の構成を示す回路図である。第５図はス
イッチ回路の動作を説明するための図である。第６図は
第１図の半導体記憶装置において複数のメモリセルに記
憶されるデータの配列を説明するための模式図である。
第７図はメモリテストの基本的な構成を示すブロック図
である。第８図はこの発明の他の実施例による半導体記
憶装置の主要部の構成を示す図である。第９図は第８図
の半導体記憶装置に含まれるスイッチ回路の構成を示す
回路図である。第10図は第８図の実施例による半導体記
憶装置に含まれる制御信号発生回路の構成を示す回路図
である。第11図は第９図のスイッチ回路の動作を説明す
るための図である。第12図はこの発明のさらに他の実施
例による半導体記憶装置の主要部の構成を示す図であ
る。第13図はこの発明のさらに他の実施例による半導体
記憶装置の一部の構成を示すブロック図である。第14図
はこの発明のさらに他の実施例による半導体記憶装置の
全体構成を示すブロック図である。第15図は第14図の半
導体記憶装置に含まれる制御信号発生回路の構成を示す
回路図である。第16図は従来の半導体記憶装置の主要部
の構成を示す図である。第17図は第16図の半導体記憶装
置において複数のメモリセルに記憶されるデータの配列
を示す図である。第18図はツイステッドビット線構成を
有する従来の半導体記憶装置の主要部の構成を示す図で
ある。第19図は第18図の半導体記憶装置において複数の
メモリセルに記憶されるデータの配列を示す図である。 図において、１はメモリセルアレイ、３は行デコーダ、
４はセンスアンプ部、５はI/Oスイッチ部、６は列デコ
ーダ、９は出力バッファ、10は入力バッファ、11はスイ
ッチ回路部、12,12a,12bは制御信号発生回路、11a,11b,
11c,11d,11eはスイッチ回路、WLはワード線、BL,▲
▼はビット線対、MCはメモリセル、I/O,▲▼は入
出力線対である。 なお、各図中、同一符号は同一または相当部分を示す。
体構成を示すブロック図である。第２図は第１図の半導
体記憶装置の主要部の詳細な構成を示す図である。第３
図は第２図の半導体記憶装置に含まれるスイッチ回路の
構成を示す回路図である。第４図は第１図に示される制
御信号発生回路の構成を示す回路図である。第５図はス
イッチ回路の動作を説明するための図である。第６図は
第１図の半導体記憶装置において複数のメモリセルに記
憶されるデータの配列を説明するための模式図である。
第７図はメモリテストの基本的な構成を示すブロック図
である。第８図はこの発明の他の実施例による半導体記
憶装置の主要部の構成を示す図である。第９図は第８図
の半導体記憶装置に含まれるスイッチ回路の構成を示す
回路図である。第10図は第８図の実施例による半導体記
憶装置に含まれる制御信号発生回路の構成を示す回路図
である。第11図は第９図のスイッチ回路の動作を説明す
るための図である。第12図はこの発明のさらに他の実施
例による半導体記憶装置の主要部の構成を示す図であ
る。第13図はこの発明のさらに他の実施例による半導体
記憶装置の一部の構成を示すブロック図である。第14図
はこの発明のさらに他の実施例による半導体記憶装置の
全体構成を示すブロック図である。第15図は第14図の半
導体記憶装置に含まれる制御信号発生回路の構成を示す
回路図である。第16図は従来の半導体記憶装置の主要部
の構成を示す図である。第17図は第16図の半導体記憶装
置において複数のメモリセルに記憶されるデータの配列
を示す図である。第18図はツイステッドビット線構成を
有する従来の半導体記憶装置の主要部の構成を示す図で
ある。第19図は第18図の半導体記憶装置において複数の
メモリセルに記憶されるデータの配列を示す図である。 図において、１はメモリセルアレイ、３は行デコーダ、
４はセンスアンプ部、５はI/Oスイッチ部、６は列デコ
ーダ、９は出力バッファ、10は入力バッファ、11はスイ
ッチ回路部、12,12a,12bは制御信号発生回路、11a,11b,
11c,11d,11eはスイッチ回路、WLはワード線、BL,▲
▼はビット線対、MCはメモリセル、I/O,▲▼は入
出力線対である。 なお、各図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 築出 正樹 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 大石 司 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭59−210591（ＪＰ，Ａ) 特開 昭63−183690（ＪＰ，Ａ) 特開 昭61−160900（ＪＰ，Ａ)
Claims (2)
- 【請求項１】同一チップ上に形成される半導体記憶装置
であって、 複数のメモリセル、 外部から与えられるアドレス信号に応答して前記複数の
メモリセルのいずれかを選択する選択手段、 前記選択手段により選択されたメモリセルに対してデー
タの書込または読出を行なうための第１および第２のデ
ータ線からなる少なくとも１組のデータ線対、 相補データを伝達する第１および第２の経路を有し、外
部から与えられる入力データを相補データとして前記デ
ータ線対に与えるかまたは前記データ線対から与えられ
る相補データを出力データとして外部に出力する入出力
手段、および 前記データ線対と前記入出力手段との間に結合される経
路切替手段を備え、 前記経路切替手段は、前記アドレス信号に応答して前記
第１および第２の経路を前記第１および第２のデータ線
にそれぞれ結合させるかまたは前記第１および第２の経
路を逆に前記第２および第１の経路にそれぞれ結合させ
る機能を有し、 前記経路切替手段の前記機能を有効にするかまたは無効
にするかを設定する設定手段をさらに備える、半導体記
憶装置。 - 【請求項２】同一チップ上に形成される半導体記憶装置
であって、 少なくとも第１および第２の行に配列される複数のメモ
リセル、 外部から与えられるアドレス信号に応答して前記複数の
メモリセルのいずれかを選択する選択手段、 前記複数のメモリセルに接続されかつ前記選択手段によ
り選択されたメモリセルに対してデータの書込または読
出を行なうための第１および第２のデータ線からなる少
なくとも１組のデータ線対を備え、 前記第１のデータ線は前記第１の行に配列されるメモリ
セルに接続される部分と、前記第２の行に配列されるメ
モリセルに接続される部分を有し、かつ第２のデータ線
は前記第２の行に配列されるメモリセルに接続される部
分と前記第１の行に配列されるメモリセルに接続される
部分とを有するように、前記第１および第２のデータ線
対が互いに交差し、 相補データを伝達する第１および第２の経路を有し、外
部から与えられる入力データを相補データとして前記デ
ータ線対に与えるかまたは前記データ線対から与えられ
る相補データを出力データとして外部に出力する入出力
手段、および 前記データ線対と前記入出力手段との間に結合される経
路切替手段をさらに備え、 前記経路切替手段は、前記アドレス信号に応答して前記
第１および第２の経路を前記第１および第２のデータ線
にそれぞれ結合させるかまたは前記第１および第２の経
路を逆に前記第２および第１の経路にそれぞれ結合させ
る機能を有する、半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1119211A JP2626916B2 (ja) | 1989-05-12 | 1989-05-12 | 半導体記憶装置 |
| US07/741,208 US5136543A (en) | 1989-05-12 | 1991-07-31 | Data descrambling in semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1119211A JP2626916B2 (ja) | 1989-05-12 | 1989-05-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02297789A JPH02297789A (ja) | 1990-12-10 |
| JP2626916B2 true JP2626916B2 (ja) | 1997-07-02 |
Family
ID=14755690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1119211A Expired - Fee Related JP2626916B2 (ja) | 1989-05-12 | 1989-05-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626916B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09147597A (ja) * | 1995-11-07 | 1997-06-06 | Micron Technol Inc | メモリ集積回路チップ、その製造方法及びその試験方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210591A (ja) * | 1983-05-13 | 1984-11-29 | Hitachi Micro Comput Eng Ltd | ダイナミツクメモリ |
| JPS61160900A (ja) * | 1984-12-31 | 1986-07-21 | Nec Corp | Ｒａｍの書込み読出し回路 |
| JPS63183690A (ja) * | 1987-01-26 | 1988-07-29 | Hitachi Ltd | ダイナミツク型ｒａｍ |
-
1989
- 1989-05-12 JP JP1119211A patent/JP2626916B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02297789A (ja) | 1990-12-10 |
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Legal Events
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|---|---|---|---|
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