JPS59210591A - ダイナミツクメモリ - Google Patents
ダイナミツクメモリInfo
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- JPS59210591A JPS59210591A JP58082747A JP8274783A JPS59210591A JP S59210591 A JPS59210591 A JP S59210591A JP 58082747 A JP58082747 A JP 58082747A JP 8274783 A JP8274783 A JP 8274783A JP S59210591 A JPS59210591 A JP S59210591A
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- JP
- Japan
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- data line
- data
- memory cell
- memory
- signal
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明はン゛イナミックメモリに関し、特にメモリア
レイが相補データ線対を有するように構成されたダイナ
ミックメモリに関する。
レイが相補データ線対を有するように構成されたダイナ
ミックメモリに関する。
近年、ダイナミックＲＡＭ （ランダム・アクセス・メ
モリ）ではメモリアレイ内に相補データ線対り、Ｄが配
設され、半数のメモリセルがトウルー系のデータ線りに
、また残りの半数のメモリセルがバー系のデータ線ＤＫ
接続されている。七し７て、一対の相補データ線り、Ｄ
の電位差を増幅することによって、データの読み出しを
行なうようにされている。
モリ）ではメモリアレイ内に相補データ線対り、Ｄが配
設され、半数のメモリセルがトウルー系のデータ線りに
、また残りの半数のメモリセルがバー系のデータ線ＤＫ
接続されている。七し７て、一対の相補データ線り、Ｄ
の電位差を増幅することによって、データの読み出しを
行なうようにされている。
この場合、センス系や入出力回路の構成上の都合からト
ウルー系のデータｇＤに接続されているメモリセルは、
内部の情報蓄積用キャパシタに電荷が蓄積砦れていると
ロジカルデータ” １ ”が岩き込壕れている状態とさ
れる。−力、バー系のデータｉＤに接続されているメモ
リセルは、キャパシタに電荷が蓄積されていない状態が
ロジカルデータ” １ ”が書き込まれている軟硬に対
応される。
ウルー系のデータｇＤに接続されているメモリセルは、
内部の情報蓄積用キャパシタに電荷が蓄積砦れていると
ロジカルデータ” １ ”が岩き込壕れている状態とさ
れる。−力、バー系のデータｉＤに接続されているメモ
リセルは、キャパシタに電荷が蓄積されていない状態が
ロジカルデータ” １ ”が書き込まれている軟硬に対
応される。
ところで、ダイナミックＲＡＭの評価、テスティングの
際に、例えは、ある一つのメモリセルに着目し２、その
メモリセルの′電荷のリーク等を検査するような場合、
その着目したメモリセルをフィジカルデータ” １ ”
の状態すなわち情報蓄積用キャパシタに電荷を蓄えさせ
た状態にし、その周囲のメモリセルをすべてフィジカル
データパ０″′の状態にさせる必要がある。この場合、
着目したメモリセルがトウルー系のデータｉＤに接続さ
れているならば、ロジカルデータの＋＋ １ ＋＋を書
き込んでやれはよい。しかし２、着目したメモリセルが
バー系のデータ線りに接続されている場合には、そこに
ロジカルデータで０″を腿き込んでやる必要がある。
際に、例えは、ある一つのメモリセルに着目し２、その
メモリセルの′電荷のリーク等を検査するような場合、
その着目したメモリセルをフィジカルデータ” １ ”
の状態すなわち情報蓄積用キャパシタに電荷を蓄えさせ
た状態にし、その周囲のメモリセルをすべてフィジカル
データパ０″′の状態にさせる必要がある。この場合、
着目したメモリセルがトウルー系のデータｉＤに接続さ
れているならば、ロジカルデータの＋＋ １ ＋＋を書
き込んでやれはよい。しかし２、着目したメモリセルが
バー系のデータ線りに接続されている場合には、そこに
ロジカルデータで０″を腿き込んでやる必要がある。
このことは、着目し女メモリセルの周囲のメモリセルに
ついても同様であシ、まわりをすべてフィジカルデータ
゛０″にさせるには、バー系のデータ線りに接続されて
いるメモリセルにはトウルー系のデータ線りに接続され
ているメモリセルとは逆のロジカルデータ“１”を書き
込んでやらなければならない。
ついても同様であシ、まわりをすべてフィジカルデータ
゛０″にさせるには、バー系のデータ線りに接続されて
いるメモリセルにはトウルー系のデータ線りに接続され
ているメモリセルとは逆のロジカルデータ“１”を書き
込んでやらなければならない。
そのため、上記のような検査における１込み操作が極め
て面倒となり、フィジカルデータとロジカルデータの不
一致を自動的に補正するスクランブラ−と称する装置に
たよらざるを得々いという不都合があった。
て面倒となり、フィジカルデータとロジカルデータの不
一致を自動的に補正するスクランブラ−と称する装置に
たよらざるを得々いという不都合があった。
この発明は上記のような背景の下になされたもので、ス
クランブラ−等の装置を用込ることなく、容易に任意の
メモリセルに所望のフィジカルデータを書き込むことが
できるようにし２、また、試験、評価の際にすべてのメ
モリセルにフィジカルデータが０″′を書き込むイニシ
ャライズが不要になるようカダイナミックメモリを提供
することを目的とする。
クランブラ−等の装置を用込ることなく、容易に任意の
メモリセルに所望のフィジカルデータを書き込むことが
できるようにし２、また、試験、評価の際にすべてのメ
モリセルにフィジカルデータが０″′を書き込むイニシ
ャライズが不要になるようカダイナミックメモリを提供
することを目的とする。
本発明の前記方らびにそのほかの目的と新規な特徴は、
本明細香の記述および添附図面からあきらかになるであ
ろう。
本明細香の記述および添附図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡増に歓明すれば下記のとおりである。
を簡増に歓明すれば下記のとおりである。
すなわちこの発明は、例えはコモンデータ線の途中にト
ウルー系とバー系の各々の信号経路を切り換える切換え
回路を般け、この切換え回路をメモリアレイの構成に応
じた適邑なアドレス信号に対応させて切換え動作させる
ように構成することによって、バー系のデータ線に接続
されたメモリセルがアドレッシングされるときは自動的
にトウルー系とバー系のコモンデータ線が入れ換わるよ
うにされ、これによって全ビ１．トのフィジカルデータ
とロジカルデータとを完全に一致させて試験、評価時の
データの書込みおよびイニシャライズを簡略化させるも
のである。
ウルー系とバー系の各々の信号経路を切り換える切換え
回路を般け、この切換え回路をメモリアレイの構成に応
じた適邑なアドレス信号に対応させて切換え動作させる
ように構成することによって、バー系のデータ線に接続
されたメモリセルがアドレッシングされるときは自動的
にトウルー系とバー系のコモンデータ線が入れ換わるよ
うにされ、これによって全ビ１．トのフィジカルデータ
とロジカルデータとを完全に一致させて試験、評価時の
データの書込みおよびイニシャライズを簡略化させるも
のである。
以下図面を用いてこの発明を具体的に説明する。
第１図は本発明に係るダイナミックＲＡＭの一実施例を
示すものである。図において、１は複ｖ個のメモリセル
がマトリックス状に配設されてなるメモリアレイである
。このメモリアレイ１はいわゆる折り返しビ、、ト線（
データ線）方式を採用し、ており、メモリアレイ１内に
はｍ本のワード線ｗ、−−ｗＩ１１と、ｎ対の相補デー
タ線Ｄｌ 、Ｄｌ〜Ｄｎ、Ｄｏが格子状に配設これてい
る。そして、各ワード線ｗ、−ｗｍとデータ線り、−ｗ
ＤｎもしくはＤ１〜ＤＩｌとの交点に、それぞれ情報＠
私用のキャパシタとスイッチＭＯ８ＦＦｉＴとで構成さ
ｎ−ｆｃメモリセルＭ口〜Ｍｎｍが配設されている。
示すものである。図において、１は複ｖ個のメモリセル
がマトリックス状に配設されてなるメモリアレイである
。このメモリアレイ１はいわゆる折り返しビ、、ト線（
データ線）方式を採用し、ており、メモリアレイ１内に
はｍ本のワード線ｗ、−−ｗＩ１１と、ｎ対の相補デー
タ線Ｄｌ 、Ｄｌ〜Ｄｎ、Ｄｏが格子状に配設これてい
る。そして、各ワード線ｗ、−ｗｍとデータ線り、−ｗ
ＤｎもしくはＤ１〜ＤＩｌとの交点に、それぞれ情報＠
私用のキャパシタとスイッチＭＯ８ＦＦｉＴとで構成さ
ｎ−ｆｃメモリセルＭ口〜Ｍｎｍが配設されている。
特に制限されないが、との実施例では、同一のワード線
に接続されたメモリセルはすべて各相補データ線対のう
ちトウルー系またはバー系のデータ線に接続され、かつ
ワード線２本おきにトウルー系のデータ線Ｄ□〜Ｄｎに
接続されたメモリセルとバー系のデータ線り、−ＤｎＫ
接続されたメモリセルが並ぶように配置されている。
に接続されたメモリセルはすべて各相補データ線対のう
ちトウルー系またはバー系のデータ線に接続され、かつ
ワード線２本おきにトウルー系のデータ線Ｄ□〜Ｄｎに
接続されたメモリセルとバー系のデータ線り、−ＤｎＫ
接続されたメモリセルが並ぶように配置されている。
２はアドレスマルテブレクス方式により外部から２回に
分けて与えられるＸ系のアドレス信号ＡＸ１とＹ系のア
ドレス信号Ａｙｊをラッチし、内部アドレス信号ａｚｌ
、コとａｙｊ 、ａｙｊを発生するアドレスバッファ回
路テある。
分けて与えられるＸ系のアドレス信号ＡＸ１とＹ系のア
ドレス信号Ａｙｊをラッチし、内部アドレス信号ａｚｌ
、コとａｙｊ 、ａｙｊを発生するアドレスバッファ回
路テある。
３は上記アドレスバヴファ回路２がら出力される内部ア
ドレス信号ａｘｉ 、ａｘｉを受けて上記メモリアレイ
１内の対応された一本のワード線を選択するＸデコーダ
回路である。この実施例では、トウルー系のデータ線り
、％Ｄ、ｎに接続されたメモリセルと、バー系のデータ
線Ｄ１〜Ｄｎに接続されたメモリセルとは、特に制限さ
れないが、アドレス信号ＡＸＩＫ対応されて各々選択さ
れるように構成されている。つま如、トウルー系のデー
タ線Ｄ１〜ＤｎＶｃ接続されたメモリセルをアクセスす
るワード線Ｗ、、Ｗ２ 、Ｗ５ 、Ｗ６・・・・・・姫
′アドレス傷号ＡＸＩＫ基づく内部制御信号ａＸｉ
がハイレベルのとき連部レベルにされ、また、バー系の
データ線Ｄ１〜Ｄｎに接続されたメモリセルをアクセス
するワード線Ｗ３ 、Ｗ４ ・・・・・・Ｗ□−、、Ｗ
Ｉｎは、内部アドレス係号巾ヌハイレベル（すなわチＡ
ｘ、がロウレベル）のとき選択レベルにこれるようにＸ
デコーダ回路３が構成されている。
ドレス信号ａｘｉ 、ａｘｉを受けて上記メモリアレイ
１内の対応された一本のワード線を選択するＸデコーダ
回路である。この実施例では、トウルー系のデータ線り
、％Ｄ、ｎに接続されたメモリセルと、バー系のデータ
線Ｄ１〜Ｄｎに接続されたメモリセルとは、特に制限さ
れないが、アドレス信号ＡＸＩＫ対応されて各々選択さ
れるように構成されている。つま如、トウルー系のデー
タ線Ｄ１〜ＤｎＶｃ接続されたメモリセルをアクセスす
るワード線Ｗ、、Ｗ２ 、Ｗ５ 、Ｗ６・・・・・・姫
′アドレス傷号ＡＸＩＫ基づく内部制御信号ａＸｉ
がハイレベルのとき連部レベルにされ、また、バー系の
データ線Ｄ１〜Ｄｎに接続されたメモリセルをアクセス
するワード線Ｗ３ 、Ｗ４ ・・・・・・Ｗ□−、、Ｗ
Ｉｎは、内部アドレス係号巾ヌハイレベル（すなわチＡ
ｘ、がロウレベル）のとき選択レベルにこれるようにＸ
デコーダ回路３が構成されている。
また、回路符号５Ａｌ−８Ａｎで示書れるのは、各相補
データ線対りとＤの電位差を検出、増幅し７て１、Ｘデ
コーダ回路３によって選択されたメモリセルの情報を読
み出すセンスアンプである。
データ線対りとＤの電位差を検出、増幅し７て１、Ｘデ
コーダ回路３によって選択されたメモリセルの情報を読
み出すセンスアンプである。
ａ−ｓｗ、−ｃ−ｓｗｎで示されるのは、それぞれ上記
各相補データ線対Ｄエ 、Ｄ！〜Ｄｎ 、 ＤＤに饅け
られ、これらを選択的にコモンデータ線苅ＣＤ、ＣＤに
接続させるためのスイッチＭＯ８ＦＥＴ ＱＨ、Ｑｌ
”””Ｑｎ＋ Ｑ ｎからなるカラムスイッチである。
各相補データ線対Ｄエ 、Ｄ！〜Ｄｎ 、 ＤＤに饅け
られ、これらを選択的にコモンデータ線苅ＣＤ、ＣＤに
接続させるためのスイッチＭＯ８ＦＥＴ ＱＨ、Ｑｌ
”””Ｑｎ＋ Ｑ ｎからなるカラムスイッチである。
これらのカラムスイッチＣ−５Ｗｌ〜Ｃ−５Ｗｎは、上
記アドレスバッファ回路２から出力される内部アドレス
信号ａｙｊ 、＆ｙｊを受けて、Ｙアドレス信号Ａｙｊ
をデコードするＸデコーダ回路４の出力によって、その
うち一つがオン状態にされて、対応された一苅の相補デ
ータ藏対り。
記アドレスバッファ回路２から出力される内部アドレス
信号ａｙｊ 、＆ｙｊを受けて、Ｙアドレス信号Ａｙｊ
をデコードするＸデコーダ回路４の出力によって、その
うち一つがオン状態にされて、対応された一苅の相補デ
ータ藏対り。
Ｄをコモンデータ線ＣＤ 、ＣＤに接続させる。
一対の相補データｉＤ、ＤがカラムスイッチＣ−５Ｗに
よってコモンデータ線に接続てれると、上記センスアン
プＳＡ、〜ＳＡｎによって読み出された読出し信号がメ
インアンプ５に送られ、あるいは入力バッファ６ａから
入力された書込みデータが相補データ線り、Ｄに供給さ
れ選択されて層るメモリセルの情報の書き込みが行なわ
れるようにされている。
よってコモンデータ線に接続てれると、上記センスアン
プＳＡ、〜ＳＡｎによって読み出された読出し信号がメ
インアンプ５に送られ、あるいは入力バッファ６ａから
入力された書込みデータが相補データ線り、Ｄに供給さ
れ選択されて層るメモリセルの情報の書き込みが行なわ
れるようにされている。
そして、この実施例では、上記コモンデータ線ＣＯＤ、
ＣＤの途中に、互いの信号伝達経路を切シ換えるための
切換え回路７が般けられている。この切換え回路７は、
例えば図に示すように、トウルー系とバー系の各々のコ
モンデータｉＣＤとＣＤ上にそれぞれ設けられたスイッ
チＭ ＯＥＩ ＦＩＴＱ＋＋ ＊ Ｑｌｚ と、この
ＭＯ８ＦＥｉＴＱ、ｘｔ 、Ｑｌ２と並んで、ＭＯ８Ｆ
ＢＴＱ、、とソース側とＭＯ８ＦＫＴＱ、１２のドレイ
ン側とを接続はせるために設けられたＭＯ８ＦＦｉＴＱ
、ｔｓと、ＭＯ８ＦＦｉＴＱ、１゜のドレイン側とＭＯ
８ＦＥＴＱ、、ｚのソース側とを接続させるために設け
られたＭＯ８ＦＥＴＱ、４とによって構成されて込る。
ＣＤの途中に、互いの信号伝達経路を切シ換えるための
切換え回路７が般けられている。この切換え回路７は、
例えば図に示すように、トウルー系とバー系の各々のコ
モンデータｉＣＤとＣＤ上にそれぞれ設けられたスイッ
チＭ ＯＥＩ ＦＩＴＱ＋＋ ＊ Ｑｌｚ と、この
ＭＯ８ＦＥｉＴＱ、ｘｔ 、Ｑｌ２と並んで、ＭＯ８Ｆ
ＢＴＱ、、とソース側とＭＯ８ＦＫＴＱ、１２のドレイ
ン側とを接続はせるために設けられたＭＯ８ＦＦｉＴＱ
、ｔｓと、ＭＯ８ＦＦｉＴＱ、１゜のドレイン側とＭＯ
８ＦＥＴＱ、、ｚのソース側とを接続させるために設け
られたＭＯ８ＦＥＴＱ、４とによって構成されて込る。
そして、上記ＭＯ８ＦＥＴＱＩＩとＱｌ２ はアドレス
バッファ回路２から供給される内部アドレス信号ＦＬｚ
□をゲートに受けてオン、オフ制御され、またＭＯＳ
Ｆ Ｅ Ｔ Ｑ、よ３とＱｌ４は同じくアドレスバッフ
ァ回路２から供給される内部アドレス信号マ音をゲート
に受けてオン、オフ制御されるようになっている。
バッファ回路２から供給される内部アドレス信号ＦＬｚ
□をゲートに受けてオン、オフ制御され、またＭＯＳ
Ｆ Ｅ Ｔ Ｑ、よ３とＱｌ４は同じくアドレスバッフ
ァ回路２から供給される内部アドレス信号マ音をゲート
に受けてオン、オフ制御されるようになっている。
しかして、上記実施例では、内部アドレス信号ａ ｚ
１がハイレベルのときトウルー系のデータ線りに接続さ
れたメモリセルが選択され、内部アドレス信号ａ ｚ
Ｊがハイレベルのときバー系のデータ線りに接続された
メモリセルが選択されるように、メモリアレイ１および
Ｘデコーダ回路３が構成されている。
１がハイレベルのときトウルー系のデータ線りに接続さ
れたメモリセルが選択され、内部アドレス信号ａ ｚ
Ｊがハイレベルのときバー系のデータ線りに接続された
メモリセルが選択されるように、メモリアレイ１および
Ｘデコーダ回路３が構成されている。
一万、内部アドレス係号’Ｘ＋がハイレベルにされると
、切換え回路７内のスイッチはＭＯ８ＦＥＴＱ、目とＱ
ｌ２ がオンされ、Ｍ ＯＳ Ｆ Ｂ Ｔ Ｑ １３と
Ｑｌ４がオフされる。また、内部アドレス信号ａＸＩが
ロウレベルにされａＸｌがハイレベルにされると、Ｍ
ＯＳＦ Ｗ Ｔ Ｑ ！３とＱｌ４ がオンされ、Ｑ、
１１とＱ、１２はオフされるようにされている。
、切換え回路７内のスイッチはＭＯ８ＦＥＴＱ、目とＱ
ｌ２ がオンされ、Ｍ ＯＳ Ｆ Ｂ Ｔ Ｑ １３と
Ｑｌ４がオフされる。また、内部アドレス信号ａＸＩが
ロウレベルにされａＸｌがハイレベルにされると、Ｍ
ＯＳＦ Ｗ Ｔ Ｑ ！３とＱｌ４ がオンされ、Ｑ、
１１とＱ、１２はオフされるようにされている。
そのため、トウルー系のデータ線りに接続されているメ
モリセルが選択されたときは、従来のメモリと同じよう
にセンスアンプＳＡによって読み出された信号がそのま
まメインアンプ５へ送られて増幅もれ、出カバ、・ファ
６ｂよシ読出し信号と一致しまたハイまたはロウレベル
の信号が出力される。めろいは、入カバ、ファ６ａに入
力された魯き込みデータの真レベルの書込み信号ａｌｎ
がトウルー系のデータ線に供給されて、選択されている
メモリセルへの書き込みが行なわれる。
モリセルが選択されたときは、従来のメモリと同じよう
にセンスアンプＳＡによって読み出された信号がそのま
まメインアンプ５へ送られて増幅もれ、出カバ、・ファ
６ｂよシ読出し信号と一致しまたハイまたはロウレベル
の信号が出力される。めろいは、入カバ、ファ６ａに入
力された魯き込みデータの真レベルの書込み信号ａｌｎ
がトウルー系のデータ線に供給されて、選択されている
メモリセルへの書き込みが行なわれる。
これに対し、バー系のデータ線りに接続書れているメモ
リセルが選択されたときは、切換え回路７内のスイッチ
はＭ ＯＳ Ｆ Ｅ Ｔ Ｑ 工□とＱｉｚがオフてれ
、代わシにＭ ＯＳ Ｆ Ｅ Ｔ Ｑ１３とＱ目がオン
されるようになる。従って、センスアンプＳＡによって
増幅されたトウルー系のデータ線りのレベルとバー系の
データｉＤのレベル差は、反転されてメインアンプＭＡ
に送られて増幅される。また、同様に入カバ１．ファ６
ａからの書込み信号ｄｉｎ 、 ｄｉｎは、切換え回路
７によって逆に入れ換えられて相補データ線対り、Ｄに
伝えられる。
リセルが選択されたときは、切換え回路７内のスイッチ
はＭ ＯＳ Ｆ Ｅ Ｔ Ｑ 工□とＱｉｚがオフてれ
、代わシにＭ ＯＳ Ｆ Ｅ Ｔ Ｑ１３とＱ目がオン
されるようになる。従って、センスアンプＳＡによって
増幅されたトウルー系のデータ線りのレベルとバー系の
データｉＤのレベル差は、反転されてメインアンプＭＡ
に送られて増幅される。また、同様に入カバ１．ファ６
ａからの書込み信号ｄｉｎ 、 ｄｉｎは、切換え回路
７によって逆に入れ換えられて相補データ線対り、Ｄに
伝えられる。
つまり、入力データＤｉｎの真レベルのバッファ出力（
ｔｉｎがバー系のデータ線りに供給され、入力データＤ
ｉｎの偽レベルの書込み信号ａｌｎがトウルー系のデー
タ線ＤＫ俳給され、書き込みが行なわれる。
ｔｉｎがバー系のデータ線りに供給され、入力データＤ
ｉｎの偽レベルの書込み信号ａｌｎがトウルー系のデー
タ線ＤＫ俳給され、書き込みが行なわれる。
このようにして、上記実施例では、バー系のデータ線り
に接続されているメモリセルの読出し、碧込みが、従来
と異方りトウルー系のデータｉＤに接続されたメモリセ
ルの読出し書込みと全く同様に行々われるようになる。
に接続されているメモリセルの読出し、碧込みが、従来
と異方りトウルー系のデータｉＤに接続されたメモリセ
ルの読出し書込みと全く同様に行々われるようになる。
従って、実施例のメモリでは、メモリセルのフィジカル
データと外部のロジカルデータとが完全に一致するよう
になる。
データと外部のロジカルデータとが完全に一致するよう
になる。
そのため、あるアドレス位置のメモリセルに所望のデー
タを書き込む場合に、そのメモリセルがトウルー系のデ
ータ線に接続されているかバー系のデータ線に接続され
ているかに応じて、書込みデータを変えてやる必要がな
い。その結果、メモリの試験、評価時にスクランブラ−
等の装置を用いることなく、簡学に所望のフィジカルデ
ータを壱き込んで検査を行なうことかで′きる。
タを書き込む場合に、そのメモリセルがトウルー系のデ
ータ線に接続されているかバー系のデータ線に接続され
ているかに応じて、書込みデータを変えてやる必要がな
い。その結果、メモリの試験、評価時にスクランブラ−
等の装置を用いることなく、簡学に所望のフィジカルデ
ータを壱き込んで検査を行なうことかで′きる。
さらに、上記実施例のようなＭＯＢダイナミックメモリ
では、電源オン時に各メモリセル内のキャパシタに電荷
がチャージされていないので、全ビ、ットにフィジカル
データの” ｏ ”が書き込まれている。そのため、テ
スティン（時等において、メモリ内のすべてのデータ（
ロジカルデータ）ヲ” ｏ ”にするようなイニシャラ
イズが必要とされる場合、従来の回路形式では、バー系
のデータ線に接続されているメモリセル（電源オイ時の
フィジカルデータが１０″従ってロジカルデータは１″
にざり、ている）に、いちいち′１″を書き込んでやら
なければなら々かった。これに対し、本発明の回路形式
によれば、フィジカルデータとロジカルデータとが全ビ
２トにわたって一致しており、ｍ源オン時に全ビットの
ロジカルデータがフィジカルデータと同じ０′″にされ
る。そのため、わざわざ全ビ１．トを′Ｏ″にさせるイ
ニシャライズが不要に々るという利点がある。
では、電源オン時に各メモリセル内のキャパシタに電荷
がチャージされていないので、全ビ、ットにフィジカル
データの” ｏ ”が書き込まれている。そのため、テ
スティン（時等において、メモリ内のすべてのデータ（
ロジカルデータ）ヲ” ｏ ”にするようなイニシャラ
イズが必要とされる場合、従来の回路形式では、バー系
のデータ線に接続されているメモリセル（電源オイ時の
フィジカルデータが１０″従ってロジカルデータは１″
にざり、ている）に、いちいち′１″を書き込んでやら
なければなら々かった。これに対し、本発明の回路形式
によれば、フィジカルデータとロジカルデータとが全ビ
２トにわたって一致しており、ｍ源オン時に全ビットの
ロジカルデータがフィジカルデータと同じ０′″にされ
る。そのため、わざわざ全ビ１．トを′Ｏ″にさせるイ
ニシャライズが不要に々るという利点がある。
なお、上記実施例では、内部アドレス信号ａＸＩｖａＸ
Ｉによって切換え回路７の切り換えを行なうよう１ｃシ
、ているが、この信号はこれに限定されるものではなく
、メモリアレイおよびＸデコーダの構成に応じて、バー
系のデータ線に接続されたすべてのメモリセルをトウル
ー系のそれと区別するために使用されるアドレス信号を
用いることができることは勿論である。例えは、第２図
に示すようにメモリアレイ１が２つのマット１ａ、１ｂ
で構成され、一方のメモリマット１ａ内にはトウルー系
のデータ線が、また他方のメモリマツ）ｌｂにはバー系
のデータ線が配設されるようにされたいわゆるオープン
ビ、、、 ） 線（データ線）方式を採用したメモリで
は、マ、７トの選択を行ガう例えは、Ａｘｏのようなア
ドレス信号に基づいて切換え回路７０制御信号を形成す
ることができる。
Ｉによって切換え回路７の切り換えを行なうよう１ｃシ
、ているが、この信号はこれに限定されるものではなく
、メモリアレイおよびＸデコーダの構成に応じて、バー
系のデータ線に接続されたすべてのメモリセルをトウル
ー系のそれと区別するために使用されるアドレス信号を
用いることができることは勿論である。例えは、第２図
に示すようにメモリアレイ１が２つのマット１ａ、１ｂ
で構成され、一方のメモリマット１ａ内にはトウルー系
のデータ線が、また他方のメモリマツ）ｌｂにはバー系
のデータ線が配設されるようにされたいわゆるオープン
ビ、、、 ） 線（データ線）方式を採用したメモリで
は、マ、７トの選択を行ガう例えは、Ａｘｏのようなア
ドレス信号に基づいて切換え回路７０制御信号を形成す
ることができる。
捷た、上記実施例では切換え回路７内のＭＯ８Ｆ］１Ｃ
ＴＱ、１ｔ〜Ｑ＋４ を内部アドレス信号ａＸｉ
。
ＴＱ、１ｔ〜Ｑ＋４ を内部アドレス信号ａＸｉ
。
ａ ｚ １によってオン、オフζせるようにしている。
そのため信号のレベルがあまり高くならずＭ Ｏ５ＦＥ
ＴＱ工、〜Ｑ、＋４ が充分にオンされないおそれがあ
る。そこで、内部アドレス信号ａ、Ｘｌ ｌ ａＸＩを
適当なタイミングで押し上げるブースト回路を設けて、
ＭＯ８ＦＫＴＱ、、〜ＱＩ４ を強くオンさせることに
より、センスアンプの読出し、信号のレベルが下がるこ
となく充分なレベルでメインアンプ５に供給されるよう
にしてもよい。
ＴＱ工、〜Ｑ、＋４ が充分にオンされないおそれがあ
る。そこで、内部アドレス信号ａ、Ｘｌ ｌ ａＸＩを
適当なタイミングで押し上げるブースト回路を設けて、
ＭＯ８ＦＫＴＱ、、〜ＱＩ４ を強くオンさせることに
より、センスアンプの読出し、信号のレベルが下がるこ
となく充分なレベルでメインアンプ５に供給されるよう
にしてもよい。
以上説明したごとくこの発明は、メモリアレイ内に配設
された相補データ線対の信号の入出力経路（コモンデー
タ想）を切シ換える切換え回路を酢け、メモリアレイお
よびＸデコーダ回路の構成に応じた適当なアドレス信号
に対応して上記切換え回路を動作させるようにしたので
、例えば、パー系のデータ線に接続されたメモリセルが
アドレッシングされるときは自動的にトウルー系とバー
系のコモンデータ線が入れ換わることにより、全ビット
のフィジカルデータとロジカルデータとが完全に一致す
るようになる。その結果、スクランブラ−勢の装置を用
いることなく任意のメモリセルに所望のデータを簡単に
壱き込むことができるようになシ、試験・評価が容易に
行なえるとともに、イニシャライズ時にわざわざデータ
を書き込む必要がなくガリ、イニシャライズも簡単に行
なえるようになるという効果がある。
された相補データ線対の信号の入出力経路（コモンデー
タ想）を切シ換える切換え回路を酢け、メモリアレイお
よびＸデコーダ回路の構成に応じた適当なアドレス信号
に対応して上記切換え回路を動作させるようにしたので
、例えば、パー系のデータ線に接続されたメモリセルが
アドレッシングされるときは自動的にトウルー系とバー
系のコモンデータ線が入れ換わることにより、全ビット
のフィジカルデータとロジカルデータとが完全に一致す
るようになる。その結果、スクランブラ−勢の装置を用
いることなく任意のメモリセルに所望のデータを簡単に
壱き込むことができるようになシ、試験・評価が容易に
行なえるとともに、イニシャライズ時にわざわざデータ
を書き込む必要がなくガリ、イニシャライズも簡単に行
なえるようになるという効果がある。
以上本発明者によってなされｆｃ発明を実施例にもとづ
き具体的に欺明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
き具体的に欺明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
第１図は本発明に係るダイナミックメモリの一実施例を
示す概略構成図、 第２図は本発明が適用される他のメモリアレイの構成例
を示す概略設明図である。 １・・・メモリアレイ、３・・・Ｘデコーダ回路、４・
・・Ｙデコーダ回路、６ａ・・・入力バッファ、６ｂ・
・・出カバソファ、７・・・切換え回路、Ｄ、７石１〜
Ｄｎ。 Ｄｎ・・・相補データ断対、ＳＡｏ〜ＳＡＱ センス
アンプ、Ａｘｉ ＩＡｙ、＋甲アドレス信号。 代理人 弁理士 高 橋 明 夫 ・／−′、、、、、
、。 ｊ Ｘ、 ７！
示す概略構成図、 第２図は本発明が適用される他のメモリアレイの構成例
を示す概略設明図である。 １・・・メモリアレイ、３・・・Ｘデコーダ回路、４・
・・Ｙデコーダ回路、６ａ・・・入力バッファ、６ｂ・
・・出カバソファ、７・・・切換え回路、Ｄ、７石１〜
Ｄｎ。 Ｄｎ・・・相補データ断対、ＳＡｏ〜ＳＡＱ センス
アンプ、Ａｘｉ ＩＡｙ、＋甲アドレス信号。 代理人 弁理士 高 橋 明 夫 ・／−′、、、、、
、。 ｊ Ｘ、 ７！
Claims (1)
- １、 メモリアレイ内に互いに対をなす相補的なデータ
線が設けられ、該相補データ線対にそれぞれメモリセル
が接続されるように構成されているダイナミ、２クメモ
リにおいて、上記相補データ塾対の信号の入出力経路を
切り換える切換え回路が設けられ、メモリアレイおよび
Ｘデコーダ回路の構成に応じた適当なアドレス信号に対
応して上記切換え回路が動作されることにより、すべて
のメモリセルにおいてフィジカルデータとロジカルデー
タとが一致するように構成されてなることを特徴とする
ダイケミ１１．クメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082747A JPS59210591A (ja) | 1983-05-13 | 1983-05-13 | ダイナミツクメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082747A JPS59210591A (ja) | 1983-05-13 | 1983-05-13 | ダイナミツクメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59210591A true JPS59210591A (ja) | 1984-11-29 |
Family
ID=13783016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58082747A Pending JPS59210591A (ja) | 1983-05-13 | 1983-05-13 | ダイナミツクメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59210591A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02297789A (ja) * | 1989-05-12 | 1990-12-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH09147597A (ja) * | 1995-11-07 | 1997-06-06 | Micron Technol Inc | メモリ集積回路チップ、その製造方法及びその試験方法 |
| KR100332930B1 (ko) * | 1997-08-15 | 2002-09-26 | 닛본 덴기 가부시끼가이샤 | 반도체메모리장치 |
| JP2011525022A (ja) * | 2008-06-19 | 2011-09-08 | ヨーロピアン エーロナウティック ディフェンス アンド スペース カンパニー イーズ フランス | 構造が非対称な挙動を示すメモリのエラー検出及び訂正方法、対応するメモリ及びその使用 |
-
1983
- 1983-05-13 JP JP58082747A patent/JPS59210591A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02297789A (ja) * | 1989-05-12 | 1990-12-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH09147597A (ja) * | 1995-11-07 | 1997-06-06 | Micron Technol Inc | メモリ集積回路チップ、その製造方法及びその試験方法 |
| KR100332930B1 (ko) * | 1997-08-15 | 2002-09-26 | 닛본 덴기 가부시끼가이샤 | 반도체메모리장치 |
| JP2011525022A (ja) * | 2008-06-19 | 2011-09-08 | ヨーロピアン エーロナウティック ディフェンス アンド スペース カンパニー イーズ フランス | 構造が非対称な挙動を示すメモリのエラー検出及び訂正方法、対応するメモリ及びその使用 |
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