JPS60197995A

JPS60197995A - スタテイツク型ランダムアクセスメモリ

Info

Publication number: JPS60197995A
Application number: JP59053803A
Authority: JP
Inventors: Mitsuo Isobe; 磯部　満郎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-03-21
Filing date: 1984-03-21
Publication date: 1985-10-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は半導体メモリ装置、特にスタティック型ランダ
ムアクセスメモリ（以下、ＳＲＡＭ　、！：略記する）
に係シ、その全メモリセルに一度に所定データを書き込
むための書き込み制御手段に関する。

〔発明の技術的背景〕

第１図は従来のＳＲＡＭの一部を示しておシ、１はアド
レス入力端子、２は上記アドレス入力端子１のアドレス
信号入力が導かれるアドレス入力回路、３は上記アドレ
ス入力回路２がら導かれる行アドレス信号をガコードす
る行デコーダ、４・・・は上記行デコーダ３の出力によ
シ選択駆動されるワード線、５および１・・・はビット
線対、６・・・は上記ビット線対５，１・・・とＶＤＤ
　％、源端子７との間に接続された負荷素子、８・・・
は上記ピッ１．線対５．５・・・に同一列のものが複数
個づつ接続されると共に前記ワード線４・・・に同一行
のものが複数個づつ接続されたスタティック型のメモリ
セル、９・・・は前記ビットｉ対５．７・・・に１個づ
つ接続されたセンスアンプ、１０・・・ｔｒｉ　前記ビ
ット線対５．７・・・に１個づつ接続された書き込み回
路、１１は書き込み信号端子１２の７Ｉき込み信号入力
に基いて前記各νＪき込み回路１０・・・の習き込み動
作を制御するための（４き込み制御回路、１３は前記ア
ドレス入力回路２から導かれる列アドレス信号をデコー
ドして前記ビット線対５，１・・・を選択駆動する列デ
コーダ、１４は上記赴き込み回路１０・・・およびピッ
）　＋Ｙ’Ｊ対５．７・・・と外部との間でデータ入出
力端子１５を介してデータの入出力を行なうためのデー
タ入出力回路である。

前記メモリセル８・・・はそれぞれたとえば第２図に示
すように構成されている。即ち、Ｎｌ−Ｎ４およびＰＩ
ＩＰ！はそれぞれＮチャネルおよびＰチャネルのＭＯＳ
　−ＦＥＴ　（絶縁ダート型電界効果トランジスタ）で
あり、転送ｒ−ト用トランジスタＮ３．Ｎ４は各一端が
ビット線対５゜１の相異なる一方のビット線に接続され
ると共に各ｙ−トがワード線４に共通接続されており、
駆動用トランジスタＮ１．Ｎ、はそれぞれのソースが接
地されていて互いのｆ−）・ドレイン相互が交叉接続さ
れると共にそれぞれのドレインが前記転送ダート用トラ
ンジスタＮ３　＋Ｎ４の各他端に接続されておシ、負荷
用トランジスタｐ、、ｐ、はそれぞれのソースがｖＤＤ
電源に接続されていて互いのダート・ドレイン相反が交
叉接続されると共にそれぞれのドレインが前記ＮＫ　ｅ
ｈ用トランジスタＮｌ　、Ｎ２の各ドレインに対応して
接続されている。なお、上記′トランジスタＮ１　、Ｎ
２　、Ｐｌ　、Ｐｚにょシフリップフロッグ回路が形成
されている。

また、前記行デコーダ３における１行分のデコーダおよ
び列デコーダ１３における１列１分（１組のビット線対
５．７分）のデコーダはそれぞれたとえは第３図に示す
ように構成されている。即ち、アドレス信号をナンドダ
ート３１で受け、その出力をインバータ３２で反転して
デコード出力線（ワード線あるいは列選択線）３３に出
力するものである。

また、前記甫き込み回路１０・・・はそれぞれたとえば
第４図に示すように構成されている。即ち、ピント線対
５．７の各ビット線にそれぞれＮチャネルの書き込み用
トランジスタ４１゜４２が直列接続されたのち一括接続
され、この接続点がＮチャネルの列選択用トランジスタ
４３を介して接地されており、この列選択用トランジス
タ４３のダートに列デコーダ出力が導かれるものであり
、前記■き込み用トランジスタ４１．４２の各ダートは
で１き込み制御線４４゜４５を介して書き込み制御回路
（第１図、１１）から書き込み信号が導かれるようにな
っている。

次に、前記第１図のＳＲＡＭの動作を説明する。

読み出し動作の場合には、先ず、アドレス信号がアドレ
ス入力端子１を介してアドレス入力回路２に入力し、こ
のアドレス入力回路２から行アドレス信号が行デコーダ
３に出力すると共に列アドレス信号が列デコーダ１３に
出力する。

上記行デコーダ３のデコード出力によって特定のワード
線４が選択され、これに接続された同一行のメモリセル
８・・・が選択され、これらのメモリセル８・・・のデ
ータによシビット線対５．５・・・間に電位差が生じ、
それぞれの電位差がセンスアンプ９・・・によシ増幅さ
れる。そして、前記列デコーダ１３のデコード出力によ
シ選択された列のデータがデータ入出力回路１４により
データ入出力端子１５に導出される。この読み出し動作
時には、書き込み信号端子１２は読み出しモードのレベ
ルに外っておシ、書き込み制御回路１１は書き込み回路
１０・・・を非動作状態に制御している。

これに対して、書き込み動作の場合には、特定のワード
線４が選択ちれるまでの動作は読み出し動作におけると
同じであるが、書き込み信号端子１２は書、き込みモー
ドのレベルになっており、書き込み制御回路１１により
衰き込み回路１０・・・が書き込みｐｉｔｈ作可能とな
るように制御される。そして、列デコーダ１３のデコー
ド出力によシ選択された列に接続されている選択メモリ
セル８にデータ入出力端子１５のデータがデータ入出力
回路１４、選択ビット線対５．７を介して書き込まれる
。

〔背景技術の間碗点〕

ところで、上述した従来のＳＲＡＭは、任意の１個の指
定アドレスに対する読み出し・書き込み動作は可能であ
るが、全メモリセルの内容をある決まったデータでｖｌ
：き込みを行なう場合（たとえば全て“０ｍデータとす
るメモリクリア動作の場合）には、指定アドレスを順次
変えて全メモリセルを順次選択してそれぞれ書き込みを
行なう必要がある。たとえば、６４にビットのメモリで
は２”＝６５５３６回のアドレス六方、データ書き込み
動作が必要である。したがって、この動作期間中はメモ
リを通常通り使用することができないので、メモリを使
用したシステム（タトエばマイクロコンピュータを用い
た画像データ処理システム）の効率が制限されるなどの
問題があった。

〔発明の目的〕

本発明は上記の事情に鑑みてなされたもので、一度に全
メモリセルに所定のデータを書き込むことが可能なスタ
ティック型ランダムアクセスメモリを提供するものであ
る。

〔発明の概要〕

即ち、本発明のＳＲＡＭは、メモリクリア端子を有し、
このメモリクリア端子へのメモ１１クリア信号入力を行
デコーダ、列デコーダおよび書き込み制御回路に導き、
メモリクリア信号入力により行デコーダおよび列デコー
ダを制御して全てのワード線およびビット線を選択する
と共に書き込み制御回路によシ書き込み回路を書き込み
制御し、所定の書き込みデータを全てのメモリセルに一
度に書き込むようにしてなることを特徴とするものであ
る。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例を詳細に説明す
る。

、第５図に示すＳＲＡＭは、第１図を参照して前述した
従来のＳＲＡＭに比べて、メモリクリア端子５ノを有し
、このメモリクリア端子５ノのメモリクリア信号入力に
より行デコーダ５２、列デコーダ５３、書き込み制御回
路５４およびデータ入出力回路５５を制御し、全てのワ
ード線４・・・および全てのビット侍対５．５・・・を
選択状態として所定のデータを全メモリセル８・・・に
一度に薯゛き込むようにした点が異なシ、それ他は従来
例と同じであるので第１図中と同一部分には同一符号を
付してその説明を省略する。

前日Ｃ行デコーダ５２における１行分のデコーダおよび
Ｍｉｔ記列デコーダ５３における１列分のデコーダはそ
れぞれたとえば第６１’ｄ（ａ）に示すように構成され
ている。即ち、６１は正論理のナンドダート、６２は上
記ナントゲート６１の出力端と接地端との間に接続され
ると共にｒ−）にメモリクリア信号が導かれるＮチャネ
ルＭＯ８型のクリア用トランジスタ、６３は上記クリア
用トランジスタ６２とナンドダート６１との接続点に入
力端が接続されたインバータである。

上記ナントゲート６ノは、ｖＤＤ電源端子と接地端との
間に負荷素子６４および複数個のＮチャネルのアドレス
入力用トランジスタ６５１〜６５ｎが直列接続されてな
り、このトランジスタ６５１〜６５ｎの各ｆ−）にアド
レス信号の各ビット信号に対応するデコード入力が導か
れている。

したがって、メモリクリア端子（第５図５１）が＠０＃
レベル（ロウレベル）の場合、即ちメモリクリア信号が
与えられていない場合には、クリア用トランジスタ６２
がオフであるので、通常のデコーダと同様にデコード入
力の各ビットが全て１１＃レベル（）・イレペル）のと
きにトランジスタ６５１〜６５ｎが全てオンになってナ
ントゲート出力は＠０＃レベルになシ、インバータ６３
の出力は″１″レベル（ワード線あるいは列選択線の選
択レベル）になる。これに対して、メモリクリア信号が
″１＃レベルになると、クリア用トランジスタ６２がオ
ンになるのでデコード入力の内容がどうでるろうともナ
ントゲート出力端は′０”レベルになり、インバータ６
３の出力は選択レベル“ｌ”になる。

また、第６図（ｂ）はデコーダの他の例を示しており、
ｈ荷：ネ子６４およびトランジスタ６５１〜６５ｎから
なる正論理のノアク゛−トロ６に直列にクリア用トラン
ジスタ６２を接続し、メモリクリア信号をインバータ６
７で反転して上記クリア用トランジスタ６２のｒ−）に
導き、上記ノアゲート６６の出力を２段のインバータ６
．９　、６８を介してデコード出力線（ワード線あるい
は列選択線）に出力するようにしている。

このデコーダにおいては、メモリクリア信号が与えられ
ていないときにはインバータ６７の出力カ″１’レベル
でクリア用トランジスタ６２がオンになってノアダート
６６は動作可能になる。したがって、デコード入力の各
ビットが全て０”のときにアドレス入力用トランジスタ
６５１〜６５ｎは全てオフになってノアダート６６の出
力端は″′１″レベルになシ、インバータ６３の出力は
１１Ｏ”レベル、インバータ６８の出力は１”レベル（
ワード線あるいは列選択線の選択レベル）になる。これ
に対して、メモリクリア信号が“１”レベルになると、
インバータ６７の出力が′０”レベルになってクリア用
トランジスタ６２がオフになるので、ノアゲート６６は
デコード入力の内容がどうであろうとも出力が“１”レ
ベルになシ、インバータ６３の出力は′０”レベル、イ
ンバータ６８の出力は選択レベル１１”になる。

また、前記書き込み制御回路５４はたとえば第７図に示
すように構成されている。即ち、２１は２人力の正論理
のノアヶ９−トであって前記書き込み４６号端子（第５
図１２）およびメモリクリア端子（第５図５１）から２
人力が導かれる。７２および７３はそれぞれ２人力の正
論理のノアデートであって、それぞれの出力は書き込み
制御信号として書き込み制御線４４゜４５を経て膚き込
み回路の書き込み用トランジスタ（第４図４１．４２）
のダートに導かれている。そして、上記ノアｆ−ドア２
．７３の各一方の入力として前記ノアｒ−）　７１の出
力が導かれ、各他方の入力としてデータ入出力回路（第
５図５５）から互いに異なる論理レベルの書き込みデー
タが導かれる。

したがって、メモリクリア信号が与えられていない場合
に書き込み信号が０”レベル（読み出しモードレベル）
になると、ノアゲート７ノの出力が″′Ｉ′ルベルにな
シ、ノアゲート７２．７３の各出力が＠０”レベルにな
シ、省き込み用トランジスタ４１．４２はオフになる。

また、メモリクリア信号が与えられていない場合に１き
込み信号が“１＃レベル（男き込みモードレベル）にな
ると、ノアｆ　−ドア　Ｊの出力が″′０″レベルにな
り、朋き込みデータに応じてノアゲート７２．７３のい
ずれか一方の出力が１１″レベル、他方の出力が０”レ
ベルになシ、書き込み用トランジスタ４１．４２のいず
れか一方がオン、他方がオフになって省き込み動作が性
力われる。これに対して、メモリクリア信号が１１”、
レベルになると、ノアｆ−）７１の出力が“０”レベル
になるので、上記書き込み動作と同様に書き込みデータ
に応じた書き込みが行なわれる。

なお、データ入出力回路（第５図５５）はメモリクリア
信号が＠１”レベルになったときに所望の書き込みデー
タ入力を発生するように構成されているが、これに代え
てメモリクリア信号が”１ルベルになるときにデータ入
出力端子１５に所望のデータ入力を与えるように構成し
てもよい。

次に、第５図のＳＲＡＭの動作を説明する。即ち、この
ＳＲＡＭのメモリクリア端子５１にメモリクリア信号が
与えられていない場合には、前記したように行デコーダ
５２、列デコーダ５３、書き込み制御回路５４およびデ
ータ入出力回路５５は通常のデコード動作、書き込み制
御動作、データ入出力動作を行なうので、上記ＳＲＡＭ
は従来例と同様に指定アドレスに対する通常の読み出し
・書き込み動作が可能である。これに対して、メモリク
リア端子５１にメモリクリア信号が与えられた場合には
、行デコーダ５２によシ全てのワード線４・・・が選択
され、列デコーダ５３によシ全ての列が選択されるので
、全てのメモリセル８・・・が選択されん状態になる。

そして、■き込み制御回路５４はメモリクリア信号入力
により書き込み制御　！Ｖ＋ＩＪ作を行なうのでデータ
入出力回路５５からの所定の書き込みデータが書き込み
回路１０・・・によシ全てのピッ１［対５．７・・・を
介して全てのメモリセル８・・・に一度に男き込まれる
。

〔発明の効果〕

上述したように本発明のＳＲＡＭによれは、メモ９４９
７１６号を与えることによって一度に全メモリセルに所
定のデータを書き込むことができるので、従来例のよう
に指定アドレスを順次変えて全メモリセルを順次選択し
て所定のデータを書き込む動作が不要となシ、メモリの
使用効率を著しく向上させることができる。

【図面の簡単な説明】

第１図は従来のＳＲＡＭを示す構成説明図、第２図は第
１図におけるメモリセルの１個分を取り出して一具体例
を示す回路図、第３図は第１図の行デコーダおよび列デ
コーダにおける１個分のデコーダを取り出して示す論理
回路図、第４図は第１図における書き込み回路の１個分
を取シ出して一具体例を示す回路図、第５図は本発明に
係るＳＲＡＭの一実施例を示す構成説明図、第６図（、
）　、　（ｂ）はそれぞれ第５図の行デコーダおよび列
デコーダにおける１個分のデコーダを取り出して相異な
る具体例を示す回路図、第７図は第５図の書き込み制御
回路を取り出して一具体例を示す回路図である。２・・・アドレス入力回路、４・・・ワード線、５゜７
・・・ビット想対、８・・・メモリセル、９・・・セン
スアンプ、１０・・・書き込み回路、５１・・・メモリ
クリア端子、５２・・・行デコーダ、５３・・・列デコ
ーダ、５４・・・千１き込み制御回路、５５・・・デー
タ入出力回路。出ル１１人代哩人　弁理士　鈴　江　武　彦第１図第２図第３１！ｌＪ４図第５図第６図（ａ）第６図（ｂ）第７図

Claims

【特許請求の範囲】

データ記憶用の複数のスタティック型のメモリセルと、
これらのメモリセルとの間でデータの授受を行なうビッ
ト線と、このビット線上に現われた前記メモリセルのデ
ータを増幅するセンスアンプと、前記ビット線を介して
前記メモリセルへデータを書き込む書き込み回路と、こ
の書き込み回路の書き込み動作を制御する誉き込み制御
回路と、前記メモリセルを選択するワード線と、このワ
ード線を選択する行デコーダと、前記ビット線を選択す
る列デコーダと、これらの行デコーダおよび列デコーダ
にアドレス信号を与えるアドレス入力回路とを具備した
スタティック型ランダムアクセスメモリにおいて、メモ
リクリア幼子を有し、このメモリクリア端子へのメモリ
クリア信号入力を前記行デコーダ、列デコーダおよび書
き込み制御回路に導き、メモリクリア信号入力によシ行
デコーダおよび列テコーダを制御して全てのワード線お
よびビット線を選択すると共に書き込み制御回路により
書き込み回路を書き込み制御し、所定の書き込みデータ
を全てのメモリセルに一度に書き込むよう忙してなるこ
とを特徴とするスタティック型ランダムアクセスメモリ
。