JPH0922600A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0922600A JPH0922600A JP7420496A JP7420496A JPH0922600A JP H0922600 A JPH0922600 A JP H0922600A JP 7420496 A JP7420496 A JP 7420496A JP 7420496 A JP7420496 A JP 7420496A JP H0922600 A JPH0922600 A JP H0922600A
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- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 耐ノイズ性と高速性能を向上させた半導体記
憶装置を提供する。 【解決手段】 第１，第２のメモリブロック１ａ，１ｂ
はそれぞれ複数本ずつのローカルビット線とワード線の
各交差部にメモリセルが配置され、互いに反転パターン
のデータが書き込まれる。第１のメモリブロック１ａ側
の基準端子は接地ＶSSに接続され、第２のメモリブロッ
ク１ｂ側の基準端子は電源ＶDDに接続される。ロウデコ
ーダ３とカラムデコーダ４およびカラムセレクタ５ａ，
５ｂにより第１、第２のメモリブロック１ａ，１ｂ内の
相対応するメモリセルが同時に選択されて出力ビット線
に転送され、それらのコンプリメンタル動作による出力
ビット線の電位変化を差動型センスアンプ６で読み出
す。
憶装置を提供する。 【解決手段】 第１，第２のメモリブロック１ａ，１ｂ
はそれぞれ複数本ずつのローカルビット線とワード線の
各交差部にメモリセルが配置され、互いに反転パターン
のデータが書き込まれる。第１のメモリブロック１ａ側
の基準端子は接地ＶSSに接続され、第２のメモリブロッ
ク１ｂ側の基準端子は電源ＶDDに接続される。ロウデコ
ーダ３とカラムデコーダ４およびカラムセレクタ５ａ，
５ｂにより第１、第２のメモリブロック１ａ，１ｂ内の
相対応するメモリセルが同時に選択されて出力ビット線
に転送され、それらのコンプリメンタル動作による出力
ビット線の電位変化を差動型センスアンプ６で読み出
す。
Description
【０００１】
【発明の属する技術分野】この発明は、マスクＲＯＭ等
の半導体記憶装置に関する。
の半導体記憶装置に関する。
【０００２】
【従来の技術】従来より、ＮＡＮＤ型セルやＮＯＲ型セ
ルを用いたマスクＲＯＭが知られている。通常マスクＲ
ＯＭでは、ビット線電位をほぼ一定電位にプリチャージ
しておき、選択されたメモリセルがデータに応じてオン
又はオフになることによる電流引き込みの有無を検出す
る。このデータ検出を行うセンスアンプ初段には、負帰
還型のアナログ増幅器が用いられ、ビット線電位をプリ
チャージ電位から大きく変動させることなく、例えば１
００ｍＶ程度の信号振幅を検出するようになっている。
ルを用いたマスクＲＯＭが知られている。通常マスクＲ
ＯＭでは、ビット線電位をほぼ一定電位にプリチャージ
しておき、選択されたメモリセルがデータに応じてオン
又はオフになることによる電流引き込みの有無を検出す
る。このデータ検出を行うセンスアンプ初段には、負帰
還型のアナログ増幅器が用いられ、ビット線電位をプリ
チャージ電位から大きく変動させることなく、例えば１
００ｍＶ程度の信号振幅を検出するようになっている。
【０００３】
【発明が解決しようとする課題】しかし、従来のマスク
ＲＯＭのデータセンス方式では、ビット線の微小振幅を
アナログ増幅器で検出するために、ノイズに弱い。例え
ば多数の出力バッファが同時にスイッチングすることに
より発生するいわゆる同時スイッチングノイズにより、
誤動作を生じ易い。またセンスアンプ初段はビット線電
位を大きく変化させないように負帰還動作をさせながら
信号検出を行うため、センスアンプ後段の差動増幅器に
入力する信号の立上がりが遅く、これが一層の高速化を
図る上で障害となっている。
ＲＯＭのデータセンス方式では、ビット線の微小振幅を
アナログ増幅器で検出するために、ノイズに弱い。例え
ば多数の出力バッファが同時にスイッチングすることに
より発生するいわゆる同時スイッチングノイズにより、
誤動作を生じ易い。またセンスアンプ初段はビット線電
位を大きく変化させないように負帰還動作をさせながら
信号検出を行うため、センスアンプ後段の差動増幅器に
入力する信号の立上がりが遅く、これが一層の高速化を
図る上で障害となっている。
【０００４】この発明は、上記事情を考慮してなされた
もので、耐ノイズ性と高速性能を向上させた半導体記憶
装置を提供することを目的としている。
もので、耐ノイズ性と高速性能を向上させた半導体記憶
装置を提供することを目的としている。
【０００５】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、複数本のローカルビット線と、このローカル
ビット線と交差して配設された複数本のワード線と、こ
れらのワード線と前記ローカルビット線の各交差部に配
置されてそれぞれ所定のデータが書き込まれ、前記ワー
ド線により選択的に駆動される複数のメモリセルとを備
え、前記各メモリセルの基準端子が第１の基準電位に設
定されている第１のメモリブロックと、前記第１のメモ
リブロックと対称パターンをなして複数本ずつのローカ
ルビット線とワード線、および複数のメモリセルがレイ
アウトされ、各メモリセルは前記第１のメモリブロック
内の対応する番地のメモリセルとは逆データが書き込ま
れ、かつ基準端子が前記第１の基準電位と異なる第２の
基準電位に設定された第２のメモリブロックと、前記第
１、第２のメモリブロック内の相対応する番地のメモリ
セルを同時に選択し、この選択された二つのメモリセル
の出力端子をそれぞれ選択されたローカルビット線を介
して一つの出力ビット線に接続する選択手段と、この選
択手段により選択された二つのメモリセルが前記第１，
第２の基準電位の間に直列接続されて一方がオン、他方
がオフとなるコンプリメンタル動作を行うことによる前
記出力ビット線の電位変化を検出する差動型センス手段
とを有することを特徴としている。
憶装置は、複数本のローカルビット線と、このローカル
ビット線と交差して配設された複数本のワード線と、こ
れらのワード線と前記ローカルビット線の各交差部に配
置されてそれぞれ所定のデータが書き込まれ、前記ワー
ド線により選択的に駆動される複数のメモリセルとを備
え、前記各メモリセルの基準端子が第１の基準電位に設
定されている第１のメモリブロックと、前記第１のメモ
リブロックと対称パターンをなして複数本ずつのローカ
ルビット線とワード線、および複数のメモリセルがレイ
アウトされ、各メモリセルは前記第１のメモリブロック
内の対応する番地のメモリセルとは逆データが書き込ま
れ、かつ基準端子が前記第１の基準電位と異なる第２の
基準電位に設定された第２のメモリブロックと、前記第
１、第２のメモリブロック内の相対応する番地のメモリ
セルを同時に選択し、この選択された二つのメモリセル
の出力端子をそれぞれ選択されたローカルビット線を介
して一つの出力ビット線に接続する選択手段と、この選
択手段により選択された二つのメモリセルが前記第１，
第２の基準電位の間に直列接続されて一方がオン、他方
がオフとなるコンプリメンタル動作を行うことによる前
記出力ビット線の電位変化を検出する差動型センス手段
とを有することを特徴としている。
【０００６】この発明において好ましくは、前記第１、
第２のメモリブロックの各メモリセルは、それぞれ異な
るワード線により駆動される複数のＭＯＳトランジスタ
が直列接続されて構成され、これらのＭＯＳトランジス
タが前記ワード線が非選択状態にあるときにオンするＮ
ＡＮＤ型セルであり、前記選択手段は、前記第１，第２
のメモリブロック内の対応するＮＡＮＤ型セルを選択し
て、この選択されたＮＡＮＤ型セルの出力端子をそれぞ
れ選択された前記ローカルビット線を介して同時に前記
出力ビット線に接続するメモリセル選択手段と、前記第
１，第２のメモリブロックの対応するワード線を同時に
選択するワード線選択手段とを有し、前記出力ビット線
は、前記ワード線選択手段によるワード線選択の確定前
に、前記第１，第２のメモリブロック内の選択されたＮ
ＡＮＤ型セルを介して前記第１，第２の基準電位の中間
電位にプリチャージされることを特徴としている。
第２のメモリブロックの各メモリセルは、それぞれ異な
るワード線により駆動される複数のＭＯＳトランジスタ
が直列接続されて構成され、これらのＭＯＳトランジス
タが前記ワード線が非選択状態にあるときにオンするＮ
ＡＮＤ型セルであり、前記選択手段は、前記第１，第２
のメモリブロック内の対応するＮＡＮＤ型セルを選択し
て、この選択されたＮＡＮＤ型セルの出力端子をそれぞ
れ選択された前記ローカルビット線を介して同時に前記
出力ビット線に接続するメモリセル選択手段と、前記第
１，第２のメモリブロックの対応するワード線を同時に
選択するワード線選択手段とを有し、前記出力ビット線
は、前記ワード線選択手段によるワード線選択の確定前
に、前記第１，第２のメモリブロック内の選択されたＮ
ＡＮＤ型セルを介して前記第１，第２の基準電位の中間
電位にプリチャージされることを特徴としている。
【０００７】この発明によると、同じアドレスで同時に
選択される対応するメモリセルに互いに逆のデータが書
かれた第１、第２のメモリブロックが用意され、第１の
メモリブロックのメモリセルの基準端子は第１の基準電
位（例えば接地電位）に設定され、第２のメモリブロッ
クのメモリセルの基準端子は前記第１の基準電位と異な
る第２の基準電位（例えば電源電位）に設定される。従
って、あるアドレス入力によりデータが読み出される
時、第１，第２のメモリブロックの対応するメモリセル
の一方がオン、他方がオフであって、これらのメモリセ
ルが電源電位と接地電位の間に直列接続されてＣＭＯＳ
と同様のコンプリメンタル動作をする。これにより、こ
れらのメモリセルがローカルビット線を介してつながる
出力ビット線は、電源電位又は接地電位まで変化する。
このため、差動型センスアンプを用いて、同時スイッチ
ングノイズ等の影響を受けることなく確実なデータセン
スが可能になる。また微小振幅を増幅する負帰還増幅器
を用いた従来方式と比べて、高速のセンス動作が可能に
なる。
選択される対応するメモリセルに互いに逆のデータが書
かれた第１、第２のメモリブロックが用意され、第１の
メモリブロックのメモリセルの基準端子は第１の基準電
位（例えば接地電位）に設定され、第２のメモリブロッ
クのメモリセルの基準端子は前記第１の基準電位と異な
る第２の基準電位（例えば電源電位）に設定される。従
って、あるアドレス入力によりデータが読み出される
時、第１，第２のメモリブロックの対応するメモリセル
の一方がオン、他方がオフであって、これらのメモリセ
ルが電源電位と接地電位の間に直列接続されてＣＭＯＳ
と同様のコンプリメンタル動作をする。これにより、こ
れらのメモリセルがローカルビット線を介してつながる
出力ビット線は、電源電位又は接地電位まで変化する。
このため、差動型センスアンプを用いて、同時スイッチ
ングノイズ等の影響を受けることなく確実なデータセン
スが可能になる。また微小振幅を増幅する負帰還増幅器
を用いた従来方式と比べて、高速のセンス動作が可能に
なる。
【０００８】この発明の好ましい実施態様においては、
第１、第２のメモリブロックのメモリセルとして、ワー
ド線非選択時に全てのメモリトランジスタがオンするＮ
ＡＮＤ型セルが用いられる。また、メモリセル選択手段
およびワード線選択手段は、あるアドレスにより指定さ
れた二つのＮＡＮＤ型セルが選択されたローカルビット
線を介して出力ビット線に接続されるタイミングに対し
て、ワード線選択の確定タイミングが遅れるように構成
される。この態様によれば、ワード線選択の確定前に、
第１のメモリブロック側の接地端子と第２のメモリブロ
ックの電源端子がそれぞれオン状態のＮＡＮＤ型セルと
選択ローカルビット線を介して出力ビット線に接続され
て、出力ビット線が電源電位の中間電位に自動的にプリ
チャージされる。このようなワード線確定までの過渡状
態での自動プリチャージ機能により、格別のイコライズ
回路を設けることなく、高速かつ確実なセンス動作が可
能になる。
第１、第２のメモリブロックのメモリセルとして、ワー
ド線非選択時に全てのメモリトランジスタがオンするＮ
ＡＮＤ型セルが用いられる。また、メモリセル選択手段
およびワード線選択手段は、あるアドレスにより指定さ
れた二つのＮＡＮＤ型セルが選択されたローカルビット
線を介して出力ビット線に接続されるタイミングに対し
て、ワード線選択の確定タイミングが遅れるように構成
される。この態様によれば、ワード線選択の確定前に、
第１のメモリブロック側の接地端子と第２のメモリブロ
ックの電源端子がそれぞれオン状態のＮＡＮＤ型セルと
選択ローカルビット線を介して出力ビット線に接続され
て、出力ビット線が電源電位の中間電位に自動的にプリ
チャージされる。このようなワード線確定までの過渡状
態での自動プリチャージ機能により、格別のイコライズ
回路を設けることなく、高速かつ確実なセンス動作が可
能になる。
【０００９】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例に係
る４ＭビットマスクＲＯＭ（２０４８ロウ＊１２８カラ
ム＊１６ビット並列）のブロック構成を示す。メモリセ
ルアレイ１は、第１のメモリブロック１ａと第２のメモ
リブロック１ｂに分けられている。外部アドレスを取り
込むアドレスバッファ２、取り込まれたアドレスをデコ
ードしてワード線選択を行うロウデコーダ３、取り込ま
れたアドレスをデコードしてビット線選択を行うカラム
デコーダ４およびカラムセレクタ回路５ａ，５ｂ、選択
されたビット線データを読み出す差動型センスアンプ回
路６及び出力回路７を有する。
の実施例を説明する。図１は、この発明の一実施例に係
る４ＭビットマスクＲＯＭ（２０４８ロウ＊１２８カラ
ム＊１６ビット並列）のブロック構成を示す。メモリセ
ルアレイ１は、第１のメモリブロック１ａと第２のメモ
リブロック１ｂに分けられている。外部アドレスを取り
込むアドレスバッファ２、取り込まれたアドレスをデコ
ードしてワード線選択を行うロウデコーダ３、取り込ま
れたアドレスをデコードしてビット線選択を行うカラム
デコーダ４およびカラムセレクタ回路５ａ，５ｂ、選択
されたビット線データを読み出す差動型センスアンプ回
路６及び出力回路７を有する。
【００１０】この実施例においては、第１，第２のメモ
リブロック１ａ，１ｂは後に詳述するように対応する番
地に互いに逆のデータが書かれている。そして、ロウデ
コーダ３、カラムデコーダ４およびカラムセレクタ５
ａ，５ｂはこれら、二つのメモリブロック１ａ，１ｂの
同じ番地のデータを同時に選択して読み出す。
リブロック１ａ，１ｂは後に詳述するように対応する番
地に互いに逆のデータが書かれている。そして、ロウデ
コーダ３、カラムデコーダ４およびカラムセレクタ５
ａ，５ｂはこれら、二つのメモリブロック１ａ，１ｂの
同じ番地のデータを同時に選択して読み出す。
【００１１】図２は、第１，第２のメモリブロック１
ａ，１ｂ、カラムセレクタ回路５ａ，５ｂおよびセンス
アンプ回路６の部分の具体的構成例を示す。メモリブロ
ック１ａ，１ｂはそれぞれ、横方向に１６個のカラムブ
ロックＣＢ０〜ＣＢ１５に分割され、各カラムブロック
ＣＢ０〜ＣＢ１５はそれぞれ縦方向に６４個のロウブロ
ックＲＢ０〜ＲＢ６３に分割され、互いに対称パターン
でレイアウトされている。第１，第２のメモリブロック
１ａ内のメモリセルの基準端子は、第１の基準電位であ
る接地電位ＶSSに接続され、第２のメモリブロック１ｂ
内のメモリセルの基準端子は第２の基準電位である電源
電位ＶDDに接続されている。その詳細は後述する。カラ
ムセレクタ回路５ａ，５ｂおよびセンスアンプ回路６は
それぞれ、１６個のカラムブロックＣＢ０〜ＣＢ１５に
対応して、１６個のカラムセレクタＣＳ０〜ＣＳ１５、
および１６個のセンスアンプＳＡ０〜ＳＡ１５により構
成される。
ａ，１ｂ、カラムセレクタ回路５ａ，５ｂおよびセンス
アンプ回路６の部分の具体的構成例を示す。メモリブロ
ック１ａ，１ｂはそれぞれ、横方向に１６個のカラムブ
ロックＣＢ０〜ＣＢ１５に分割され、各カラムブロック
ＣＢ０〜ＣＢ１５はそれぞれ縦方向に６４個のロウブロ
ックＲＢ０〜ＲＢ６３に分割され、互いに対称パターン
でレイアウトされている。第１，第２のメモリブロック
１ａ内のメモリセルの基準端子は、第１の基準電位であ
る接地電位ＶSSに接続され、第２のメモリブロック１ｂ
内のメモリセルの基準端子は第２の基準電位である電源
電位ＶDDに接続されている。その詳細は後述する。カラ
ムセレクタ回路５ａ，５ｂおよびセンスアンプ回路６は
それぞれ、１６個のカラムブロックＣＢ０〜ＣＢ１５に
対応して、１６個のカラムセレクタＣＳ０〜ＣＳ１５、
および１６個のセンスアンプＳＡ０〜ＳＡ１５により構
成される。
【００１２】図３は、図２の一つのカラムブロックＣＢ
０を更に分解して示す。図に示すように、一つのカラム
ブロックＣＢ０は、６４本のローカルビット線ＢＬ０〜
ＢＬ６３と、これと交差する２０４８本のワード線ＷＬ
０〜ＷＬ２０４７および２５６本の選択ゲート線ＳＬ０
〜ＳＬ２５５が配設され、各ローカルビット線ＢＬに沿
って２列ずつＮＡＮＤ型セルＭＣが１２８段設けられ
る。ＶSS線を挟む上下２段ずつのＮＡＮＤ型セルＭＣに
より、６４個のロウブロックＲＢ０〜ＲＢ６３が構成さ
れる。各ワード線ＷＬは一つのＮＡＮＤ型セルＭＣの一
つのメモリＭＯＳトランジスタを選択するためのもので
あり、選択ゲート線ＳＬは、ロウブロックＲＢの選択
と、各ロウブロックＲＢ内のローカルビット線ＢＬを挟
んで左右に隣接する二つのＮＡＮＤ型セルＭＣの選択、
およびＶSS線を挟んで上下に隣接する二つのＮＡＮＤ型
セルＭＣの選択を行うためのものである。
０を更に分解して示す。図に示すように、一つのカラム
ブロックＣＢ０は、６４本のローカルビット線ＢＬ０〜
ＢＬ６３と、これと交差する２０４８本のワード線ＷＬ
０〜ＷＬ２０４７および２５６本の選択ゲート線ＳＬ０
〜ＳＬ２５５が配設され、各ローカルビット線ＢＬに沿
って２列ずつＮＡＮＤ型セルＭＣが１２８段設けられ
る。ＶSS線を挟む上下２段ずつのＮＡＮＤ型セルＭＣに
より、６４個のロウブロックＲＢ０〜ＲＢ６３が構成さ
れる。各ワード線ＷＬは一つのＮＡＮＤ型セルＭＣの一
つのメモリＭＯＳトランジスタを選択するためのもので
あり、選択ゲート線ＳＬは、ロウブロックＲＢの選択
と、各ロウブロックＲＢ内のローカルビット線ＢＬを挟
んで左右に隣接する二つのＮＡＮＤ型セルＭＣの選択、
およびＶSS線を挟んで上下に隣接する二つのＮＡＮＤ型
セルＭＣの選択を行うためのものである。
【００１３】図４は、図３の一つのロウブロックＲＢ０
の一部をより詳細に示している。ＮＡＮＤ型セルＭＣ
は、図４に示すように、ローカルビット線ＢＬと交差し
て配設されたワード線ＷＬによりゲートが駆動される１
６段直列接続されたｎチャネルＭＯＳトランジスタＭ０
〜Ｍ１５，Ｍ１６〜Ｍ３１，…により構成される。ワー
ド線ＷＬ０〜ＷＬ２０４７は、各ＮＡＮＤ型セルＭＣ毎
に１６本ずつ配設される。ＮＡＮＤ型セルの基準端子
は、この第１のメモリブロック１ａでは全て接地電位Ｖ
SSに接続される。ロウブロック内で上下のＮＡＮＤ型セ
ルＭＣはＶSS線を共有し、ＶSS線を挟んで反転パターン
とされている。
の一部をより詳細に示している。ＮＡＮＤ型セルＭＣ
は、図４に示すように、ローカルビット線ＢＬと交差し
て配設されたワード線ＷＬによりゲートが駆動される１
６段直列接続されたｎチャネルＭＯＳトランジスタＭ０
〜Ｍ１５，Ｍ１６〜Ｍ３１，…により構成される。ワー
ド線ＷＬ０〜ＷＬ２０４７は、各ＮＡＮＤ型セルＭＣ毎
に１６本ずつ配設される。ＮＡＮＤ型セルの基準端子
は、この第１のメモリブロック１ａでは全て接地電位Ｖ
SSに接続される。ロウブロック内で上下のＮＡＮＤ型セ
ルＭＣはＶSS線を共有し、ＶSS線を挟んで反転パターン
とされている。
【００１４】各ＮＡＮＤ型セルＭＣの基準端子と反対側
の出力端子は、制御ゲート線ＳＬによりゲートが駆動さ
れる２段の選択ゲートＭＯＳトランジスタ（Ｓ１１，Ｓ
２１），（Ｓ１２，Ｓ２２），（Ｓ３１，Ｓ４１），
（Ｓ３２，Ｓ４２），…を介してローカルビット線ＢＬ
に接続されている。これらの選択ゲートＭＯＳトランジ
スタは、横方向に並ぶＮＡＮＤ型セルＭＣについて共通
に選択ゲート線ＳＬ０，ＳＬ１，ＳＬ２，ＳＬ３，…に
より駆動されるようになっている。ローカルビット線Ｂ
Ｌを挟んで隣接するメモリセルＭＣの同じ選択ゲート線
ＳＬで駆動される選択ゲートＭＯＳトランジスタは、一
方がエンハンスメント（Ｅ）型、他方がデプレション
（Ｄ）型（ゲート部に斜線を施して示す）である。
の出力端子は、制御ゲート線ＳＬによりゲートが駆動さ
れる２段の選択ゲートＭＯＳトランジスタ（Ｓ１１，Ｓ
２１），（Ｓ１２，Ｓ２２），（Ｓ３１，Ｓ４１），
（Ｓ３２，Ｓ４２），…を介してローカルビット線ＢＬ
に接続されている。これらの選択ゲートＭＯＳトランジ
スタは、横方向に並ぶＮＡＮＤ型セルＭＣについて共通
に選択ゲート線ＳＬ０，ＳＬ１，ＳＬ２，ＳＬ３，…に
より駆動されるようになっている。ローカルビット線Ｂ
Ｌを挟んで隣接するメモリセルＭＣの同じ選択ゲート線
ＳＬで駆動される選択ゲートＭＯＳトランジスタは、一
方がエンハンスメント（Ｅ）型、他方がデプレション
（Ｄ）型（ゲート部に斜線を施して示す）である。
【００１５】第２のメモリブロック１ｂについては、図
３に対応させて、一つのカラムブロックＣＢ０について
示すと図５のようになり、第１のメモリブロック１ａと
は反転パターンをもってＮＡＮＤ型セルＭＣがレイアウ
トされる。また第２のメモリブロック１ｂでは、ＮＡＮ
Ｄ型セルＭＣの基準端子が、第２の基準電位である電源
電位ＶDDに接続される点で第１のメモリブロック１ａと
異なる。
３に対応させて、一つのカラムブロックＣＢ０について
示すと図５のようになり、第１のメモリブロック１ａと
は反転パターンをもってＮＡＮＤ型セルＭＣがレイアウ
トされる。また第２のメモリブロック１ｂでは、ＮＡＮ
Ｄ型セルＭＣの基準端子が、第２の基準電位である電源
電位ＶDDに接続される点で第１のメモリブロック１ａと
異なる。
【００１６】第１，第２のメモリブロック１ａ，１ｂに
は、マスクプログラムにより、互いに対応する番地のメ
モリＭＯＳトランジスタに互いに逆のデータが固定的に
書き込まれる。そのデータパターンを模式的に図６に示
す。図の丸印で示すメモリトランジスタの白抜きがＥ型
（例えばデータ“１”）、斜線を施したものがＤ型（デ
ータ“０”）であって、第１，第２のメモリブロック１
ａ，１ｂの間で反転パターンとなっている。そして後述
するように、第１，第２のメモリブロック１ａ，１ｂ
は、対応するワード線とビット線が同時に選択されて、
互いに逆のデータが読み出される。
は、マスクプログラムにより、互いに対応する番地のメ
モリＭＯＳトランジスタに互いに逆のデータが固定的に
書き込まれる。そのデータパターンを模式的に図６に示
す。図の丸印で示すメモリトランジスタの白抜きがＥ型
（例えばデータ“１”）、斜線を施したものがＤ型（デ
ータ“０”）であって、第１，第２のメモリブロック１
ａ，１ｂの間で反転パターンとなっている。そして後述
するように、第１，第２のメモリブロック１ａ，１ｂ
は、対応するワード線とビット線が同時に選択されて、
互いに逆のデータが読み出される。
【００１７】この実施例において、選択ゲート線ＳＬ０
〜ＳＬ２５５は非選択状態で全て“Ｌ”であり、このと
き全てのＮＡＮＤ型セルＭＣは、ローカルビット線ＢＬ
から切り離されている。カラムデコーダ４により、各メ
モリブロック１ａ，１ｂで対応する一つの選択ゲート線
ＳＬが同時に選択されて“Ｈ”になる。例えば図４にお
いて、ＳＬ０＝“Ｈ”のとき、各ローカルビット線ＢＬ
の左上のＮＡＮＤ型セルがローカルビット線ＢＬに接続
され、ＳＬ１＝“Ｈ”のとき、各ローカルビット線ＢＬ
の右上側のＮＡＮＤ型セルがローカルビット線ＢＬに接
続される。同様に、ＳＬ２＝“Ｈ”のとき、各ローカル
ビット線ＢＬの左下のＮＡＮＤ型セルがローカルビット
線ＢＬに接続され、ＳＬ３＝“Ｈ”のとき、各ローカル
ビット線ＢＬの右下のＮＡＮＤ型セルがローカルビット
線ＢＬに接続される。
〜ＳＬ２５５は非選択状態で全て“Ｌ”であり、このと
き全てのＮＡＮＤ型セルＭＣは、ローカルビット線ＢＬ
から切り離されている。カラムデコーダ４により、各メ
モリブロック１ａ，１ｂで対応する一つの選択ゲート線
ＳＬが同時に選択されて“Ｈ”になる。例えば図４にお
いて、ＳＬ０＝“Ｈ”のとき、各ローカルビット線ＢＬ
の左上のＮＡＮＤ型セルがローカルビット線ＢＬに接続
され、ＳＬ１＝“Ｈ”のとき、各ローカルビット線ＢＬ
の右上側のＮＡＮＤ型セルがローカルビット線ＢＬに接
続される。同様に、ＳＬ２＝“Ｈ”のとき、各ローカル
ビット線ＢＬの左下のＮＡＮＤ型セルがローカルビット
線ＢＬに接続され、ＳＬ３＝“Ｈ”のとき、各ローカル
ビット線ＢＬの右下のＮＡＮＤ型セルがローカルビット
線ＢＬに接続される。
【００１８】ワード線ＷＬ０〜ＷＬ２０４７は、非選択
状態では全て“Ｈ”、従ってメモリＭＯＳトランジスタ
はデータの如何に拘らずオン状態である。ロウデコーダ
３によりメモリブロック１ａ，１ｂにおいて対応する一
つのワード線ＷＬが選択されて同時に“Ｌ”になる。ま
た、ローカルビット線ＢＬは、カラムデコーダ４とカラ
ムセレクタ５ａ，５ｂによって、やはりメモリブロック
１ａ，１ｂにおいて、各カラムブロックＣＢから一本ず
つ計１６本が同時に選択されて、これらが出力ビット線
を介してセンスアンプ回路６に接続される。
状態では全て“Ｈ”、従ってメモリＭＯＳトランジスタ
はデータの如何に拘らずオン状態である。ロウデコーダ
３によりメモリブロック１ａ，１ｂにおいて対応する一
つのワード線ＷＬが選択されて同時に“Ｌ”になる。ま
た、ローカルビット線ＢＬは、カラムデコーダ４とカラ
ムセレクタ５ａ，５ｂによって、やはりメモリブロック
１ａ，１ｂにおいて、各カラムブロックＣＢから一本ず
つ計１６本が同時に選択されて、これらが出力ビット線
を介してセンスアンプ回路６に接続される。
【００１９】図７は、以上の選択ゲート線ＳＬ、ワード
線ＷＬおよびローカルビット線ＢＬの選択を行うロウデ
コーダ３およびカラムデコーダ４の具体例である。この
実施例のマスクＲＯＭは、４Ｍビット（１６ビット並列
出力）であり、アドレスＡ０〜Ａ１７のなかの、Ａ０〜
Ａ６でカラム選択、Ａ７〜Ａ１７でロウ選択がなされ
る。ロウデコーダ３およびカラムデコーダ４は、前述の
ように第１，第２のメモリブロック１ａ，１ｂで共用さ
れる。
線ＷＬおよびローカルビット線ＢＬの選択を行うロウデ
コーダ３およびカラムデコーダ４の具体例である。この
実施例のマスクＲＯＭは、４Ｍビット（１６ビット並列
出力）であり、アドレスＡ０〜Ａ１７のなかの、Ａ０〜
Ａ６でカラム選択、Ａ７〜Ａ１７でロウ選択がなされ
る。ロウデコーダ３およびカラムデコーダ４は、前述の
ように第１，第２のメモリブロック１ａ，１ｂで共用さ
れる。
【００２０】ロウデコーダ３は、第１段目に、１６段Ｎ
ＡＮＤ型セルＭＣのなかの一つのトランジスタを選択す
るためのＡ７〜Ａ１０をデコードするデコーダＲＤ１
（出力は１６本）と、６４個のロウブロックＲＢ０〜Ｒ
Ｂ６３を選択するための下位アドレスＡ１２〜Ａ１４と
上位アドレスＡ１５〜Ａ１７をそれぞれデコードするデ
コーダＲＤ２（出力は８本）とＲＤ３（出力は８本）が
配置される。第２段目にデコーダＲＤ２，ＲＤ３の出力
が入力されて６４個のロウブロックＲＢ０〜ＲＢ６３の
一つを選択するためデコーダＲＤ４（出力は６４本）が
配置され、３段目には２０４８本のワード線の一つを選
択するためのデコーダＲＤ１，ＲＤ４の出力、およびア
ドレスＡ１１が入力されるデコーダＲＤ５（出力は２０
４８本）が配置される。
ＡＮＤ型セルＭＣのなかの一つのトランジスタを選択す
るためのＡ７〜Ａ１０をデコードするデコーダＲＤ１
（出力は１６本）と、６４個のロウブロックＲＢ０〜Ｒ
Ｂ６３を選択するための下位アドレスＡ１２〜Ａ１４と
上位アドレスＡ１５〜Ａ１７をそれぞれデコードするデ
コーダＲＤ２（出力は８本）とＲＤ３（出力は８本）が
配置される。第２段目にデコーダＲＤ２，ＲＤ３の出力
が入力されて６４個のロウブロックＲＢ０〜ＲＢ６３の
一つを選択するためデコーダＲＤ４（出力は６４本）が
配置され、３段目には２０４８本のワード線の一つを選
択するためのデコーダＲＤ１，ＲＤ４の出力、およびア
ドレスＡ１１が入力されるデコーダＲＤ５（出力は２０
４８本）が配置される。
【００２１】デコーダＲＤ１は、アドレスＡ７〜Ａ１０
の１６個の組み合わせを検出するためのインバータ群と
一致検出用のＮＡＮＤゲート群（またはＡＮＤゲート
群）により構成される。デコーダＲＤ２，ＲＤ３も同様
に構成される。デコーダＲＤ４は、デコーダＲＤ２，Ｒ
Ｄ３のそれぞれ８本ずつの出力の一致検出を行う６４個
のＮＡＮＤゲート群（またはＡＮＤゲート群）により構
成される。またアドレスＡ１１は各ロウブロック内の上
下のＮＡＮＤ型セルの選択、即ち図３のＶSS線または図
５のＶDD線を挟んで上下に隣接するＮＡＮＤ型セルのい
ずれかを選択するために用いられており、デコーダＲＤ
５は、デコーダＲＤ１の１６本の出力とデコーダＲＤ４
の６４本の出力およびアドレスＡ１１の組み合わせを検
出するためのインバータ群とＮＡＮＤゲート群（または
ＡＮＤゲート群）により構成される。デコーダＲＤ５の
２０４８本の出力は選択状態で一つが“Ｈ”になる。こ
のデコーダＲＤ５の出力はインバータ形式のワード線ド
ライバＷＤを介してワード線ＷＬ０〜ＷＬ２０４７に供
給され、選択状態で１本のワード線が“Ｌ”になる。
の１６個の組み合わせを検出するためのインバータ群と
一致検出用のＮＡＮＤゲート群（またはＡＮＤゲート
群）により構成される。デコーダＲＤ２，ＲＤ３も同様
に構成される。デコーダＲＤ４は、デコーダＲＤ２，Ｒ
Ｄ３のそれぞれ８本ずつの出力の一致検出を行う６４個
のＮＡＮＤゲート群（またはＡＮＤゲート群）により構
成される。またアドレスＡ１１は各ロウブロック内の上
下のＮＡＮＤ型セルの選択、即ち図３のＶSS線または図
５のＶDD線を挟んで上下に隣接するＮＡＮＤ型セルのい
ずれかを選択するために用いられており、デコーダＲＤ
５は、デコーダＲＤ１の１６本の出力とデコーダＲＤ４
の６４本の出力およびアドレスＡ１１の組み合わせを検
出するためのインバータ群とＮＡＮＤゲート群（または
ＡＮＤゲート群）により構成される。デコーダＲＤ５の
２０４８本の出力は選択状態で一つが“Ｈ”になる。こ
のデコーダＲＤ５の出力はインバータ形式のワード線ド
ライバＷＤを介してワード線ＷＬ０〜ＷＬ２０４７に供
給され、選択状態で１本のワード線が“Ｌ”になる。
【００２２】カラムデコーダ４は、ローカルビット線選
択を行うために、アドレスＡ１，Ａ２をデコードするデ
コーダＣＤ１（出力は４本）と、アドレスＡ３〜Ａ６を
デコードするデコーダＣＤ２（出力は１６本）を有す
る。これらのデコーダＣＤ１，ＣＤ２の出力はカラムセ
レクタ５ａ，５ｂに送られる。カラムセレクタ５ａ，５
ｂは、図８に示すように、アドレスＡ１，Ａ２をデコー
ドしたデコーダＣＤ１の４本の出力と、アドレスＡ３〜
Ａ６をデコードしたデコーダＣＤ２の１６本の出力によ
りそれぞれ制御される２段のカラムゲートＱ２１，Ｑ２
２により構成される。このカラムセレクタ５ａ，５ｂに
より、それぞれ第１、第２のメモリブロック１ａ，１ｂ
において、カラムブロックＣＢ内の６４本のローカルビ
ット線ＢＬ０〜ＢＬ６３から１本が選択されて、出力ビ
ット線Ｂに接続される。これにより各メモリブロック１
ａ，１ｂから選択されたローカルビット線（全体では１
６本）が出力ビット線Ｂを介して差動型センスアンプＳ
Ａに接続されることになる。差動型センスアンプＳＡの
基準入力端子には、基準電圧ＶREF ＝ＶDD／２が与えら
れている。
択を行うために、アドレスＡ１，Ａ２をデコードするデ
コーダＣＤ１（出力は４本）と、アドレスＡ３〜Ａ６を
デコードするデコーダＣＤ２（出力は１６本）を有す
る。これらのデコーダＣＤ１，ＣＤ２の出力はカラムセ
レクタ５ａ，５ｂに送られる。カラムセレクタ５ａ，５
ｂは、図８に示すように、アドレスＡ１，Ａ２をデコー
ドしたデコーダＣＤ１の４本の出力と、アドレスＡ３〜
Ａ６をデコードしたデコーダＣＤ２の１６本の出力によ
りそれぞれ制御される２段のカラムゲートＱ２１，Ｑ２
２により構成される。このカラムセレクタ５ａ，５ｂに
より、それぞれ第１、第２のメモリブロック１ａ，１ｂ
において、カラムブロックＣＢ内の６４本のローカルビ
ット線ＢＬ０〜ＢＬ６３から１本が選択されて、出力ビ
ット線Ｂに接続される。これにより各メモリブロック１
ａ，１ｂから選択されたローカルビット線（全体では１
６本）が出力ビット線Ｂを介して差動型センスアンプＳ
Ａに接続されることになる。差動型センスアンプＳＡの
基準入力端子には、基準電圧ＶREF ＝ＶDD／２が与えら
れている。
【００２３】カラムデコーダ４はまた、２５６本の選択
ゲート線ＳＬのうち一つを選択するために、デコーダＲ
Ｄ４の出力とアドレスＡ０，Ａ１１が入力されるデコー
ダＣＤ３を有する。ここで、最下位アドレスＡ０は、ロ
ーカルビット線ＢＬに沿う左右２列のＮＡＮＤ型セルの
いずれを選択するかを決定するために、より具体的に
は、選択ゲート線（ＳＬ０，ＳＬ２，…）の組と（ＳＬ
１，ＳＬ３，…）の組のいずれを選択するかを決定する
為に用いられる。アドレスＡ１１は、ロウデコーダ３側
と同様に、図３のＶSS線あるいは図５のＶDD線を挟む上
下のＮＡＮＤ型セルのいずれを選択するかを決定するた
め、具体的には、ロウブロックＲＢ０について見ると、
選択ゲート線（ＳＬ０，ＳＬ１）の組と（ＳＬ２，ＳＬ
３）の組のいずれを選択するかを決定するために用いら
れている。デコーダＣＤ３は、以上の論理をインバータ
群と一致検出用のＮＡＮＤゲート群（またはＡＮＤゲー
ト群）により組むことで、選択状態で２５６本の出力の
一つを“Ｈ”とする。このデコーダＣＤ３の出力が非反
転の選択ゲートドライバＳＤを介して２５６本の選択ゲ
ート線ＳＬ１〜ＳＬ２５６に供給され、非選択状態で選
択ゲート線ＳＬ１〜ＳＬ２５６を“Ｌ”、選択状態で１
本の選択ゲート線を“Ｈ”にする。
ゲート線ＳＬのうち一つを選択するために、デコーダＲ
Ｄ４の出力とアドレスＡ０，Ａ１１が入力されるデコー
ダＣＤ３を有する。ここで、最下位アドレスＡ０は、ロ
ーカルビット線ＢＬに沿う左右２列のＮＡＮＤ型セルの
いずれを選択するかを決定するために、より具体的に
は、選択ゲート線（ＳＬ０，ＳＬ２，…）の組と（ＳＬ
１，ＳＬ３，…）の組のいずれを選択するかを決定する
為に用いられる。アドレスＡ１１は、ロウデコーダ３側
と同様に、図３のＶSS線あるいは図５のＶDD線を挟む上
下のＮＡＮＤ型セルのいずれを選択するかを決定するた
め、具体的には、ロウブロックＲＢ０について見ると、
選択ゲート線（ＳＬ０，ＳＬ１）の組と（ＳＬ２，ＳＬ
３）の組のいずれを選択するかを決定するために用いら
れている。デコーダＣＤ３は、以上の論理をインバータ
群と一致検出用のＮＡＮＤゲート群（またはＡＮＤゲー
ト群）により組むことで、選択状態で２５６本の出力の
一つを“Ｈ”とする。このデコーダＣＤ３の出力が非反
転の選択ゲートドライバＳＤを介して２５６本の選択ゲ
ート線ＳＬ１〜ＳＬ２５６に供給され、非選択状態で選
択ゲート線ＳＬ１〜ＳＬ２５６を“Ｌ”、選択状態で１
本の選択ゲート線を“Ｈ”にする。
【００２４】この様に構成されたＮＡＮＤ型マスクＲＯ
Ｍのデータ読出し動作を次に説明する。前述のようにワ
ード線ＷＬは非選択状態で全て“Ｈ”、選択ゲート線Ｓ
Ｌは非選択状態で全て“Ｌ”であり、ワード線選択の確
定タイミングと選択ゲート線選択の確定のタイミングに
ズレが生じる。このズレは重要な意味を持つが、最初に
そのズレを無視して基本動作を説明する。アドレスデー
タが入力されると、ロウデコーダ３により一本のワード
線が選択される。例えば、図３に着目して、ロウブロッ
クＲＢ０が選択され、そのなかのワード線ＷＬ０〜ＷＬ
１５の一本が選択されたとする。このときカラムデコー
ダ４により、選択ゲート線ＳＬ０，ＳＬ１のいずれか一
方が“Ｈ”になり、選択ゲート線ＳＬ２，ＳＬ３は共に
“Ｌ”となる。ワード線ＷＬ１６〜ＷＬ３１側の一本の
ワード線が選択されたときには、選択ゲート線ＳＬ２，
ＳＬ３の一方が“Ｈ”になり、ＳＬ０＝ＳＬ１＝“Ｌ”
となる。メモリブロック１ｂにおいても同様である。こ
れにより、各メモリブロック１ａ，１ｂの一つのロウブ
ロックの各ローカルビット線ＢＬに沿う６４個のＮＡＮ
Ｄ型セルが選択されてローカルビット線に接続される。
また、カラムデコーダ４により、各メモリブロック１
ａ，１ｂにおいて各カラムブロックＣＢから一本ずつ１
６本のローカルビット線が選択されて出力ビット線Ｂに
接続される。
Ｍのデータ読出し動作を次に説明する。前述のようにワ
ード線ＷＬは非選択状態で全て“Ｈ”、選択ゲート線Ｓ
Ｌは非選択状態で全て“Ｌ”であり、ワード線選択の確
定タイミングと選択ゲート線選択の確定のタイミングに
ズレが生じる。このズレは重要な意味を持つが、最初に
そのズレを無視して基本動作を説明する。アドレスデー
タが入力されると、ロウデコーダ３により一本のワード
線が選択される。例えば、図３に着目して、ロウブロッ
クＲＢ０が選択され、そのなかのワード線ＷＬ０〜ＷＬ
１５の一本が選択されたとする。このときカラムデコー
ダ４により、選択ゲート線ＳＬ０，ＳＬ１のいずれか一
方が“Ｈ”になり、選択ゲート線ＳＬ２，ＳＬ３は共に
“Ｌ”となる。ワード線ＷＬ１６〜ＷＬ３１側の一本の
ワード線が選択されたときには、選択ゲート線ＳＬ２，
ＳＬ３の一方が“Ｈ”になり、ＳＬ０＝ＳＬ１＝“Ｌ”
となる。メモリブロック１ｂにおいても同様である。こ
れにより、各メモリブロック１ａ，１ｂの一つのロウブ
ロックの各ローカルビット線ＢＬに沿う６４個のＮＡＮ
Ｄ型セルが選択されてローカルビット線に接続される。
また、カラムデコーダ４により、各メモリブロック１
ａ，１ｂにおいて各カラムブロックＣＢから一本ずつ１
６本のローカルビット線が選択されて出力ビット線Ｂに
接続される。
【００２５】具体的に第１，第２のメモリブロック１
ａ，１ｂの対応するワード線ＷＬ０とローカルビット線
ＢＬ０が同時に選択され、それぞれメモリトランジスタ
Ｍ０が選択されたとする。ＮＡＮＤ型ＲＯＭでは、選択
ワード線を“Ｌ”とすることで、選択されたメモリトラ
ンジスタがＥ型であるかＤ型であるかを検出する。図９
が選択されたデータの読出し動作例である。図９（ａ）
に示すように、第１のメモリブロック１ａ側のメモリト
ランジスタＭ０がＥ型、即ちデータ“１”とすると、第
２のメモリブロック１ｂ側の対応するメモリトランジス
タＭ０はＤ型である。これらのデータは同時にローカル
ビット線ＢＬ０を介して一つの出力ビット線Ｂに転送さ
れる。このとき、出力ビット線Ｂでは、図９（ａ）に示
すように、第１のメモリブロック１ａ側のＥ型のメモリ
トランジスタＭ０と第２のメモリブロック１ｂ側のＤ型
のメモリトランジスタＭ０とが、電源ＶDDと接地ＶSS間
に直列接続されたことになる。そして選択ワード線ＷＬ
０が“Ｌ”で、ＶDD側メモリトランジスタＭ０がオン、
ＶSS側メモリトランジスタＭ０がオフとなるから、矢印
で示す充電電流が流れ、出力ビット線Ｂは電源電位ＶDD
まで上昇する。データが逆であれば、図９（ｂ）に示す
ように、ＶDD側メモリトランジスタＭ０がオフ、ＶSS側
メモリトランジスタＭ０がオンとなり、矢印で示す放電
電流が流れ、出力ビット線Ｂは接地電位ＶSSまで低下す
る。
ａ，１ｂの対応するワード線ＷＬ０とローカルビット線
ＢＬ０が同時に選択され、それぞれメモリトランジスタ
Ｍ０が選択されたとする。ＮＡＮＤ型ＲＯＭでは、選択
ワード線を“Ｌ”とすることで、選択されたメモリトラ
ンジスタがＥ型であるかＤ型であるかを検出する。図９
が選択されたデータの読出し動作例である。図９（ａ）
に示すように、第１のメモリブロック１ａ側のメモリト
ランジスタＭ０がＥ型、即ちデータ“１”とすると、第
２のメモリブロック１ｂ側の対応するメモリトランジス
タＭ０はＤ型である。これらのデータは同時にローカル
ビット線ＢＬ０を介して一つの出力ビット線Ｂに転送さ
れる。このとき、出力ビット線Ｂでは、図９（ａ）に示
すように、第１のメモリブロック１ａ側のＥ型のメモリ
トランジスタＭ０と第２のメモリブロック１ｂ側のＤ型
のメモリトランジスタＭ０とが、電源ＶDDと接地ＶSS間
に直列接続されたことになる。そして選択ワード線ＷＬ
０が“Ｌ”で、ＶDD側メモリトランジスタＭ０がオン、
ＶSS側メモリトランジスタＭ０がオフとなるから、矢印
で示す充電電流が流れ、出力ビット線Ｂは電源電位ＶDD
まで上昇する。データが逆であれば、図９（ｂ）に示す
ように、ＶDD側メモリトランジスタＭ０がオフ、ＶSS側
メモリトランジスタＭ０がオンとなり、矢印で示す放電
電流が流れ、出力ビット線Ｂは接地電位ＶSSまで低下す
る。
【００２６】以上のようにこの実施例では、二つのメモ
リブロック１ａ，１ｂの選択されたメモリトランジスタ
によるコンプリメンタル動作が行われるから、出力ビッ
ト線Ｂの電位を、ＶREF ＝ＶDD／２を参照電位として用
いた差動型センスアンプＳＡにより検出することで、デ
ータ“１”，“０”の判定ができる。従ってこの実施例
によると、微小振幅の信号でデータセンスを行う従来方
式と異なり、同時スイッチングノイズや外部ノイズの影
響を受けにくく、誤動作のない安定したデータ読出しが
出来る。また、出力ビット線ＢはＶDD又はＶSSまで大振
幅して、これを差動型センスアンプで検出するので、負
帰還増幅器を用いて微小信号検出を行う方式に比べて、
高速動作が可能になる。
リブロック１ａ，１ｂの選択されたメモリトランジスタ
によるコンプリメンタル動作が行われるから、出力ビッ
ト線Ｂの電位を、ＶREF ＝ＶDD／２を参照電位として用
いた差動型センスアンプＳＡにより検出することで、デ
ータ“１”，“０”の判定ができる。従ってこの実施例
によると、微小振幅の信号でデータセンスを行う従来方
式と異なり、同時スイッチングノイズや外部ノイズの影
響を受けにくく、誤動作のない安定したデータ読出しが
出来る。また、出力ビット線ＢはＶDD又はＶSSまで大振
幅して、これを差動型センスアンプで検出するので、負
帰還増幅器を用いて微小信号検出を行う方式に比べて、
高速動作が可能になる。
【００２７】この実施例の場合、前述のようにワード線
選択の確定と選択ゲート線選択の確定のタイミングにズ
レが生じることにより、自動的に出力ビット線Ｂのプリ
チャージが行われる。このプリチャージ動作を、図１０
を参照して説明する。図１０は、選択されたワード線Ｗ
Ｌと選択された選択ゲート線ＳＬの電位変化と、出力ビ
ット線Ｂの電位変化を示している。時刻ｔ０でアドレス
がラッチされ、時刻ｔ１でカラムデコーダ４およびカラ
ムセレクタ５ａ，５ｂにより、ローカルビット線選択が
なされる。ローカルビット線選択は、図７に示すように
カラムデコーダ４の１段のデコーダＣＤ１，ＣＤ２とカ
ラムセレクタ５ａ，５ｂにより行われるから、ワード線
および選択ゲート線の選択に比べて速く確定し、時刻ｔ
１で選択されたローカルビット線ＢＬが出力ビット線Ｂ
に接続される。
選択の確定と選択ゲート線選択の確定のタイミングにズ
レが生じることにより、自動的に出力ビット線Ｂのプリ
チャージが行われる。このプリチャージ動作を、図１０
を参照して説明する。図１０は、選択されたワード線Ｗ
Ｌと選択された選択ゲート線ＳＬの電位変化と、出力ビ
ット線Ｂの電位変化を示している。時刻ｔ０でアドレス
がラッチされ、時刻ｔ１でカラムデコーダ４およびカラ
ムセレクタ５ａ，５ｂにより、ローカルビット線選択が
なされる。ローカルビット線選択は、図７に示すように
カラムデコーダ４の１段のデコーダＣＤ１，ＣＤ２とカ
ラムセレクタ５ａ，５ｂにより行われるから、ワード線
および選択ゲート線の選択に比べて速く確定し、時刻ｔ
１で選択されたローカルビット線ＢＬが出力ビット線Ｂ
に接続される。
【００２８】ワード線選択および選択ゲート線選択は、
図７のデコーダ構成では共に３段のデコーダにより行わ
れるから、その時刻をｔ２とする。この時刻ｔ２から、
図１０に示すように、選択されたワード線ＷＬは“Ｈ”
から“Ｌ”に遷移開始し、選択された選択ゲート線ＳＬ
は“Ｌ”から“Ｈ”に遷移開始する。選択ゲートＭＯＳ
トランジスタをはじめ、Ｅ型のＭＯＳトランジスタのし
きい値Ｖｔｈは通常、ＶDD／２より小さく、０．７Ｖ程
度に設定されるから、選択ゲート線ＳＬがＶｔｈまで上
昇して選択ゲートＭＯＳトランジスタがオンする時刻ｔ
３（選択ゲート線ＳＬの選択確定タイミング）に対し
て、ワード線ＷＬがＶｔｈに低下する時刻ｔ４（ワード
線ＷＬの選択確定タイミング）が遅れる。
図７のデコーダ構成では共に３段のデコーダにより行わ
れるから、その時刻をｔ２とする。この時刻ｔ２から、
図１０に示すように、選択されたワード線ＷＬは“Ｈ”
から“Ｌ”に遷移開始し、選択された選択ゲート線ＳＬ
は“Ｌ”から“Ｈ”に遷移開始する。選択ゲートＭＯＳ
トランジスタをはじめ、Ｅ型のＭＯＳトランジスタのし
きい値Ｖｔｈは通常、ＶDD／２より小さく、０．７Ｖ程
度に設定されるから、選択ゲート線ＳＬがＶｔｈまで上
昇して選択ゲートＭＯＳトランジスタがオンする時刻ｔ
３（選択ゲート線ＳＬの選択確定タイミング）に対し
て、ワード線ＷＬがＶｔｈに低下する時刻ｔ４（ワード
線ＷＬの選択確定タイミング）が遅れる。
【００２９】この時刻ｔ３からｔ４までの遅れ時間τ１
がプリチャージ期間となる。即ちこの遅れ時間τ１の
間、選択された二つのＮＡＮＤ型セルの出力端子はオン
した選択ゲートＭＯＳトランジスタを介し、ローカルビ
ット線ＢＬを介して、出力ビット線Ｂに接続されるが、
これら二つのＮＡＮＤ型セルの全てのメモリトランジス
タはまだ全てオン状態（非選択状態）に保たれている。
これにより、第１のメモリブロック１ａの接地電位ＶSS
と、第２のメモリブロック１ｂの電源電位ＶDDが出力ビ
ット線Ｂを介して短絡されて、前サイクルの読出しデー
タにより“Ｈ”または“Ｌ”のままフローティングとな
っていた出力ビット線ＢはＶDD／２にプリチャージされ
る。その後、時刻ｔ４でワード線選択が確定して、選択
された二つのＮＡＮＤ型セル内の一方のメモリトランジ
スタがオフとなり、前述のコンプリメンタル動作により
出力ビット線Ｂは、ＶDDまたはＶSSに遷移する。以上の
ようにこの実施例によると、ワード線確定の前に自動的
に出力ビット線およびローカルビット線がＶDD／２にプ
リチャージされ、これにより、高速で確実なデータ読出
しができる。
がプリチャージ期間となる。即ちこの遅れ時間τ１の
間、選択された二つのＮＡＮＤ型セルの出力端子はオン
した選択ゲートＭＯＳトランジスタを介し、ローカルビ
ット線ＢＬを介して、出力ビット線Ｂに接続されるが、
これら二つのＮＡＮＤ型セルの全てのメモリトランジス
タはまだ全てオン状態（非選択状態）に保たれている。
これにより、第１のメモリブロック１ａの接地電位ＶSS
と、第２のメモリブロック１ｂの電源電位ＶDDが出力ビ
ット線Ｂを介して短絡されて、前サイクルの読出しデー
タにより“Ｈ”または“Ｌ”のままフローティングとな
っていた出力ビット線ＢはＶDD／２にプリチャージされ
る。その後、時刻ｔ４でワード線選択が確定して、選択
された二つのＮＡＮＤ型セル内の一方のメモリトランジ
スタがオフとなり、前述のコンプリメンタル動作により
出力ビット線Ｂは、ＶDDまたはＶSSに遷移する。以上の
ようにこの実施例によると、ワード線確定の前に自動的
に出力ビット線およびローカルビット線がＶDD／２にプ
リチャージされ、これにより、高速で確実なデータ読出
しができる。
【００３０】図１１は、ロウデコーダ３の別の構成例を
示す。これは、図７におけるデコーダＲＤ５を、デコー
ダＲＤ５１，ＲＤ５２の２段構成として、ロウデコーダ
３を全体で４段構成としたものである。カラムデコーダ
を先の実施例と同じとすれば、カラムデコーダに比べて
ロウデコーダでの遅延が大きくなる。この結果、図１２
に示すように、カラム選択にτ２だけ遅れてロウ選択が
確定するというタイミング関係が得られる。したがって
この遅れ時間τ２の間に、先の実施例と同様に、出力ビ
ット線Ｂのプリチャージを行うことができる。
示す。これは、図７におけるデコーダＲＤ５を、デコー
ダＲＤ５１，ＲＤ５２の２段構成として、ロウデコーダ
３を全体で４段構成としたものである。カラムデコーダ
を先の実施例と同じとすれば、カラムデコーダに比べて
ロウデコーダでの遅延が大きくなる。この結果、図１２
に示すように、カラム選択にτ２だけ遅れてロウ選択が
確定するというタイミング関係が得られる。したがって
この遅れ時間τ２の間に、先の実施例と同様に、出力ビ
ット線Ｂのプリチャージを行うことができる。
【００３１】この発明は、ＮＯＲ型マスクＲＯＭにも同
様に適用できる。図１３は、ＮＯＲ型マスクＲＯＭに適
用した実施例の要部構成を示す。ロウデコーダおよびカ
ラムデコーダにより共通にアドレス選択される第１のメ
モリブロック１ａ，第２のメモリブロック１ｂが用いら
れ、ＮＯＲ型セルＭＣには第１，第２のメモリブロック
１ａ，１ｂの間で反転したデータパターンとなるよう
に、対応する番地に逆データが書かれる。また、第１の
メモリブロック１ａではメモリセル基準端子はＶSSに、
第２のメモリブロック１ｂではメモリセル基準端子はＶ
DDに設定される。
様に適用できる。図１３は、ＮＯＲ型マスクＲＯＭに適
用した実施例の要部構成を示す。ロウデコーダおよびカ
ラムデコーダにより共通にアドレス選択される第１のメ
モリブロック１ａ，第２のメモリブロック１ｂが用いら
れ、ＮＯＲ型セルＭＣには第１，第２のメモリブロック
１ａ，１ｂの間で反転したデータパターンとなるよう
に、対応する番地に逆データが書かれる。また、第１の
メモリブロック１ａではメモリセル基準端子はＶSSに、
第２のメモリブロック１ｂではメモリセル基準端子はＶ
DDに設定される。
【００３２】ＮＯＲ型マスクＲＯＭの場合、ワード線Ｗ
Ｌは非選択状態で“Ｌ”（例えばＶSS）、選択状態で
“Ｈ”（例えばＶDD）とされる。また、セルＭＣの二値
データは、ワード線の“Ｈ”，“Ｌ”レベルの間の第１
のしきい値状態と、“Ｈ”レベルより高い第２のしきい
値状態のいずれかとして記憶される。データ読出しは、
選択されたメモリセルがデータに応じてオン，オフする
事による電流引き込みの有無を検出することにより行わ
れる。したがって、第１，第２のメモリブロック１ａ，
１ｂの対応する番地のセルを同時に選択して出力ビット
線に接続すると、先の実施例と同様のコンプリメンタル
動作によるデータセンスが可能となる。
Ｌは非選択状態で“Ｌ”（例えばＶSS）、選択状態で
“Ｈ”（例えばＶDD）とされる。また、セルＭＣの二値
データは、ワード線の“Ｈ”，“Ｌ”レベルの間の第１
のしきい値状態と、“Ｈ”レベルより高い第２のしきい
値状態のいずれかとして記憶される。データ読出しは、
選択されたメモリセルがデータに応じてオン，オフする
事による電流引き込みの有無を検出することにより行わ
れる。したがって、第１，第２のメモリブロック１ａ，
１ｂの対応する番地のセルを同時に選択して出力ビット
線に接続すると、先の実施例と同様のコンプリメンタル
動作によるデータセンスが可能となる。
【００３３】この発明は、上記実施例に限られず、各種
ＰＲＯＭ，ＥＰＲＯＭにも適用することができる。
ＰＲＯＭ，ＥＰＲＯＭにも適用することができる。
【００３４】
【発明の効果】以上述べたようにこの発明による半導体
記憶装置では、反転パターンのデータを書き込んだ第
１，第２のメモリブロックを用意し、各メモリブロック
の基準端子を互いに異なる第１，第２の基準電位に設定
して、これらのメモリブロックのコンプリメンタル動作
によるデータ読出しを行わせることにより、耐ノイズ性
と高速性能の向上を図ることができる。
記憶装置では、反転パターンのデータを書き込んだ第
１，第２のメモリブロックを用意し、各メモリブロック
の基準端子を互いに異なる第１，第２の基準電位に設定
して、これらのメモリブロックのコンプリメンタル動作
によるデータ読出しを行わせることにより、耐ノイズ性
と高速性能の向上を図ることができる。
【図１】 この発明の一実施例によるマスクＲＯＭのブ
ロック構成を示す。
ロック構成を示す。
【図２】 同実施例のメモリブロックの具体構成を示
す。
す。
【図３】 第１のメモリブロックの一部の詳細な構成を
示す。
示す。
【図４】 図３の一部の更に詳細な構成を示す。
【図５】 図３に対応する第２のメモリブロックの詳細
な構成を示す。
な構成を示す。
【図６】 同実施例のデータパターン例を示す。
【図７】 同実施例のデコーダの構成を示す。
【図８】 同実施例のカラムセレクタの構成を示す。
【図９】 同実施例のデータ読出し動作を示す。
【図１０】 同実施例のプリチャージ動作を説明する為
の図である。
の図である。
【図１１】 他の実施例のロウデコーダ構成を示す。
【図１２】 同実施例の動作タイミングを示す。
【図１３】 他の実施例のマスクＲＯＭの要部構成を示
す。
す。
１ａ…第１のメモリブロック、１ｂ…第２のメモリブロ
ック、２…アドレスバッファ、３…ロウデコーダ、４…
カラムデコーダ、５ａ，５ｂ…カラムセレクタ回路、６
…差動型センスアンプ回路、７…出力回路。
ック、２…アドレスバッファ、３…ロウデコーダ、４…
カラムデコーダ、５ａ，５ｂ…カラムセレクタ回路、６
…差動型センスアンプ回路、７…出力回路。
Claims (2)
- 【請求項１】 複数本のローカルビット線と、このロー
カルビット線と交差して配設された複数本のワード線
と、これらのワード線と前記ローカルビット線の各交差
部に配置されてそれぞれ所定のデータが書き込まれ、前
記ワード線により選択的に駆動される複数のメモリセル
とを備え、前記各メモリセルの基準端子が第１の基準電
位に設定されている第１のメモリブロックと、 前記第１のメモリブロックと対称パターンをなして複数
本ずつのローカルビット線とワード線、および複数のメ
モリセルがレイアウトされ、各メモリセルは前記第１の
メモリブロック内の対応する番地のメモリセルとは逆デ
ータが書き込まれ、かつ基準端子が前記第１の基準電位
と異なる第２の基準電位に設定された第２のメモリブロ
ックと、 前記第１、第２のメモリブロック内の相対応する番地の
メモリセルを同時に選択し、この選択された二つのメモ
リセルの出力端子をそれぞれ選択されたローカルビット
線を介して一つの出力ビット線に接続する選択手段と、 この選択手段により選択された二つのメモリセルが前記
第１，第２の基準電位の間に直列接続されて一方がオ
ン、他方がオフとなるコンプリメンタル動作を行うこと
による前記出力ビット線の電位変化を検出する差動型セ
ンス手段とを有することを特徴とする半導体記憶装置。 - 【請求項２】 前記第１、第２のメモリブロックの各メ
モリセルは、それぞれ異なるワード線により駆動される
複数のＭＯＳトランジスタが直列接続されて構成され、
これらのＭＯＳトランジスタが前記ワード線が非選択状
態にあるときにオンするＮＡＮＤ型セルであり、 前記選択手段は、前記第１，第２のメモリブロック内の
対応するＮＡＮＤ型セルを選択して、この選択されたＮ
ＡＮＤ型セルの出力端子をそれぞれ選択された前記ロー
カルビット線を介して同時に前記出力ビット線に接続す
るメモリセル選択手段と、前記第１，第２のメモリブロ
ックの対応するワード線を同時に選択するワード線選択
手段とを有し、 前記出力ビット線は、前記ワード線選択手段によるワー
ド線選択の確定前に、前記第１，第２のメモリブロック
内の選択されたＮＡＮＤ型セルを介して前記第１，第２
の基準電位の中間電位にプリチャージされることを特徴
とする請求項１記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7420496A JP3726337B2 (ja) | 1995-05-02 | 1996-03-28 | 半導体記憶装置 |
| TW085105085A TW302483B (en) | 1995-05-02 | 1996-04-29 | The semiconductor memory device |
| KR1019960014305A KR100200012B1 (ko) | 1995-05-02 | 1996-05-02 | 반도체 기억장치 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-132666 | 1995-05-02 | ||
| JP13266695 | 1995-05-02 | ||
| JP7420496A JP3726337B2 (ja) | 1995-05-02 | 1996-03-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0922600A true JPH0922600A (ja) | 1997-01-21 |
| JP3726337B2 JP3726337B2 (ja) | 2005-12-14 |
Family
ID=26415332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7420496A Expired - Fee Related JP3726337B2 (ja) | 1995-05-02 | 1996-03-28 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3726337B2 (ja) |
| KR (1) | KR100200012B1 (ja) |
| TW (1) | TW302483B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002001574A1 (fr) * | 2000-06-29 | 2002-01-03 | Fujitsu Limited | Memoire a semi-conducteurs |
| JP2006294102A (ja) * | 2005-04-07 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2012174319A (ja) * | 2011-02-23 | 2012-09-10 | Fujitsu Semiconductor Ltd | 半導体メモリおよびシステム |
| JP2013206509A (ja) * | 2012-03-28 | 2013-10-07 | Toshiba Corp | コンフィギュレーションメモリ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE202014106307U1 (de) | 2014-12-30 | 2015-02-25 | E-Lead Electronic Co., Ltd. | Verstärktes Ventil |
-
1996
- 1996-03-28 JP JP7420496A patent/JP3726337B2/ja not_active Expired - Fee Related
- 1996-04-29 TW TW085105085A patent/TW302483B/zh not_active IP Right Cessation
- 1996-05-02 KR KR1019960014305A patent/KR100200012B1/ko not_active IP Right Cessation
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002001574A1 (fr) * | 2000-06-29 | 2002-01-03 | Fujitsu Limited | Memoire a semi-conducteurs |
| EP1310963A1 (en) * | 2000-06-29 | 2003-05-14 | Fujitsu Limited | Semiconductor memory device |
| EP1310963A4 (en) * | 2000-06-29 | 2005-08-10 | Fujitsu Ltd | SEMICONDUCTOR MEMORY MODULE |
| US7102928B2 (en) | 2000-06-29 | 2006-09-05 | Shouichi Kawamura | Semiconductor memory apparatus |
| JP2006294102A (ja) * | 2005-04-07 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP4684719B2 (ja) * | 2005-04-07 | 2011-05-18 | パナソニック株式会社 | 半導体記憶装置 |
| JP2012174319A (ja) * | 2011-02-23 | 2012-09-10 | Fujitsu Semiconductor Ltd | 半導体メモリおよびシステム |
| JP2013206509A (ja) * | 2012-03-28 | 2013-10-07 | Toshiba Corp | コンフィギュレーションメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3726337B2 (ja) | 2005-12-14 |
| KR100200012B1 (ko) | 1999-06-15 |
| TW302483B (en) | 1997-04-11 |
| KR960042762A (ko) | 1996-12-21 |
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