JP2851004B2 - メモリ・ユニット - Google Patents
メモリ・ユニットInfo
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- JP2851004B2 JP2851004B2 JP1210210A JP21021089A JP2851004B2 JP 2851004 B2 JP2851004 B2 JP 2851004B2 JP 1210210 A JP1210210 A JP 1210210A JP 21021089 A JP21021089 A JP 21021089A JP 2851004 B2 JP2851004 B2 JP 2851004B2
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- memory unit
- circuit
- logic level
- input
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、多数の、スタティックな或いはダイナミッ
クな、ランダムアクセスメモリ（RAM）セルを持つメモ
リユニットであって；該メモリユニットは、ユニット選
択入力と、該メモリユニットに与えられるアドレスデー
タのための並列多重ビット入力と、を有して成り；また
該メモリユニットは、アドレス入力バッファ回路とセル
選択回路とが設けられて成り；上記アドレス入力バッフ
ァ回路は、各入力ビットに対して１対の出力接続を持
ち、その出力接続には２個の互いに相補的な信号が読み
出しモード又は書き込みモードで存在し；また上記出力
接続は、セルの選択を制御するためのセル選択回路に結
合しており；更に、上記アドレス入力バッファ回路は、
上記各１対の出力接続上に在る上記２個の信号がすべ
て、上記ユニット選択入力の制御の下に、強制的に同一
の明瞭な（significant）論理レベルにされ得ることを
保証するようにしてある；ところのメモリユニットに関
する。
クな、ランダムアクセスメモリ（RAM）セルを持つメモ
リユニットであって；該メモリユニットは、ユニット選
択入力と、該メモリユニットに与えられるアドレスデー
タのための並列多重ビット入力と、を有して成り；また
該メモリユニットは、アドレス入力バッファ回路とセル
選択回路とが設けられて成り；上記アドレス入力バッフ
ァ回路は、各入力ビットに対して１対の出力接続を持
ち、その出力接続には２個の互いに相補的な信号が読み
出しモード又は書き込みモードで存在し；また上記出力
接続は、セルの選択を制御するためのセル選択回路に結
合しており；更に、上記アドレス入力バッファ回路は、
上記各１対の出力接続上に在る上記２個の信号がすべ
て、上記ユニット選択入力の制御の下に、強制的に同一
の明瞭な（significant）論理レベルにされ得ることを
保証するようにしてある；ところのメモリユニットに関
する。
既知の、アドレスを付することの可能なメモリユニッ
トにあっては、選択入力（チップ可能化又はチップ選
択）から発信する信号は通常、バッファ回路に供給され
るばかりか、仮想的に追加アドレス・ビットを含むかの
ように、ユニットの大部分の復号化回路にも供給され
る。
トにあっては、選択入力（チップ可能化又はチップ選
択）から発信する信号は通常、バッファ回路に供給され
るばかりか、仮想的に追加アドレス・ビットを含むかの
ように、ユニットの大部分の復号化回路にも供給され
る。
茲で注意しておきたいものは、Kuoによる米国特許第
4,412,309号によって、ディセレクション（deselecti
o）信号がユニット選択入力にあるときには、上記２つ
の信号がすべて同一の有意な状態を表示するための回路
手段を有する、電気的消去可能プログラム可能読出し専
用メモリ（EEPROM）が示されていることは、既知なので
ある。上記２つの信号がすべて同一の有意な状態を表示
するときには、いくつかの行又は列は、同時にプログラ
ムすることができる。その結果として、プログラミング
の時間が減少する。さもなければ、EEPROMの内容を読出
すのに要する時間との関係で、比較的大きな時間（秒の
単位）がEEPROMをプログラムするのに必要だから、これ
は重要である。しかしながら、本発明は全く異なる種類
のメモリ回路、すなわち高速で書込む（＝プログラムす
る）ことのできるランダムアクセスメモリ（RAM）に依
っているので、この観点からは「プログラム時間」の減
少は必要とは思われない。むしろ、試験性の改善とか電
力消費の削減のような、他の目的が追及され、同時に速
度の改善もまた達成することができるのである。
4,412,309号によって、ディセレクション（deselecti
o）信号がユニット選択入力にあるときには、上記２つ
の信号がすべて同一の有意な状態を表示するための回路
手段を有する、電気的消去可能プログラム可能読出し専
用メモリ（EEPROM）が示されていることは、既知なので
ある。上記２つの信号がすべて同一の有意な状態を表示
するときには、いくつかの行又は列は、同時にプログラ
ムすることができる。その結果として、プログラミング
の時間が減少する。さもなければ、EEPROMの内容を読出
すのに要する時間との関係で、比較的大きな時間（秒の
単位）がEEPROMをプログラムするのに必要だから、これ
は重要である。しかしながら、本発明は全く異なる種類
のメモリ回路、すなわち高速で書込む（＝プログラムす
る）ことのできるランダムアクセスメモリ（RAM）に依
っているので、この観点からは「プログラム時間」の減
少は必要とは思われない。むしろ、試験性の改善とか電
力消費の削減のような、他の目的が追及され、同時に速
度の改善もまた達成することができるのである。
本発明の目的は、特に、消費電力の減少と試験容量の
改善とである。それは次のようなアイディア、すなわ
ち、もしアドレス復号器がその入力で１対をなす相補的
信号の１組を受信したならば、それらの対にある等しい
信号に対応して、何か別の内容も含まれていると考える
ことができる、というアイディアに基いている。
改善とである。それは次のようなアイディア、すなわ
ち、もしアドレス復号器がその入力で１対をなす相補的
信号の１組を受信したならば、それらの対にある等しい
信号に対応して、何か別の内容も含まれていると考える
ことができる、というアイディアに基いている。
従って、本発明によるメモリユニットでは、上記セル
選択回路は、どのセルをも全く選択しないことにより、
すべて上記同一の論理レベルを持つ出力接続における信
号に応答するようにしてあることを特徴とする。
選択回路は、どのセルをも全く選択しないことにより、
すべて上記同一の論理レベルを持つ出力接続における信
号に応答するようにしてあることを特徴とする。
２つの信号が相等しいという場合には２つの異なるケ
ースがあるから、上記メモリユニットはまた、複数のメ
モリセルに同時に書き込むことを可能にさせるための一
般書き込み入力をも有して成り；更に、上記アドレス入
力バッファ回路は、上記各１対の出力接続上に在る上記
２個の信号がすべて、上記一般書き込み入力の制御の下
に、強制的に上記論理レベルの逆論理レベルにされ得る
ことを保証するようにしてあり；上記セル選択回路は、
該セル選択回路が接続されているすべてのセルを選択す
ることにより、すべて上記論理レベルの逆論理レベルを
持つ出力接続における信号に応答するようにしてある；
ことは有益である。
ースがあるから、上記メモリユニットはまた、複数のメ
モリセルに同時に書き込むことを可能にさせるための一
般書き込み入力をも有して成り；更に、上記アドレス入
力バッファ回路は、上記各１対の出力接続上に在る上記
２個の信号がすべて、上記一般書き込み入力の制御の下
に、強制的に上記論理レベルの逆論理レベルにされ得る
ことを保証するようにしてあり；上記セル選択回路は、
該セル選択回路が接続されているすべてのセルを選択す
ることにより、すべて上記論理レベルの逆論理レベルを
持つ出力接続における信号に応答するようにしてある；
ことは有益である。
以下、実施例および非限定的な実例の図面により、本
発明のメモリ・ユニットを詳細に説明し、その多くの利
点につき、理解が得られるようにする。
発明のメモリ・ユニットを詳細に説明し、その多くの利
点につき、理解が得られるようにする。
第１図は、相補形MOS（Ｃ−MOS）技術で構築され、そ
の各々が多数のメモリ・セルを含む４つのサブユニット
10を有して成る、本実施例の直接アクセス・ランダム・
アクセス・メモリ・ユニットの一般概略図である。サブ
ユニット選択用の回路11は、入力点におけるアドレス・
ビットTTLのうちの２つの値の関数として、４つのサブ
ユニットのうちから１つを選び出す。各サブユニット
は、入力点における４つのアドレス・ビットTTLに基礎
を置いて復号化されるｚにより指示される変数に従って
アドレスを付されている16個のブロックに分割される。
その16個のブロックの各々のメモリ・せるには、X,Y座
標でアドレスが付されている。
の各々が多数のメモリ・セルを含む４つのサブユニット
10を有して成る、本実施例の直接アクセス・ランダム・
アクセス・メモリ・ユニットの一般概略図である。サブ
ユニット選択用の回路11は、入力点におけるアドレス・
ビットTTLのうちの２つの値の関数として、４つのサブ
ユニットのうちから１つを選び出す。各サブユニット
は、入力点における４つのアドレス・ビットTTLに基礎
を置いて復号化されるｚにより指示される変数に従って
アドレスを付されている16個のブロックに分割される。
その16個のブロックの各々のメモリ・せるには、X,Y座
標でアドレスが付されている。
選択回路Z,X,Yはすべて同一の構成であって、いずれ
もアドレス入力バッファ回路i/p（それぞれ14,7,4とす
る）、プリ復号（predecoding）回路（それぞれ13,8,5
とする）及びライン選択回路（それぞれ12,9,6とする）
を有する。
もアドレス入力バッファ回路i/p（それぞれ14,7,4とす
る）、プリ復号（predecoding）回路（それぞれ13,8,5
とする）及びライン選択回路（それぞれ12,9,6とする）
を有する。
ユニット選択信号CSは、入力点１からバッファ回路２
に入り、それから結線３および38を経由してユニット内
の種々の回路に入る。なお、今まで茲に記した一般概略
図は全くの説明用で、本発明の利点を理解するのに役立
たせようとするものである。
に入り、それから結線３および38を経由してユニット内
の種々の回路に入る。なお、今まで茲に記した一般概略
図は全くの説明用で、本発明の利点を理解するのに役立
たせようとするものである。
アドレス入力バッファ回路4,7,14はいずれも、詳しく
は後述するが、このユニットに与えられるアドレス・ビ
ットの為の並列入力点を持ち、また、その各ビットに対
し、通常の読出し又は書込みモードにおいては、２つの
相補信号が現れる１対の出力接続線を持つ。これらの相
補信号A,又は交互にB,等は、第２図に示すようなプ
リ復号回路素子（第１図の13,8,5中にある素子）に与え
られる。この場合それに含まれているのはディマルチプ
レクサ型の選択素子で、それが４つのうちの１つのライ
ンを、ＡとＢ又はその補信号とで指示される２つの
入力ビットの値の関数として、選ぶのである。そこには
また、４つのNANDゲートがあり、その１対の入力点はそ
れぞれＡとＢ、Ａと、とＢ及びとに接続し、そ
の出力点は選択されるライン36である。A,Bの対の４つ
の組合わせのそれぞれに対して、単一のラインが、（論
理低レベルで）選択されることを確認するのは容易であ
る。
は後述するが、このユニットに与えられるアドレス・ビ
ットの為の並列入力点を持ち、また、その各ビットに対
し、通常の読出し又は書込みモードにおいては、２つの
相補信号が現れる１対の出力接続線を持つ。これらの相
補信号A,又は交互にB,等は、第２図に示すようなプ
リ復号回路素子（第１図の13,8,5中にある素子）に与え
られる。この場合それに含まれているのはディマルチプ
レクサ型の選択素子で、それが４つのうちの１つのライ
ンを、ＡとＢ又はその補信号とで指示される２つの
入力ビットの値の関数として、選ぶのである。そこには
また、４つのNANDゲートがあり、その１対の入力点はそ
れぞれＡとＢ、Ａと、とＢ及びとに接続し、そ
の出力点は選択されるライン36である。A,Bの対の４つ
の組合わせのそれぞれに対して、単一のラインが、（論
理低レベルで）選択されることを確認するのは容易であ
る。
16のラインを選択するために、第３図の回路は、２つ
の入力A,Bを扱う第２図に示す型の素子21と、同じく２
つの入力C,Dを扱う同型の素子22を用いる。従って、２
つの４ラインの群36A,36Bがき、各群ごとに「低状態」
として選ばれるラインが１つある。これらのラインに
は、16個のNORゲートが接続されるが、図には簡単のた
め19,20の２つしか示さない。これら16個のゲートの各
の２つの入力点は、２つの群36のどちらかの１ラインに
それぞれ接続される。いうまでもなく19,20等々のゲー
トは、すべて相異なる１対のラインに接続されているの
である。従って、これらのNORゲートの出力のうち１つ
だけが、通常の読出し又は書込みモードにおいては、
「論理高状態」になっている。この回路は、例えば第１
図で、16個のブロックから１つを選択する素子12の内容
を、説明するものである。
の入力A,Bを扱う第２図に示す型の素子21と、同じく２
つの入力C,Dを扱う同型の素子22を用いる。従って、２
つの４ラインの群36A,36Bがき、各群ごとに「低状態」
として選ばれるラインが１つある。これらのラインに
は、16個のNORゲートが接続されるが、図には簡単のた
め19,20の２つしか示さない。これら16個のゲートの各
の２つの入力点は、２つの群36のどちらかの１ラインに
それぞれ接続される。いうまでもなく19,20等々のゲー
トは、すべて相異なる１対のラインに接続されているの
である。従って、これらのNORゲートの出力のうち１つ
だけが、通常の読出し又は書込みモードにおいては、
「論理高状態」になっている。この回路は、例えば第１
図で、16個のブロックから１つを選択する素子12の内容
を、説明するものである。
Ｘ回路９及びＹ回路６は、各ブロックから１つのＸラ
イン及び１つのＹラインを選ぶために、更に複雑な選択
器をもつ同一の原理に基くものである。かような選択器
の拡張を考察することは容易であり、例えば、入力点が
３個のNANDゲートで第２図の回路を構築して、３つの入
力A,B,Cによって８個のラインから１つを選択すること
を、３ビットの関数として実行出来る。
イン及び１つのＹラインを選ぶために、更に複雑な選択
器をもつ同一の原理に基くものである。かような選択器
の拡張を考察することは容易であり、例えば、入力点が
３個のNANDゲートで第２図の回路を構築して、３つの入
力A,B,Cによって８個のラインから１つを選択すること
を、３ビットの関数として実行出来る。
第２図の素子の変形として、NORゲートを用いてこれ
を構築することもできる、この場合には選択されたライ
ンだけが「高」の状態になり、第３図の回路はNANDゲー
ト又はANDゲートで構築される。
を構築することもできる、この場合には選択されたライ
ンだけが「高」の状態になり、第３図の回路はNANDゲー
ト又はANDゲートで構築される。
第３図の回路は従来の技術に対応する、すなわちユニ
ット選択信号▲▼は、たとえアドレス信号がユニッ
トの入力点に現れ続けても、（電流消費を避けるため
に）ラインのすべてに亙ってはディセレクションとする
やり方で、第３図の16個のゲート19,20等の一つ一つに
伝えられ、またその他の選択回路のすべての同様のゲー
ト（図示されない）にも伝えられる。（もし▲▼が
１ならばゲート19,20,…のすべての出力が０である。） 本発明によるバッファ回路4,7,14は、ディセレクショ
ン信号がユニットの入力点にあるときには、すなわちCS
がゼロのときには、２つの信号Ａとが同じ高又は低の
状態を示し、また２つの信号Ｂともやはり同じ状態を
示し、さらにまたすべての対になっている信号について
も同様とするための手段を備えている。
ット選択信号▲▼は、たとえアドレス信号がユニッ
トの入力点に現れ続けても、（電流消費を避けるため
に）ラインのすべてに亙ってはディセレクションとする
やり方で、第３図の16個のゲート19,20等の一つ一つに
伝えられ、またその他の選択回路のすべての同様のゲー
ト（図示されない）にも伝えられる。（もし▲▼が
１ならばゲート19,20,…のすべての出力が０である。） 本発明によるバッファ回路4,7,14は、ディセレクショ
ン信号がユニットの入力点にあるときには、すなわちCS
がゼロのときには、２つの信号Ａとが同じ高又は低の
状態を示し、また２つの信号Ｂともやはり同じ状態を
示し、さらにまたすべての対になっている信号について
も同様とするための手段を備えている。
プリ復号回路がNANDゲートで構築されている第２図の
例では、信号対A,又はB,等は「低」の状態でなけれ
ばならない。これらの状況下では、どのラインも選択さ
れない、すなわち15から18までのすべてのゲートは
「高」の状態の出力をもつ。プリ復号回路がNORゲート
で構築されている異形のときには、信号対,A又は,B
等は「高」の状態でなければならない。これらの状況下
では、すべてのNORゲートは「低」の状態の出力をも
ち、どのラインも選択されない。従っていうまでもな
く、第３図のライン37は、最早どれも選択されることは
なく、接続▲▼を第３図のすべてのNORゲートに伝
えることはできなくなっている。第１図の接続線38は消
滅する。
例では、信号対A,又はB,等は「低」の状態でなけれ
ばならない。これらの状況下では、どのラインも選択さ
れない、すなわち15から18までのすべてのゲートは
「高」の状態の出力をもつ。プリ復号回路がNORゲート
で構築されている異形のときには、信号対,A又は,B
等は「高」の状態でなければならない。これらの状況下
では、すべてのNORゲートは「低」の状態の出力をも
ち、どのラインも選択されない。従っていうまでもな
く、第３図のライン37は、最早どれも選択されることは
なく、接続▲▼を第３図のすべてのNORゲートに伝
えることはできなくなっている。第１図の接続線38は消
滅する。
このことは二重の利益をもたらす、すなわち多数の点
を結ぶ接続線を省略して構造が簡単になり、更にゲート
19,20等々のすべてについて入力点が１つ少なくなり、
小さい表面上に構築できることになり、その結果として
高速（寄生キャパシタンスが少ない）となる。
を結ぶ接続線を省略して構造が簡単になり、更にゲート
19,20等々のすべてについて入力点が１つ少なくなり、
小さい表面上に構築できることになり、その結果として
高速（寄生キャパシタンスが少ない）となる。
更にまた、従来の技術では、アドレスの変更がユニッ
トの選択と同時になされると、信号CSは、接続線38を介
して直ちに素子6,9,12に到達する。アドレス選択器は中
間回路素子を活性化し、その結果として、アドレスの選
択は信号CSに比して僅かの遅れだけで実行される。この
遅延時間中に、誤ったアドレスが用いられ、出力点に誤
ったデータ項目が与えられる可能性があった。これを避
けるためには、一連の遅延が接続線38に導入されてい
た。本発明ではこの遅延は最早存在せず、回路はさらに
高速である。
トの選択と同時になされると、信号CSは、接続線38を介
して直ちに素子6,9,12に到達する。アドレス選択器は中
間回路素子を活性化し、その結果として、アドレスの選
択は信号CSに比して僅かの遅れだけで実行される。この
遅延時間中に、誤ったアドレスが用いられ、出力点に誤
ったデータ項目が与えられる可能性があった。これを避
けるためには、一連の遅延が接続線38に導入されてい
た。本発明ではこの遅延は最早存在せず、回路はさらに
高速である。
もう一つの利点は、もしもディセレクション中にアド
レス変更があっても、次の選択まで回路5,6,8,9,13,12
には何も起こらないことで、これに対して従来の技術で
は、その時（Ｃ−MOS中においてエネルギーを消費する
ような状態の変化により）電流の消費が生じる。更にま
た、それに続く再選択の場合に、アドレス・ビットを変
更するため状態を変更しなければならないのは、２つの
ラインＡ又はのうちどちらか一方だけでよいのに対
し、従来の技術では２つとも変更しなければならない。
以上の事実により得られる利点とは、アドレス変更の過
程で変動するゲートの数は半分に減るので、それに伴う
供給電圧の変動も小さくなり、従って動作の信頼性が大
となることである。
レス変更があっても、次の選択まで回路5,6,8,9,13,12
には何も起こらないことで、これに対して従来の技術で
は、その時（Ｃ−MOS中においてエネルギーを消費する
ような状態の変化により）電流の消費が生じる。更にま
た、それに続く再選択の場合に、アドレス・ビットを変
更するため状態を変更しなければならないのは、２つの
ラインＡ又はのうちどちらか一方だけでよいのに対
し、従来の技術では２つとも変更しなければならない。
以上の事実により得られる利点とは、アドレス変更の過
程で変動するゲートの数は半分に減るので、それに伴う
供給電圧の変動も小さくなり、従って動作の信頼性が大
となることである。
信頼性は、ゲート19,20等のトランジスタの数が減っ
ていることによっても改善されている。
ていることによっても改善されている。
また、ある信号がもう１つの信号よりも前に到着して
いなければならない両信号間の「競争」関係の生じるこ
とも少なくなり、これによって、製造工程中の偏差に基
づく物理的物性に関する矛盾が生じた時の、変則を齎す
危険を伴う微妙な状態が少なくなる。
いなければならない両信号間の「競争」関係の生じるこ
とも少なくなり、これによって、製造工程中の偏差に基
づく物理的物性に関する矛盾が生じた時の、変則を齎す
危険を伴う微妙な状態が少なくなる。
既にその用途について説明されたＡ＝＝０という状
態とは別に、Ａ＝1/＝０という状態およびＡ＝0/＝
１という状態があることは勿論であって、これらは、読
出し又は書込みモードで遭遇する正常な状態であり、そ
れぞれが１アドレス・ビットの状態を表す。なお、Ａ＝
＝１という状態もあるが、これは「異常」であって、
この状態に、ある有用な目的の定義を与える行ことは、
有益である。
態とは別に、Ａ＝1/＝０という状態およびＡ＝0/＝
１という状態があることは勿論であって、これらは、読
出し又は書込みモードで遭遇する正常な状態であり、そ
れぞれが１アドレス・ビットの状態を表す。なお、Ａ＝
＝１という状態もあるが、これは「異常」であって、
この状態に、ある有用な目的の定義を与える行ことは、
有益である。
そうするために、ユニットは、一般書込み入力と呼ば
れる入力を有し、その制御の下では多数のメモリ・セル
に同時に書込むことが可能である。この入力は、あらゆ
る点で入力CSと類似であり、入力バッファ回路40及びす
べてのアドレス・バッファ回路4,7,14への連絡線41をも
っている。
れる入力を有し、その制御の下では多数のメモリ・セル
に同時に書込むことが可能である。この入力は、あらゆ
る点で入力CSと類似であり、入力バッファ回路40及びす
べてのアドレス・バッファ回路4,7,14への連絡線41をも
っている。
バッファ回路の各々は、一般書込み入力が能動化して
いる時は、A,やB,のような１対の信号およびその他
すべての他になっている信号が、ディセレクションに対
応する論理状態とは逆の、同一の論理状態にあるように
するための手段を備えている。今の場合、この段階では
Ａ＝＝１である。この状況においては、すべてのセル
に対応するすべてのラインは能動化している。このこと
が、すべてのセルに一遍に書込むことを許容し、例えば
全メモリ・ユニットを同時に０にリセットすることがで
きる。
いる時は、A,やB,のような１対の信号およびその他
すべての他になっている信号が、ディセレクションに対
応する論理状態とは逆の、同一の論理状態にあるように
するための手段を備えている。今の場合、この段階では
Ａ＝＝１である。この状況においては、すべてのセル
に対応するすべてのラインは能動化している。このこと
が、すべてのセルに一遍に書込むことを許容し、例えば
全メモリ・ユニットを同時に０にリセットすることがで
きる。
第４図は、アドレス入力バッファ回路素子の好適実施
例を示し、この素子は１ビットに対応している。いうま
でもなく、第１図の回路4,7,14は、その入力点における
並列ビット数と同じ数だけ、第４図の回路を有してい
る。
例を示し、この素子は１ビットに対応している。いうま
でもなく、第１図の回路4,7,14は、その入力点における
並列ビット数と同じ数だけ、第４図の回路を有してい
る。
例えば、TTLと呼ばれるレベル（低レベル:0.8ボル
ト、高レベル:2.4ボルト）をもつアドレス・ビットが、
NANDゲート23のTTL入力点に与えられ、信号CSはそのも
う一方の入力点に与えられているとする。ゲート23の出
力点は、素子24の入力点に接続している。２つの素子24
と26とは、全く同一である。その３つの入力は、相互交
換可能ではない。選択信号CSは、この図では素子24と26
の中央の入力点に伝えられ、一般書込み信号BWRは、図
の下側の入力点に伝えられる。素子24の出力点は、図で
は素子26の上側の入力点に接続する。２つの素子24と26
の出力点は、それぞれインバータ25と27を経由して、信
号Ａととをそれぞれ供給する。
ト、高レベル:2.4ボルト）をもつアドレス・ビットが、
NANDゲート23のTTL入力点に与えられ、信号CSはそのも
う一方の入力点に与えられているとする。ゲート23の出
力点は、素子24の入力点に接続している。２つの素子24
と26とは、全く同一である。その３つの入力は、相互交
換可能ではない。選択信号CSは、この図では素子24と26
の中央の入力点に伝えられ、一般書込み信号BWRは、図
の下側の入力点に伝えられる。素子24の出力点は、図で
は素子26の上側の入力点に接続する。２つの素子24と26
の出力点は、それぞれインバータ25と27を経由して、信
号Ａととをそれぞれ供給する。
破線42は、ヒステリシス効果を生ずるフィードバック
を表すが、これは本発明の一部をなすものではない。
を表すが、これは本発明の一部をなすものではない。
全く同一の素子24又は26の１つを第５図に示す。記号
X,CS,BWRは、それぞれ上述の上側、中央、下側とした入
力点を指す。
X,CS,BWRは、それぞれ上述の上側、中央、下側とした入
力点を指す。
ＸとCSが入力して来るところにNANDゲートがあり、そ
れは、供給線VDDと出力線OUTとの間に並列に置かれた２
つのＰ−チャネル・トランジスタ29,31と、大地と出力
線との間に直列に置かれ、しかし信号BWRによって制御
される２つのトランジスタを次のように、すなわち： − Ｐ−チャネル・トランジスタ30をトランジスタ29に
直列に、また − Ｎ−チャネル・トランジスタ35を、出力線OUTと大
地との間にありCSによって制御されるＮ−チャネル・ト
ランジスタ33に直列に接続して 付加した２つのＮ−チャネル・トランジスタ32,34と
によって構築されている。そのとき、以下のことが判明
する： − もし、CS＝０ならば、Ｘ及びBWRには関係無く、OUT
＝１となる。
れは、供給線VDDと出力線OUTとの間に並列に置かれた２
つのＰ−チャネル・トランジスタ29,31と、大地と出力
線との間に直列に置かれ、しかし信号BWRによって制御
される２つのトランジスタを次のように、すなわち： − Ｐ−チャネル・トランジスタ30をトランジスタ29に
直列に、また − Ｎ−チャネル・トランジスタ35を、出力線OUTと大
地との間にありCSによって制御されるＮ−チャネル・ト
ランジスタ33に直列に接続して 付加した２つのＮ−チャネル・トランジスタ32,34と
によって構築されている。そのとき、以下のことが判明
する： − もし、CS＝０ならば、Ｘ及びBWRには関係無く、OUT
＝１となる。
− もし、CS＝１かつBWR＝Ｘ＝０ならば、同じくOUT＝
１となる。
１となる。
− もし、CS＝１かつＸ＝１ならば、あるいはその代わ
りにCS＝１かつBWR＝１ならば、第３の入力点に関係無
く、OUT＝０となる。
りにCS＝１かつBWR＝１ならば、第３の入力点に関係無
く、OUT＝０となる。
これらの結果を第４図の回路に適用すれば、以下のこ
とが判明する： − もし、CS＝０ならば、BWR及びTTLには関係無く、Ａ
＝＝０となる。
とが判明する： − もし、CS＝０ならば、BWR及びTTLには関係無く、Ａ
＝＝０となる。
− もし、CS＝１かつBWR＝１ならば、TTLには関係無
く、Ａ＝＝１となる。
く、Ａ＝＝１となる。
− もし、CS＝１かつBWR＝０ならば、Ａととは相補
的であり、かつＡ＝TTLとなる。
的であり、かつＡ＝TTLとなる。
従って、第４図の回路は、本発明による信号Ａ及び
に対する状態を与える手段を構成する。
に対する状態を与える手段を構成する。
もしも、本発明をCSにのみ応用し、BWRには応用した
くないと望むならば、素子24又は26のそれぞれを、入力
点が２つのNANDゲートに置き換えて、これら２つの入力
点は、素子24,26の上側及び中央の入力点に接続したの
と同じやり方で接続してやるだけでよい。
くないと望むならば、素子24又は26のそれぞれを、入力
点が２つのNANDゲートに置き換えて、これら２つの入力
点は、素子24,26の上側及び中央の入力点に接続したの
と同じやり方で接続してやるだけでよい。
２……バッファ回路 4,7,14……アドレス入力バッファ回路 5,8,13……プリ復号回路 6,9,12……ライン選択回路 10……サブユニット 11……サブユニット選択回路 40……入力バッファ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピーター・ハーマン・ボス オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (72)発明者 トマス・ジェームス・デービース オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (72)発明者 ハンス・オントロップ オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (72)発明者 カタル・ジェラルド・フエラン オランダ国5621 ベーアー アインドー フェン フルーネバウツウェッハ１ (56)参考文献 米国特許4412309（ＵＳ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/41
Claims (4)
- 【請求項１】多数の、スタティックな或いはダイナミッ
クな、ランダムアクセスメモリ（RAM）セルを持つメモ
リユニットであって；該メモリユニットは、ユニット選
択入力と、該メモリユニットに与えられるアドレスデー
タのための並列多重ビット入力と、を有して成り；また
該メモリユニットは、アドレス入力バッファ回路とセル
選択回路とが設けられて成り； 上記アドレス入力バッファ回路は、各入力ビットに対し
て１対の出力接続を持ち、その出力接続には２個の互い
に相補的な信号が読み出しモード又は書き込みモードで
存在し；また上記出力接続は、セルの選択を制御するた
めのセル選択回路に結合しており；更に 上記アドレス入力バッファ回路は、上記各１対の出力接
続上に在る上記２個の信号がすべて、上記ユニット選択
入力の制御の下に、強制的に同一の明瞭な論理レベルに
され得ることを保証するようにしてある；ところのメモ
リユニットにおいて、 上記セル選択回路は、どのセルをも全く選択しないこと
により、すべて上記同一の論理レベルを持つ出力接続に
おける信号に応答するようにしてあることを特徴とする
メモリユニット。 - 【請求項２】請求項１に記載のメモリユニットにおい
て、 該メモリユニットはまた、複数のメモリセルに同時に書
き込むことを可能にさせるための一般書き込み入力をも
有して成り； 上記アドレス入力バッファ回路は、上記各１対の出力接
続上に在る上記２個の信号がすべて、上記一般書き込み
入力の制御の下に、強制的に上記論理レベルの逆論理レ
ベルにされ得ることを保証するようにしてあり； 上記セル選択回路は、該セル選択回路が接続されている
すべてのセルを選択することにより、すべて上記論理レ
ベルの逆論理レベルを持つ出力接続における信号に応答
するようにしてある； ことを特徴とするメモリユニット。 - 【請求項３】請求項１に記載の、上記アドレス入力バッ
ファ回路の後に続くプリ復号回路がNANDゲートを基礎に
して構築されているところのメモリユニットにおいて、
出力接続の上記同一の論理レベルは、ディセレクション
（deselection）信号が存在する場合には、論理低レベ
ルに対応することを特徴とするメモリユニット。 - 【請求項４】請求項１に記載の、上記アドレス入力バッ
ファ回路の後に続くプリ復号回路がNORゲートを基礎に
して構築されているところのメモリユニットにおいて、
出力接続の上記同一の論理レベルは、ディセレクション
信号が存在する場合には、論理高レベルに対応すること
を特徴とするメモリユニット。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8811035 | 1988-08-19 | ||
| FR8811035A FR2635600A1 (fr) | 1988-08-19 | 1988-08-19 | Unite de memoire adressable a circuit de selection d'unite ameliore |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0298895A JPH0298895A (ja) | 1990-04-11 |
| JP2851004B2 true JP2851004B2 (ja) | 1999-01-27 |
Family
ID=9369418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1210210A Expired - Fee Related JP2851004B2 (ja) | 1988-08-19 | 1989-08-16 | メモリ・ユニット |
Country Status (6)
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|---|---|
| US (1) | US5224071A (ja) |
| EP (1) | EP0355917B1 (ja) |
| JP (1) | JP2851004B2 (ja) |
| KR (1) | KR0142087B1 (ja) |
| DE (1) | DE68915646T2 (ja) |
| FR (1) | FR2635600A1 (ja) |
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|---|---|---|---|---|
| KR940008213B1 (ko) * | 1991-12-31 | 1994-09-08 | 현대전자산업 주식회사 | 컬럼 리페어의 입출력 선택회로 |
| US6144325A (en) * | 1996-12-20 | 2000-11-07 | International Business Machines Corporation | Register file array having a two-bit to four-bit encoder |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4412309A (en) | 1981-09-28 | 1983-10-25 | Motorola, Inc. | EEPROM With bulk zero program capability |
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| IE54406B1 (en) * | 1980-12-23 | 1989-09-27 | Fujitsu Ltd | Electrically programmable non-colatile semiconductor memory device |
| JPS59107493A (ja) * | 1982-12-09 | 1984-06-21 | Ricoh Co Ltd | テスト回路付きｅｐｒｏｍメモリ装置 |
| US4593383A (en) * | 1983-11-02 | 1986-06-03 | Raytheon Company | Integated circuit memory |
| JPS62229600A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2700640B2 (ja) * | 1986-09-24 | 1998-01-21 | 日立超エル・エス・アイ・エンジニアリング 株式会社 | 半導体記憶装置 |
| JPH0736272B2 (ja) * | 1986-12-24 | 1995-04-19 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH0612608B2 (ja) * | 1987-02-17 | 1994-02-16 | 株式会社東芝 | 半導体記憶装置 |
| JP2603206B2 (ja) * | 1987-03-16 | 1997-04-23 | シーメンス、アクチエンゲゼルシヤフト | 多段集積デコーダ装置 |
-
1988
- 1988-08-19 FR FR8811035A patent/FR2635600A1/fr not_active Withdrawn
-
1989
- 1989-08-07 US US07/390,326 patent/US5224071A/en not_active Expired - Fee Related
- 1989-08-16 JP JP1210210A patent/JP2851004B2/ja not_active Expired - Fee Related
- 1989-08-17 EP EP89202098A patent/EP0355917B1/fr not_active Expired - Lifetime
- 1989-08-17 KR KR1019890011689A patent/KR0142087B1/ko not_active IP Right Cessation
- 1989-08-17 DE DE68915646T patent/DE68915646T2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4412309A (en) | 1981-09-28 | 1983-10-25 | Motorola, Inc. | EEPROM With bulk zero program capability |
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|---|---|
| FR2635600A1 (fr) | 1990-02-23 |
| DE68915646D1 (de) | 1994-07-07 |
| EP0355917A1 (fr) | 1990-02-28 |
| DE68915646T2 (de) | 1994-12-22 |
| US5224071A (en) | 1993-06-29 |
| KR900003746A (ko) | 1990-03-27 |
| JPH0298895A (ja) | 1990-04-11 |
| KR0142087B1 (ko) | 1998-07-15 |
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