JPH0298895A - メモリ・ユニット - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 μ内分野１ 木”ｐ　明は、多数の直接アクセス・ランダノ・・アク
セス・、メモリ・セルを持つユ＝、１・で、コゴ、ット
選択入力点と、詑〜１．ニットに与えられろアドレス・
データに対する・ｌｌｉ列多列条ット入力点とをイ１し
、該並列多重ビット入力点は、入力ビットの各々ごとに
、相補的な２つの信号を読出し又は、榛込みモードで１
２ポするｌ対の出力接続線を持つバッファ回路を１脩１
．て成る、アドレスを付することのｉＩＪ能なメモリ・
ユニッ！・に関する。

１従来の技術及び解決すべき課題］ 既ル１の、アドレスを付することの＋’ｉＪ能な、メモ
リ・ユニットにあっては、選択入力点（チップｉｉＪ能
化又はチップ選択）から発イ、：する信′Ｔ）は通常、
バッファ回路に供給されるばかりか、仮想的に追加アド
レス・ピッｉ・を菖むかのように、ユニットの大部分の
１ｕ号化回路にも供給される。

蓬で注、０しておきたいのは、ｘｕｏによる米国特許下
４．４１２．３０９号によって、非全数選択信号がユニ
ット選択入力点にあるときには、上記２つの信号がすべ
て同一のイＴｍな状態を表示するための回路ｆ段をイｆ
する、電気的消去可能プログラム可能読出し専用メモリ
（ＥＩ！、ＰＲ（＋１１）が示されていることは、既知
なのである。、−１−記２つの信号がｒべて同一のイｊ
′意な状態を表示するときには、いくつかの行父は夕Ｉ
Ｉは、同時にプログラムすることができる。その結果と
１−で、プログラミングの時間が減少する。

さもなければ、ＥＥＦＲＯＭの内容を読出すのに要する
時間との関係で、比較的大きな時聞く秒の中位）がＥＥ
ＰＲＯＩＩをブログラノ・するのに必要だから、これは
重要である。１．かじながら、本発明は全（異なる種類
のメモリ回路、すなわち高速で書込む（−・プログラム
する）ことのできるランダム・アクセス・メモリ（ＲＡ
Ｍ）に依−）でいるので、この観点からは１プログラム
時間１の減少は必要とは思われない。むしろ、試験性の
散湯とか電力消費の削減のような、他の目的が追及され
、同時に速度の改円らまたスｆ成することができるので
ある。

［課題解決のｒ段］ 本発明のｒ１的は、特に、消費電力の減少と試験容ｎｌ
の改善とである。それは次のようなアイディア、すなわ
ち、も１．アドレス復す器がその入力点で対をな１１補
的信号の１組を受信したならば、それらのχ・膚にある
等しい信号にχ・１応して、何か別の内容も含まれてい
ると考えるＩｙが出来る、というアイディアに基いてい
る。

従って、本発明によるメモリでは、十記バッファ回路は
、上記２つの信号がある１対にすべて同一の有意な状態
を表示し、また非全数選択信号がユニット選択入力点に
あるときには更に、これをある１対から他の１対へ表示
するための１段を１備することを特徴と１．ている。

２つの信号が相等しいという場合には２一つの５′シな
るケースがあるから、多数のメモリ・セルに同時に書込
むことを許容する一般書込み入力と呼ばれる追加入力点
を設け、及び１−記２つの信号があるＩ対に同一の有意
な状態を表示し、また一般書込み入力が能動化している
ときには、更にこれをある１対から他の１対へ表示し、
この場合その状態とは、非全数選択信号があるとき得ら
れたのとは逆のものとするする手段をもつバッファ回路
を具備することは、有益である。

以下、実施例および非限定的な実例の図面により、本発
明のメモリ・ユニブトを詳細に説明し、その多（の利点
につき、理解が得られるようにする。

［実施例１ 第１図は、相補形Ｍ　ＯＳ　（Ｃ−ＭＯＳ）技術で構築
され、その各々が多数のメモリ・セルを含む４つのサブ
ユニット１０をイＩ’して成る、本実施例の直接アクセ
ス・ランダム・アクセス・メモリ・ユニットの一般概略
図である。サブユニット選択用の回路１１は、入力点に
おけるアドレス・ビットＴＴＩ、のうちの２つの値の関
数として、４つのサブユニ・ｙトのうちから１つを選び
出す。各サブユニットは、入力点における４つのアドレ
ス・ピ・ブトＴＴＬに基礎を置いて復号化されるＺによ
り指示される変数に従ってアドレスを付されている１６
ｇ４のブロックに分割される。その１６個のブロックの
各々のメモリ・セルには、Ｘ、Ｙ座（までアドレスが付
されている。

選択量ＮＺ、　Ｘ、　Ｙはすべて同一の構成であって、
いずれも入力バッファ回路ｉ／ｐ（それぞれ＋４゜７．
４とする）、６７７復号化回路（それぞれ１３．１１．
５とする）及びライン選択回路（それぞれ１２．９．８
とする）を有する。

ユニット選択信号Ｃ８は、入力点１がらバッファ回路２
に入り、それから結線３および３８を経由してユニット
内の種々の回路に入る。なお、今までＨに記した一般概
略図は全くの説明用で、本発明の利点を理解するのに役
ｌ′したせようとするものである。

アドレス入力バッファ回路４．７．１４はいずれも、詳
しくは後述するが、このユニットに与えられるアドレス
・ビットの為の並列入力点を持ち、また、その各ビット
に対し、通常の読出し又は書込みモードにおいては、２
つの相補信号が現れる１対の出力接続線を持つ。これら
の相補信号Ａ、　Ａ又は交互にＢ、　　Ｂ等は、第２図
に示すような前復号化回路素子（第１図の１３．８．５
中にある素子）に与えられる。この場合それに含まれて
いるのはデイマルチプレクサ型の選択素子で、それが４
つのうちの１つのラインを、八とＢ又はその補信号へと
１３で指示される２つの入力ビットの値の関数として、
選ぶのである。そこにはまた、４つのＦＩＡＮＤゲート
があり、その１対の入力点はそれぞれＡとＢ、Ａと＋３
、ＡとＢ及びＡとＢに接続し、その出力点は選択される
ライン３６である。Ａ、＋３の対の４つの組合わせのそ
れぞれに対して、単一のラインが、（論理低レベルで）
選択されることを確認するのは容易である。

＋６のラインを選択するために、第３図の回路は、２つ
の入力Ａ、　　［３を扱う第２図に示す型の素子２１と
、同じく２つの入力Ｃ，Ｄを扱う同型の素子２２を用い
る。従って、２つの４ラインの１３６Ａ。

３８Ｂができ、各群ごとに「低状態」として選ばれるラ
インが１つある。これらのラインには、１６個のＮＯＲ
ゲートが接続されるが、図には簡単のため１９．２０の
２つしか示さない。これら１６個のゲートの各の２つの
入力点は、２つの群３６のどちらかの１ラインにそれぞ
れ接続される。いうまでもなく　　１９．２０等々のゲ
ートは、すべて相異なる１対のラインに接続されている
のである。従って、これらのＮＯＲゲートの出力のうち
１つだけが、通常の読出し又は書込みモードにおいては
、「論理高状態」になっている。この回路は、例えば第
１図で、１６個のブロックから１つを選択する素子１２
の内容を、説明するものである。

Ｘ回路９及びＹ回路６は、各ブロックから１つのＸライ
ン及び１つのＹラインを選ぶために、更に複雑な選択器
をもつ同一・の原理に基くものである。

かような選択器の拡張を考察することは容易であり、例
えば、入力点が３個のＨＡＮＤゲートで第２図の回路を
構築して、３つの入力Ａ、　　！３．　Ｃによって８個
のラインから１つを選択することを、３ビ。

トの関数として実行出来る。

第２図の素子の変形として、　ＮＯＲゲートを用いてこ
れを構築することもできる、この場合には選択されたラ
インだけが「高」の状態になり、第３１文ｉの回路は１
ｌＡｌｆＤゲー）５（はＡＮＤＮＯゲート構築される。

第３図の回路は従来の技術に対応する、すなわちコ、二
−ソトＪ貨択信ｒ、ＴｈＣ５は、たとえアドレス信号が
ユニ、トの入力点に現れ続けても、！？Ｉｉ流消費を避
けるために）ラインのすべてに反ってはＪ１全数選択と
するやりノｊで、第：３図の１６個のゲート１９゜２０
等の−・つ−・つ１こ伝えられ、またその他の選択回路
のすべての同様のゲート（図示されない）にも伝えられ
る。、、（もしＣ８が１ならば、ゲート＋９．２０．・
・・・のずべでの出力がＯである。） 本発明によるバッファ回路４，７．１４は、非全数選択
信号がユニットの入力点にあるときには、すなわちＣ３
がゼロのと八には、２つの信号へと八が同ｌｊ高又は低
の状態を示１７、また２つの信り１３と■３もやはり同
１．；状態を示し５、さらシこまたすべての対にな−）
’（いるｆｉｉりについても同様とするための−Ｌ段を
備えている。

１１’ｌ　ｉｕ　’Ｊ回路がＷＡＮＤゲートで構築され
ている第２図の例では、信り対Ａ、八又は＋３．　　Ｂ
等は［低１の状ｐでなければならない。これらの状況ド
では、どのラインも選択されない、すなわち１５から１
８までのすべてのゲートは１高１の状態の出力をもパ）
。

曲ｉ（′−）回路がＮＯＲゲートで構築されている５”
４杉のときには、信号ｘ４Δ、八又はＨ，＋３等は１高
１の状態でなければならない。これらの状況下では、す
べてのＮ（ＩＲゲートは［低１の状態の出力をもち、ど
のラインも選ｔｊｉ！されない。従っていうまでもなく
、第３図のライン３７は、最早どれも選択されることは
なく、接続Ｃ８を第３図のすべＣのＮ（Ｍゲートに伝え
ることはできなくな−）でいる。第１図の接続線３８は
消滅する。

このことは二重の利益をもたらす、すなわち多数の点を
結ぶ接続線を省略して構造がｎｉｐになり、史にゲート
１９．２０等々のすべてについて入力点が１つ少なくな
り、小さい表面にに構築できることになり、その結果と
して高速（寄生キャバ／タンスが少ない）となる。

史にまた、従来の技術では、アドレスの変更がユニｔト
の選択と同時になされると、信号Ｃ３は、接続！！ｌｌ
３８ヲ介Ｌテｒｌ’ｆチＩ：Ｊ７’６．９．１２１コ到
達ｔ　’＋。

アドレス選択器は中間回路素ｒを活性化し、その結果と
（２て、アドレスの選択は信号Ｃ３に比して僅かの遅れ
だ１ｔで実行される。この遅延時間＋ｊ＋に、ｚいたア
ドレスが用いられ、出カッー屓こ誤りたデーク項［Ｉが
与えられるｉｉｌ能性があった。これを避けるためには
、一連の遅延が接続線３８に導入されていｆ、−０本発
明ではこの遅延は最早存在せず、回路はさらに高速であ
る。

もう一つの利点は、もしも非全数選択中にアドレス変更
があっても、次の選択まで回路５．６．　ｇ、　９゜Ｈ
，＋２には何も起こらないことで、これに対して従来の
技術では、その時（Ｃ−ＭＯＳ中においてエネルギーを
１１′１費するような状態の変化により）１゛ｕ流の消
費が生じる。！Ｊ！にまた、それに続＜）■１選択の場
合に、アドレス・ビ・ブトを変更するため状態を変更り
なｉすればならないのは、２つのラインＡ又はへのうち
どちらか一方だけでよいのに対し、従来の技術では２つ
とも変更しなければならない。

以Ｉ−の事実により得られる利点とは、アドレス変更の
過程で変動するゲートの数は半分に減るので、それに伴
う供給電圧の変動も小さくなり、従って動作の信頼性が
大となることである。

Ｇｊ頼性は、ゲート１９．２０等のトランジスタの数が
減−）ていることによっても改丙されている。

また、ある信号がもう１つの信号よりも１１１１に到着
していなければならない両信り間の１−競争１関係の生
じることも少なくなり、これによって、う乏造Ｔ程中の
偏差に基づく物理的特性に関する矛盾が生じた時の、変
則をａす危険を（′Ｐ−″ｌ微妙な状態が少なくなる。

既にその用途について説明されたΔ−Ａ　＝０という状
態とは別に、Δ−＝ｉ／Ａ＝（’ｌという状態１′３よ
びΔ−・、０／″１ｖ＝１という状態があることは勿論
であって、これらは、読出し、又は１１Ｆ込みモードで
遭遇する正常な状態であり、それぞれが１アドレス・ビ
ットの状態を表す。なお、Ａ＝Ａ＝　１という状態もあ
るが、これは１１／４常−１であっＣ１この状態に、あ
るＩＴ用な目的の定義を与えることは、有益である。

そうするために、ユニットは、−酸１１Ｆ込み入力と叶
ばれる入力を有し、その制御の下では多数のメモリ・セ
ルに同時に書込むこと力呵能である。

この入力は、あらゆる点で入力ｃｓと類似であり、大カ
ハブファ回Ｎ４０及びすべてのアドレス・バッファ回路
４，７．１４への連絡Ｉｔｉ１４１をもっている。

バッファ回路の各々は、一般書込み入力が能動化してい
る時は、Ａ、　７＞やＢ、πのような１対の信号および
その他すべての対になっている信号が、非全数迷択に対
応する論理状態とは逆の、同一の論理状態にあるように
するための手段を備えている。今の場合、この段階では
八−ｘ＝１である。

この状況においては、すべてのセルに対応するすべての
ラインは能動化している。このことが、すべてのセルに
−・遍に書込むことを許容し、例えば全メモリ・ユニッ
トを同時に０にリセットすることができる。

第４図は、アドレス入力バッファ回路素子の好適実施例
を示し、この素子はＩビットに対応している。いうまで
もなく、第１図の回路４．７．１４は、その入力点にお
ける並列ビット数と同じ数だけ、第４図の回路を有して
いる。

例えば、ＴＴＬと呼ばれるレベル（低しベルコ０．８ボ
ルト、高レベル：２，４ボルト）をもつアドレス・ビッ
トが、ＮＡＩＤゲート２３のＴＴＬ入力点に！ｊえられ
、信号Ｃ３はそのもう一方の入力点に与えられていると
する。ゲート２３の出力点は、素）ｚ２４の入力点に接
続している。２つの素子２４と２６とは、全く同一であ
る。その３つの入力は、相１ｊ交換可能ではない。選択
信号Ｃ６は、この図では素子２４と２６の中央の入力点
に伝えられ、一般ｉり込み信すＢＩＲは、図の下側の入
力点に伝えられる。素子２４の出り点は、図では素子２
６のＩ−側の入力点に接続する。

２つの素子２４と２６の出力点は、それぞれインバータ
２５と２７を経１１シて、信号へと八とをそれぞれ供給
する。

破！ｔａ４２は、ヒステリシス効果を生ずるフィードバ
ックを表すが、これは本発明の一部をなすものではない
。

全く同一の素子２４又は２６の１つを第５図に示す。

記号Ｘ、　Ｃ３，ＲｆＲは、それぞれ上述の上側、中央
、下側とした入力点を指す。

ＸとＣ３が入力して来るところにに＾ＮＤゲートがあり
、それは、供給線ＶＤＤと出力線ＯＵＴとの間に並列に
置かれた２つのＰ−チャネル・トランジスタ２９゜３■
と、大地と出力線との間に直列に置かれ、しかし信号Ｈ
ＴＨによって制御される２つのトランジスタを次のよう
に、すなわちニ ーＰ−チャネル・トランジスタ３０をトランジスタ２９
に直列に、また 一一トチャネル・トランジスタ３５を、出力線ＯＵＴと
大地との間にありＣ８によって制御されるＮ−チャネル
・トランジスタ３３に直列に接続して 付加した２つのトチャネル・トランジスタ３２．３４と
によって構築されている。

そのとき、以下のことが判明する： −一−一−もし、Ｃ５＝Ｏならば、Ｘ及びＢＩＲＩ；：
Ｉ：ｉ関係無く、０ｔｌＴ＝　１となる。

一一一一もし、Ｃ３＝１かツｌ３ＷＲ−Ｘ＝Ｏならば、
同じく０ＵＴ＝　１となる。

もし、Ｃ５＝１かっＸ＝Ｉならば、あるいはその代わり
にＣ３＝１かつＢｆＲ＝　１ならば、第３の入力点に関
係無く、Ｏ［ＩＴ＝　０となる。

これらの結果を第４図の回路に適用すれば、以ドのこと
が判明する； ｍ−もし、Ｃ３＝Ｑならば、ＢＹＲ及びＴＴ［、には関
係無く、Δ二Δ＝０となる。

−−−もしいＣ３＝ｌかっｌ１ｌｌｆＲ＝　１ならば、
　ＴＴＬには関係無く、Ａ＝Ａ＝ｌとなる。

ｍ−もし、ｃｓ＝　１か−）［１ＷＲ＝Ｏならば、八と
λ゛とは相捕的であり、かっΔ−ＴＴＩ、となる。

従って、第４図の回路は、本発明による信号へ及び八に
対する状態を与える手段を構成する。

もしも、本発明をＣ５にのみ応用し、ＢＷＨには応用し
たくないと望むならば、素子２４又は２６のそれぞれを
、入力点が２つのＩＩＡＮＤゲートに置き換えて、これ
ら２つの入力点は、素子２４．２６の１−側及び中央の
入力点に接続したのと同じやり方で接続してやるだけで
よい。

【図面の簡単な説明】

第１図は、本発明のメモリ・ユニー／トの構築を示す一
般概略図であり、 第２図は、アドレス入力バッファ回路の出力に基いて動
作するアドレス付与回路の１例を示す図であり、 第３図は、第２図の回路の動作をさらに詳しく説明する
図であり、 第４図は、本発明のアドレス入力バッフ１回路の構造概
略図であり、 第５図は、第４図中の素子２４又は２６の詳細図である
。 ２・・・・・・・・・・バブファ回路 ４、７．１４・・・・アドレス入力バッフ１回路５．８
．１３・・・・前復号化回路 ６．９．１２・・・・ライン選択回路 １０・・・・・・・・・・サブユニット１１・・・・・
・・・・・サブユニブト選択回路４０・・・・・・・・
・・入力バッファ回路ＦＩＧ、４ ＦＩＧ、　５

Claims (1)

1. 【特許請求の範囲】 １、多数のスタティック又はダイナミックなランダム、
   アクセス・メモリ（ｒａｍ）セルを持つメモリ・ユニッ
   トで、 ユニット選択入力点と、該ユニットに与え られるアドレス・データに対する並列多重ビット入力点
   とを有し、 該並列多重ビット入力点は、入力ビットの 各々ごとに、相補的な２つの信号を読出し又は書込みモ
   ードで提示する１対の出力接続線を持つ入力バッファ回
   路を具備して成る アドレスを付すことの可能なメモリ・ユニットにおいて
   、 上記バッファ回路は、上記２つの信号がす べてある１対の接続線に同一の有意な状態を表示し、ま
   た非全数選択信号がユニット選択入力点にあるときには
   更にこれをある１対から他の１対へ表示するための手段
   を具備することを特徴とするメモリ・ユニット。 ２、多数のメモリ・セルに同時に書込むことを許容する
   一般書込み入力と呼ばれる入力を更に有して成り、 上記バッファ回路は、上記２つの信号があ る１対に同一の有意な状態を表示し、また一般書込み入
   力が能動化しているときには更にこれをある１対から他
   の１対へ表示し、この場合その状態とは、非全数選択信
   号があるとき得られたのとは逆のものとする手段を更に
   具備して成る ことを特徴とする請求項１に記載のメモリ・ユニット。 ３、上記バッファ回路に続く前復号化回路がＮＡＮＤゲ
   ートを基礎に構築されているユニットにおいて、すべて
   の出力信号の上記同一の状態とは、非全数選択信号があ
   るときには論理低レベルに対応するものであることを特
   徴とする請求項１に記載のメモリ・ユニット。 ４、上記バッファ回路に続く前復号化回路がＮＯＲゲー
   トを基礎に構築されているユニットにおいて、すべての
   出力信号の上記同一の状態とは、非全数選択信号がある
   ときには論理高レベルに対応するものであることを特徴
   とする請求項１に記載のメモリ・ユニット。