JPH01198120A - デコーダ回路 - Google Patents
デコーダ回路Info
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- JPH01198120A JPH01198120A JP63022285A JP2228588A JPH01198120A JP H01198120 A JPH01198120 A JP H01198120A JP 63022285 A JP63022285 A JP 63022285A JP 2228588 A JP2228588 A JP 2228588A JP H01198120 A JPH01198120 A JP H01198120A
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- transistors
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- 101150070189 CIN3 gene Proteins 0.000 description 2
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、ダイナミック形のデコーダ回路に係り、特に
出力部の改良に関し、 簡単な構成で高集積化に適し、かつ、簡単な構成であっ
ても確実に選択して安定動作しうるデコーダ回路を提供
することを目的とし、複数の信号線と、該信号線の電位
を第１の電位に設定する手段と、入力信号に応じて前記
複数の信号線のうち対応する１本のみを前記第１の電位
に維持し、それ以外の信号線を第２の電位に変化させる
手段と、前記複数の信号線それぞれに対応して設けられ
た複数のＭＩＳトランジスタとを具備し、該ＭＩＳトラ
ンジスタのゲート電極はそれぞれ対応する前記信号線に
接続され、ソースは他の信号線に接続されており、前記
第１の電位に維持される信号線に前記ゲート電極が接続
された前記ＭＩＳトランジスタのみが導通して、前記能
の信号線の第２の電位によりデコード出力が送出される
様に構成する６ 〔産業上の利用分野〕 本発明は、ダイナミック型のデコーダ回路に係り、特に
出力部の改良に関する。
出力部の改良に関し、 簡単な構成で高集積化に適し、かつ、簡単な構成であっ
ても確実に選択して安定動作しうるデコーダ回路を提供
することを目的とし、複数の信号線と、該信号線の電位
を第１の電位に設定する手段と、入力信号に応じて前記
複数の信号線のうち対応する１本のみを前記第１の電位
に維持し、それ以外の信号線を第２の電位に変化させる
手段と、前記複数の信号線それぞれに対応して設けられ
た複数のＭＩＳトランジスタとを具備し、該ＭＩＳトラ
ンジスタのゲート電極はそれぞれ対応する前記信号線に
接続され、ソースは他の信号線に接続されており、前記
第１の電位に維持される信号線に前記ゲート電極が接続
された前記ＭＩＳトランジスタのみが導通して、前記能
の信号線の第２の電位によりデコード出力が送出される
様に構成する６ 〔産業上の利用分野〕 本発明は、ダイナミック型のデコーダ回路に係り、特に
出力部の改良に関する。
デコーダ回路は、入力信号を解読し、複数ある出力信号
線のうちいずれか１本のみを選択して出力する回路であ
る。デコーダ回路は種々の用途に用いられるが、ここで
は、アドレス信号を入力としてＲＯＭ （Ｒｅａｄ ０
ｎｌｙ ＭｅＩＩｏｒｙ）等のメモリのメモリセル選択
用として用いられるデコーダ回路を例にして以下説明す
る。
線のうちいずれか１本のみを選択して出力する回路であ
る。デコーダ回路は種々の用途に用いられるが、ここで
は、アドレス信号を入力としてＲＯＭ （Ｒｅａｄ ０
ｎｌｙ ＭｅＩＩｏｒｙ）等のメモリのメモリセル選択
用として用いられるデコーダ回路を例にして以下説明す
る。
第３図に従来のＯＲ型デコーダ回路の例を示す。
この回路はいわゆるダイナミック型の回路である。
入力信号線Ｙ。〜Ｙ２は９、ＹｏとＹ。、Ｙｌとしてい
る。これらの入力信号線Ｙ。〜■２に交叉して出力信号
線Ｘ ｏ ” Ｘ ７が配線されている。入力信号線Ｙ
。〜Ｙ２と出力信号線Ｘ。〜Ｘ７．との交点には入力信
号Ａ 之Ａ２の内容に応じていずれか１本の出力信号線
のみが選択されるようにデコード論理に従ってセルトラ
ンジスタＣｓが両信号線間に跨るように接続されている
。このセルトランジスタＣ８にはＮチャンネルＭＩＳト
ランジスタが用いられている。
る。これらの入力信号線Ｙ。〜■２に交叉して出力信号
線Ｘ ｏ ” Ｘ ７が配線されている。入力信号線Ｙ
。〜Ｙ２と出力信号線Ｘ。〜Ｘ７．との交点には入力信
号Ａ 之Ａ２の内容に応じていずれか１本の出力信号線
のみが選択されるようにデコード論理に従ってセルトラ
ンジスタＣｓが両信号線間に跨るように接続されている
。このセルトランジスタＣ８にはＮチャンネルＭＩＳト
ランジスタが用いられている。
入力信号線Ｙ 〜Ｙ２の入力部には、入力信号Ａ ｏ
” Ａ ２およびクロック信号φを入力とするＮＡＮＤ
回路Ｎ回路Ｎ−Ｎ Ｙ ２ ′が設けられている。
” Ａ ２およびクロック信号φを入力とするＮＡＮＤ
回路Ｎ回路Ｎ−Ｎ Ｙ ２ ′が設けられている。
各ＮＡＮＤ回路ＮＹ 〜ＮＹ２′の出力端はそれぞれ
ドライブトランジスタＤＩＮを介して入力信号線Ｙｏ〜
Ｙ２に各々接続されている。また、ＮＡＮＤ回路Ｎ回路
Ｎ−〜ＮＹ２′には、入力信号Ａ Ｓ−Ａ がインバー
ターＮｖ 〜ＩＮ■１によって反転された信号が入力さ
れる。
ドライブトランジスタＤＩＮを介して入力信号線Ｙｏ〜
Ｙ２に各々接続されている。また、ＮＡＮＤ回路Ｎ回路
Ｎ−〜ＮＹ２′には、入力信号Ａ Ｓ−Ａ がインバー
ターＮｖ 〜ＩＮ■１によって反転された信号が入力さ
れる。
出力信号線Ｘ ”Ｘ７の出力部にはＮＡＮＤ回路ＮＸ
〜ＮＸ７が設けられている。ＮＡＮＤ回路Ｎ Ｘ
ｏ〜ＮＸ７の一方の入力端には各出力信号線ＮＸ 〜
ＮＸ７が接続されている。他方の入力端にはタイミング
信号Ｔ。が入力される。このタイミング信号Ｔ。は選択
された出力信号線以外の他の出力信号線の電位がＬレベ
ルになったのちのタイミングで入力される。すなわち、
選択誤りを防止するための信号であり、後述するコント
ロール回路から出力される。
〜ＮＸ７が設けられている。ＮＡＮＤ回路Ｎ Ｘ
ｏ〜ＮＸ７の一方の入力端には各出力信号線ＮＸ 〜
ＮＸ７が接続されている。他方の入力端にはタイミング
信号Ｔ。が入力される。このタイミング信号Ｔ。は選択
された出力信号線以外の他の出力信号線の電位がＬレベ
ルになったのちのタイミングで入力される。すなわち、
選択誤りを防止するための信号であり、後述するコント
ロール回路から出力される。
コントロール回路は、出力信号線と同様に配線されたダ
ミー線ＤＬの電位を入力信号とするインバータＩＮＶ３
．ＮＡＮＤ回路ＮおよびインバータＩＮＶ４により構成
される。
ミー線ＤＬの電位を入力信号とするインバータＩＮＶ３
．ＮＡＮＤ回路ＮおよびインバータＩＮＶ４により構成
される。
入力信号線Ｙ。〜Ｙ２の他端側には、クロック信号φが
Ｌレベルの期間に導通するディスチャージ用トランジス
タＴＤＣが接続されている。これらはＮチャンネルＭＩ
Ｓトランジスタであり、そのゲートには、タロツク信
号φがインバータＩＮｖ４で反転されて入力される。
Ｌレベルの期間に導通するディスチャージ用トランジス
タＴＤＣが接続されている。これらはＮチャンネルＭＩ
Ｓトランジスタであり、そのゲートには、タロツク信
号φがインバータＩＮｖ４で反転されて入力される。
出力信号線Ｘ。〜Ｘ７の他端側にはクロック信号φによ
って駆動されるプリチャージ用トランジスタＴｐ、が設
けられている。プリチャージ用トランジスタＴ０．は、
ＰチャネルＭＩＳトランジスタであり、クロック信号φ
がＨレベルのときオンして、出力信号線Ｘ０〜Ｘ７およ
びダミー線ＤＬをト■レベルへプリチャージする。
って駆動されるプリチャージ用トランジスタＴｐ、が設
けられている。プリチャージ用トランジスタＴ０．は、
ＰチャネルＭＩＳトランジスタであり、クロック信号φ
がＨレベルのときオンして、出力信号線Ｘ０〜Ｘ７およ
びダミー線ＤＬをト■レベルへプリチャージする。
ＮＡＮＤ回路ＮＸｏ〜ＮＸ７の出力端は出力トランジス
タ′ｒＲｏ〜ＴＲ７（ＰチャネルＭＩＳトランジスタ）
のゲートにそれぞれ接続されている。
タ′ｒＲｏ〜ＴＲ７（ＰチャネルＭＩＳトランジスタ）
のゲートにそれぞれ接続されている。
出力トランジスタ′ｒＲｏ〜ＴＲ７（ＰチャネルＭＩＳ
トランジスタ）のドレインが、本デコーダ回路の出力端
０゜〜０□を形成する。この出力端Ｏ〜０７に、例えば
ＲＯＭのセルアレイ等がワ−ドラインＷＬ 〜ＷＬ７
を介して接続されることになる。
トランジスタ）のドレインが、本デコーダ回路の出力端
０゜〜０□を形成する。この出力端Ｏ〜０７に、例えば
ＲＯＭのセルアレイ等がワ−ドラインＷＬ 〜ＷＬ７
を介して接続されることになる。
以上のデコーダ回路はＣ−ＭＩＳ回路で構成され、図中
太線で示すトランジスタがＰチャネルＭＩＳ （Ｎ−Ｍ
ＩＳ） トランジスタ、普通線で示すものがＮチャネル
ＭＩＳ （Ｐ−Ｍｉｓ） トランジスタである。ちなみ
に、Ｎ−ＭＩ Ｓトランジスタは入力信号がＨレベルの
ときオンし、Ｐ−ＭＩＳトランジスタは入力信号がＬレ
ベルのときオンとなる。
太線で示すトランジスタがＰチャネルＭＩＳ （Ｎ−Ｍ
ＩＳ） トランジスタ、普通線で示すものがＮチャネル
ＭＩＳ （Ｐ−Ｍｉｓ） トランジスタである。ちなみ
に、Ｎ−ＭＩ Ｓトランジスタは入力信号がＨレベルの
ときオンし、Ｐ−ＭＩＳトランジスタは入力信号がＬレ
ベルのときオンとなる。
次に、動作を説明する（第４図参照）。
クロック信号φがＬレベルの期間がデコーダのリセット
期間であり、φがＨレベルの期間がアクティブ期間であ
る。
期間であり、φがＨレベルの期間がアクティブ期間であ
る。
まずφがＬレベルの期間にはプリチャージ用トランジス
タＴ 及びディスチャージ用トランジスｃ 夕Ｔ がオンして、入力信号線Ｙ。〜Ｙ２はすべＣ てディスチャージされ、出力信号線Ｘ。〜Ｘ７は全てプ
リチャージされる。このとき、ＮＡＮＤ回路ＮＹ −
ＮＹ、、 ′の出力はすべてＨレベルであるので入力ト
ランジスタＤＩＮはすべてオフしている。タロツク信号
φがト■レベルとなるとプリチャージ用トランジスタＴ
Ｐｃ、ディスチャージ用トランジスタＴ は全てオフと
なり、入力信号Ａ。。
タＴ 及びディスチャージ用トランジスｃ 夕Ｔ がオンして、入力信号線Ｙ。〜Ｙ２はすべＣ てディスチャージされ、出力信号線Ｘ。〜Ｘ７は全てプ
リチャージされる。このとき、ＮＡＮＤ回路ＮＹ −
ＮＹ、、 ′の出力はすべてＨレベルであるので入力ト
ランジスタＤＩＮはすべてオフしている。タロツク信号
φがト■レベルとなるとプリチャージ用トランジスタＴ
Ｐｃ、ディスチャージ用トランジスタＴ は全てオフと
なり、入力信号Ａ。。
１）Ｃ
Ａ １． Ａ ２に応じて入力信号線Ｙ。〜Ｙ２’がＨ
レベル又はＬレベルとなる。その結果、出力信号線Ｘ。
レベル又はＬレベルとなる。その結果、出力信号線Ｘ。
〜Ｘ７のいずれか１本（選択されたもの）のみがプリチ
ャージされたレベルを維持し、伯の出力信号線はセルト
ランジスタＣ３を介してディスチャージされる。
ャージされたレベルを維持し、伯の出力信号線はセルト
ランジスタＣ３を介してディスチャージされる。
例えば、入力信号がＡ ＝Ｌ、Ａ、＝Ｌ、Ａ２＝Ｈで
あったとすると、入力信号線のうちＹｏ。
あったとすると、入力信号線のうちＹｏ。
Ｙｌ、Ｙ２がＬレベルとなり、他は全てＨレベルとなる
。この電位レベル関係とセルトランジスタＣの配置関係
から出力信号線Ｘ４のみが選択されることとなる。この
とき、選択出力信号線Ｘ４のみがＨレベルのままであり
、他の非選択出力信号線はＸｏ〜Ｘ３．Ｘ５〜Ｘ７は各
セルトランジスタＣｓの作用によりディスチャージされ
てＬレベルに低下する０次に、これらの非選択出力信号
線Ｘｏ〜Ｘ３．Ｘ５〜Ｘ７の全てがディスチャージされ
た時点でタイング信号Ｔ。（Ｈレベル）がＮＡＮＤ回路
ＮＸ 〜ＮＸ７に入力され、選択出力信号線Ｘ４に対
応するＮＡＮＤ回路ＮＸ４のみの入力が共にＨレベルと
なるので、Ｌレベルの出力信号を出力する。これによっ
て、出力トランジスタＴＲのみがオンとなり、ワード線
ＷＬ４が駆動される。
。この電位レベル関係とセルトランジスタＣの配置関係
から出力信号線Ｘ４のみが選択されることとなる。この
とき、選択出力信号線Ｘ４のみがＨレベルのままであり
、他の非選択出力信号線はＸｏ〜Ｘ３．Ｘ５〜Ｘ７は各
セルトランジスタＣｓの作用によりディスチャージされ
てＬレベルに低下する０次に、これらの非選択出力信号
線Ｘｏ〜Ｘ３．Ｘ５〜Ｘ７の全てがディスチャージされ
た時点でタイング信号Ｔ。（Ｈレベル）がＮＡＮＤ回路
ＮＸ 〜ＮＸ７に入力され、選択出力信号線Ｘ４に対
応するＮＡＮＤ回路ＮＸ４のみの入力が共にＨレベルと
なるので、Ｌレベルの出力信号を出力する。これによっ
て、出力トランジスタＴＲのみがオンとなり、ワード線
ＷＬ４が駆動される。
タイミング信号Ｔ。の発生タイミングはダミー線ＤＬの
ディスチャージ時間で決まる。すなわち、ダミー９１Ａ
ＤＬは各出力信号線Ｘ。〜Ｘ７のうち最も遅いディスチ
ャージ時間（あるいはそれより遅くディスチャージが終
了する時間）を想定した時定数をもたせである。そして
、このダミー線ＤＬはアドレス信号Ａ。〜Ａ２に関わら
ず必ず選択されない（すなわち、必ずディスチャージさ
れる）ものである。その結果、いかなる出力信号線が選
択されようと、デコード動作時には必ずＬレベルとなる
。この信号がインバーターＮＶ３の入力に与えられ、Ｎ
ＡＮＤ回路Ｎの他方の入力端に別の図示しない回路から
Ｈレベルのイネーブル信号ＥＮが与えられているとき、
インバータＩ ＮＹ４からト■レベルのタイミング信号
Ｔｃを出力する。
ディスチャージ時間で決まる。すなわち、ダミー９１Ａ
ＤＬは各出力信号線Ｘ。〜Ｘ７のうち最も遅いディスチ
ャージ時間（あるいはそれより遅くディスチャージが終
了する時間）を想定した時定数をもたせである。そして
、このダミー線ＤＬはアドレス信号Ａ。〜Ａ２に関わら
ず必ず選択されない（すなわち、必ずディスチャージさ
れる）ものである。その結果、いかなる出力信号線が選
択されようと、デコード動作時には必ずＬレベルとなる
。この信号がインバーターＮＶ３の入力に与えられ、Ｎ
ＡＮＤ回路Ｎの他方の入力端に別の図示しない回路から
Ｈレベルのイネーブル信号ＥＮが与えられているとき、
インバータＩ ＮＹ４からト■レベルのタイミング信号
Ｔｃを出力する。
このように、すべての非選択出力信号線Ｘ。〜Ｘ 、
Ｘｓ〜Ｘ７のディスチャージが終了したことを検出した
のち、タイミング信号Ｔ。を出力するようにしたのは、
先に述べたようなディスチャージ以前に与えられると複
数の出力信号線が選択されるような誤動作が生じること
になるからであり、これを防止するためである。
Ｘｓ〜Ｘ７のディスチャージが終了したことを検出した
のち、タイミング信号Ｔ。を出力するようにしたのは、
先に述べたようなディスチャージ以前に与えられると複
数の出力信号線が選択されるような誤動作が生じること
になるからであり、これを防止するためである。
上記従来のデコーダ回路の問題点は、タイミング信号Ｔ
。を別途作る必要があり、かつ、このタイミング信号Ｔ
によりＮＡＮＤ回路ＮＸｏ〜ＮＸ を介してワード
線ＷＬ 〜ＷＬ７を駆動する必要がある点である。
。を別途作る必要があり、かつ、このタイミング信号Ｔ
によりＮＡＮＤ回路ＮＸｏ〜ＮＸ を介してワード
線ＷＬ 〜ＷＬ７を駆動する必要がある点である。
すなわち、第４図からもわかるように、タイミング信号
Ｔ は非選択出力信号線Ｘ。〜Ｘ３゜Ｘ５〜Ｘ７の全て
のディスチャージが確実に終了したのちに発生するもの
でなければならない。
Ｔ は非選択出力信号線Ｘ。〜Ｘ３゜Ｘ５〜Ｘ７の全て
のディスチャージが確実に終了したのちに発生するもの
でなければならない。
従って、各出力信号線Ｘ。〜ｘ７のディスチャージ時間
のバラツキを考慮して、タイミング信号Ｔｃ時点を余裕
をもって設定しなければならずその分だけ選択出力信号
線Ｘ４に対応するワード線ＷＬ４の駆動が遅れることに
なり、高速化の妨げになるという特性上の問題がある。
のバラツキを考慮して、タイミング信号Ｔｃ時点を余裕
をもって設定しなければならずその分だけ選択出力信号
線Ｘ４に対応するワード線ＷＬ４の駆動が遅れることに
なり、高速化の妨げになるという特性上の問題がある。
また、構成上からは、ＮＡＮＤ回路Ｎ Ｘ ｏ〜ＮＸ７
およびコントロール回路（ＩＮＶ３．Ｎ。
およびコントロール回路（ＩＮＶ３．Ｎ。
ＩＮＶ４）を設ける必要があり、複雑化を避は得ないと
いう問題がある。
いう問題がある。
加えて、ＮＡＮＤ回路はＣ−ＭＩＳの場合、４個のトラ
ンジスタで構成されるが、本デコーダ回路をＬＳＩで実
現する場合に、パターンレイアウト上困難が生じるとい
う問題がある。入力信号線に平行して４個のトランジス
タを並列に設けた場合に多くのスペースが占有され、垂
直方向に設けた場合にも４個のトランジスタを接続する
配線が必要となり、いずれの場合にしてもトランジスタ
数の多さが問題となる。例えば、ＲＯＭのアドレスデコ
ーダとして用いるような場合にメモリセルの高集積化に
逆行してその周辺回路であるデコーダ回路のスケールが
大きくなって、ワード線の微小ピッチ内にデコーダ回路
をレイアウトすることが困難となる。
ンジスタで構成されるが、本デコーダ回路をＬＳＩで実
現する場合に、パターンレイアウト上困難が生じるとい
う問題がある。入力信号線に平行して４個のトランジス
タを並列に設けた場合に多くのスペースが占有され、垂
直方向に設けた場合にも４個のトランジスタを接続する
配線が必要となり、いずれの場合にしてもトランジスタ
数の多さが問題となる。例えば、ＲＯＭのアドレスデコ
ーダとして用いるような場合にメモリセルの高集積化に
逆行してその周辺回路であるデコーダ回路のスケールが
大きくなって、ワード線の微小ピッチ内にデコーダ回路
をレイアウトすることが困難となる。
本発明は、簡単な構成で高集積化に適し、かつ、簡単な
構成であっても安定動作しうるデコーダ回路を提供する
ことを目的とする。
構成であっても安定動作しうるデコーダ回路を提供する
ことを目的とする。
上記課題を解決し、本発明の目的を達成するために、本
発明は、複数の信号線と、該信号線の電位を第１の電位
に設定する手段と、入力信号に応じて前記複数の信号線
のうち対応する１本のみを前記第１の電位に維持し、そ
れ以外の信号線を第２の電位に変化させる手段と、前記
複数の信号線それぞれに対応して設けられた複数のＭＩ
Ｓトランジスタとを具備し、該ＭＩＳトランジスタのゲ
ート電極はそれぞれ対応する前記信号線に接続され、ソ
ースは他の信号線に接続されており、前記第１の電位に
維持される信号線に前記ゲート電極が接続された前記Ｍ
ＩＳトランジスタのみが導通して、前記能の信号線の第
２の電位によりデコード出力が送出される様にした。
発明は、複数の信号線と、該信号線の電位を第１の電位
に設定する手段と、入力信号に応じて前記複数の信号線
のうち対応する１本のみを前記第１の電位に維持し、そ
れ以外の信号線を第２の電位に変化させる手段と、前記
複数の信号線それぞれに対応して設けられた複数のＭＩ
Ｓトランジスタとを具備し、該ＭＩＳトランジスタのゲ
ート電極はそれぞれ対応する前記信号線に接続され、ソ
ースは他の信号線に接続されており、前記第１の電位に
維持される信号線に前記ゲート電極が接続された前記Ｍ
ＩＳトランジスタのみが導通して、前記能の信号線の第
２の電位によりデコード出力が送出される様にした。
上記本発明によれば、デコード動作に転じたとき、プリ
チャージ電位を維持する出力信号線にゲート電極が接続
されたＭＩＳトランジスタにおいてのみ、そのゲート・
ソース間電圧がしきい値を越え、それ以外のトランジス
タにおいては、ゲート電圧、ソース電圧が同じ様に変化
するので、唯一のＭＩＳトランジスタのみが確実にオン
し、他のＭｆｓトランジスタはオフに保たれる。よって
従来のようなタイミング信号により出力を制御する必要
がなく、簡単で特性の安定したデコーダ回路を提供しつ
る。
チャージ電位を維持する出力信号線にゲート電極が接続
されたＭＩＳトランジスタにおいてのみ、そのゲート・
ソース間電圧がしきい値を越え、それ以外のトランジス
タにおいては、ゲート電圧、ソース電圧が同じ様に変化
するので、唯一のＭＩＳトランジスタのみが確実にオン
し、他のＭｆｓトランジスタはオフに保たれる。よって
従来のようなタイミング信号により出力を制御する必要
がなく、簡単で特性の安定したデコーダ回路を提供しつ
る。
次に本発明に係るデコーダ回路の実施例を図面に基づい
て説明する。
て説明する。
第１図に本発明の実施例を示す、この実施例において第
３図の従来例と同一の部分には同一の符号を附してその
詳細な説明は省略する。
３図の従来例と同一の部分には同一の符号を附してその
詳細な説明は省略する。
第１図において第３図の従来例と異なる部分は出力信号
線Ｘ 〜ｘ７の出力部である。すなわち、各出力信号線
Ｘ 〜Ｘ７の出力端はそれぞれ対応して設け′られたト
ランジスタＴ。〜’ｒ、（ＮチャネルＭＩＳトランジス
タ）のゲートに接続され、各トランジスタＴ 〜Ｔ７の
ソースは隣接する出力信号線に接続されている０例えば
、トランジスタ１゛ｏの場合、そのソースは隣の出力信
号線であるＸ、に接続されており、以下同様である。ト
ランジスタＴ。〜Ｔ７のドレインはそれぞれ各出力トラ
ンジスタＴＲ〜Ｔ Ｒ７のゲートに接続されている、こ
の出力トランジスタ’Ｉ’Ｒｏ−ＴＲ７のゲートにつな
がる線にはプリセットトランジスタＰ ＲＴ ｏ〜ＰＲ
Ｔ７のドレインが接続されており、そのゲートにはクロ
ヅク信号φが与えられるようになっている。なお、図中
ｖＤＯは各トランジスタを駆動するための駆動電源を示
している。
線Ｘ 〜ｘ７の出力部である。すなわち、各出力信号線
Ｘ 〜Ｘ７の出力端はそれぞれ対応して設け′られたト
ランジスタＴ。〜’ｒ、（ＮチャネルＭＩＳトランジス
タ）のゲートに接続され、各トランジスタＴ 〜Ｔ７の
ソースは隣接する出力信号線に接続されている０例えば
、トランジスタ１゛ｏの場合、そのソースは隣の出力信
号線であるＸ、に接続されており、以下同様である。ト
ランジスタＴ。〜Ｔ７のドレインはそれぞれ各出力トラ
ンジスタＴＲ〜Ｔ Ｒ７のゲートに接続されている、こ
の出力トランジスタ’Ｉ’Ｒｏ−ＴＲ７のゲートにつな
がる線にはプリセットトランジスタＰ ＲＴ ｏ〜ＰＲ
Ｔ７のドレインが接続されており、そのゲートにはクロ
ヅク信号φが与えられるようになっている。なお、図中
ｖＤＯは各トランジスタを駆動するための駆動電源を示
している。
また、ダミー線ＤＬはデコード動作時にはアドレス信号
Ａ −Ａ、、にかかわらず必ずディスチャ〇 一ジされて、Ｌレベルとなる。このダミー線ＤＬは出力
信号線Ｘ７が選択されたときにトランジスタＴ７をオン
させるために必要なものである。尚、レイアウト的な余
裕があれば、ＭＩＳトランジスタＴ７のソースを出力信
号線Ｘ。に接続し、グミ−線ＤＬを不要としてもよい。
Ａ −Ａ、、にかかわらず必ずディスチャ〇 一ジされて、Ｌレベルとなる。このダミー線ＤＬは出力
信号線Ｘ７が選択されたときにトランジスタＴ７をオン
させるために必要なものである。尚、レイアウト的な余
裕があれば、ＭＩＳトランジスタＴ７のソースを出力信
号線Ｘ。に接続し、グミ−線ＤＬを不要としてもよい。
次に、動作を説明する（第２図参照）。
本実施例では、選択された出力信号線（Ｈレベル）がゲ
ートに接続されたトランジスタ（Ｔｏ〜Ｔ７のうち１つ
）のみがオンし、残りの非選択の信号線がゲートに接続
されたトランジスタでは、ゲート・ソースが共にＬレベ
ルに低下し、オンしないという動作を基本にしている。
ートに接続されたトランジスタ（Ｔｏ〜Ｔ７のうち１つ
）のみがオンし、残りの非選択の信号線がゲートに接続
されたトランジスタでは、ゲート・ソースが共にＬレベ
ルに低下し、オンしないという動作を基本にしている。
この動作を以下に詳細に説明する。
まず、デコーダ回路はクロック信号φに同期してクロッ
ク信号φがＬレベルのとき各点が所定の電位にセットさ
れる。すなわち、タロツク信号φがＬレベルの期間では
、プリチャージトランジスタＰＲＴ 〜ＰＲ７７（Ｐ
−ＭＩＳ）のゲートがＬレベルであり、プリチャージト
ランジスタＰ ＲＴ’ 〜ＰＲＴ は全てオンとな
り、電源ｖＤ。
ク信号φがＬレベルのとき各点が所定の電位にセットさ
れる。すなわち、タロツク信号φがＬレベルの期間では
、プリチャージトランジスタＰＲＴ 〜ＰＲ７７（Ｐ
−ＭＩＳ）のゲートがＬレベルであり、プリチャージト
ランジスタＰ ＲＴ’ 〜ＰＲＴ は全てオンとな
り、電源ｖＤ。
ｃｈり各出力トランジスタＴＲ〜ＴＲ７（Ｐ−ＭＩＳ）
のゲート電位はＨレベルの状態にプリチャージされてい
る。
のゲート電位はＨレベルの状態にプリチャージされてい
る。
また、同時にプリチャージトランジスタＴＰｃ及びディ
スチャージトランジスタＴＤｃも全てオンとなり、各入
力信号線Ｙ 〜Ｙ２はＬレベルへデイスチャージ、各出
力信号線Ｘ 〜Ｘ７はＨレベルヘプリチャージされる。
スチャージトランジスタＴＤｃも全てオンとなり、各入
力信号線Ｙ 〜Ｙ２はＬレベルへデイスチャージ、各出
力信号線Ｘ 〜Ｘ７はＨレベルヘプリチャージされる。
いま、クロック信号φがＩ］レベルに転じ、入力信号Ａ
〜Ａ２が与えられたとする。説明を簡単にするため、
入力信号Ａ、Ａ、Ａ２の論理状態を第３図の場合と同じ
くし、Ａ ｏ 、＝ Ｌ 、 Ａ ’１ ＝Ｌ、Ａ＝Ｈ
の場合を考える。この入力信号Ａ。
〜Ａ２が与えられたとする。説明を簡単にするため、
入力信号Ａ、Ａ、Ａ２の論理状態を第３図の場合と同じ
くし、Ａ ｏ 、＝ Ｌ 、 Ａ ’１ ＝Ｌ、Ａ＝Ｈ
の場合を考える。この入力信号Ａ。
〜Ａ２の状態では、第３図の例と同様に、各ＮＡＮＤ回
路 ＮＹ 〜ＮＹ’、インバータＩＮＶ 〜ＩＮＶ
、ドライブトランジスタＤＩ およびセルトラン
ジスタＣｓの作用により、出力信号線Ｘ４が選択される
。このとき出力信号線Ｘ４の電位は、その出力信号線Ｘ
４に接続されるセルトランジスタＣｓは全てＯＦＦのま
まであるから、Ｈレベルに保持される。他の非選択出力
信号線Ｘ。〜Ｘ３．Ｘ５〜Ｘ７の電位はＬレベルに低下
する。
路 ＮＹ 〜ＮＹ’、インバータＩＮＶ 〜ＩＮＶ
、ドライブトランジスタＤＩ およびセルトラン
ジスタＣｓの作用により、出力信号線Ｘ４が選択される
。このとき出力信号線Ｘ４の電位は、その出力信号線Ｘ
４に接続されるセルトランジスタＣｓは全てＯＦＦのま
まであるから、Ｈレベルに保持される。他の非選択出力
信号線Ｘ。〜Ｘ３．Ｘ５〜Ｘ７の電位はＬレベルに低下
する。
その結果、トランジスタＴ４のゲート電圧がト■レベル
、ソース電圧はＬレベルとなり、ゲート・ソース間電圧
がしきい値をこえてＴ４のみがオンとなる。
、ソース電圧はＬレベルとなり、ゲート・ソース間電圧
がしきい値をこえてＴ４のみがオンとなる。
一方、トランジスタＴ３はソース電圧がト■レベルであ
るが、ゲート電圧はＬレベルへ低下するのでゲート・ソ
ース間は逆バイアスされてオフのよまである。他のトラ
ンジスタＴ。、Ｔ１．Ｔ２ 。
るが、ゲート電圧はＬレベルへ低下するのでゲート・ソ
ース間は逆バイアスされてオフのよまである。他のトラ
ンジスタＴ。、Ｔ１．Ｔ２ 。
Ｔ 、 ’Ｉ”ｅ 、 Ｔ７は、ゲート及びソース電
圧が共にＬレベルへ低下しているので、これらもオフの
ままである。
圧が共にＬレベルへ低下しているので、これらもオフの
ままである。
トランジスタＴ４がオンになると、隣の出力信号線Ｘ５
に接続されたソースを通じて出力トランジスタＴＲ４の
ゲートのチャージをディスチャージし、出力トランジス
タＴＲ４のゲート電位をＬレベルに引下げる。これによ
り出力トランジスタＴＲはオンとなり、ワード線ＷＬ４
をＨレベルに立上げる。
に接続されたソースを通じて出力トランジスタＴＲ４の
ゲートのチャージをディスチャージし、出力トランジス
タＴＲ４のゲート電位をＬレベルに引下げる。これによ
り出力トランジスタＴＲはオンとなり、ワード線ＷＬ４
をＨレベルに立上げる。
以上の動作において、トランジスタＴ４がＯＮとなり、
他のトランジスタＴ。〜Ｔ ３． Ｔ ｓ〜・Ｔ がオ
フとなる際、他のトランジスタＴｏ〜Ｔ ３． Ｔ ｓ
〜Ｔ７におけるゲート電位とソース電位の関係は、ゲー
ト電位が徐々にＬレベルになるのと同時にソース電位も
Ｌレベルになる。そのため、ソース電位よりゲート電位
が高くなることはなく、したがってオフ状態を維持する
ので選択誤りを生じることはない。
他のトランジスタＴ。〜Ｔ ３． Ｔ ｓ〜・Ｔ がオ
フとなる際、他のトランジスタＴｏ〜Ｔ ３． Ｔ ｓ
〜Ｔ７におけるゲート電位とソース電位の関係は、ゲー
ト電位が徐々にＬレベルになるのと同時にソース電位も
Ｌレベルになる。そのため、ソース電位よりゲート電位
が高くなることはなく、したがってオフ状態を維持する
ので選択誤りを生じることはない。
なお、以上のデコーダ回路を上記実施例とは逆の極性の
トランジスタを使用して構成することは本発明の範囲内
であることはいうまでもない。
トランジスタを使用して構成することは本発明の範囲内
であることはいうまでもない。
その場合には、Ｐ−ＭＩＳトランジスタをＮ−ＭＩＳト
ランジスタに置換えて各信号の論理を逆にし、プリチャ
ージトランジスタＰＲＴｏ〜ＰＲＴ、の作用をディスチ
ャージとし、かつ、トランジスタＴｏ〜１゛７の作用を
チャージとするように構成することで実現可能である。
ランジスタに置換えて各信号の論理を逆にし、プリチャ
ージトランジスタＰＲＴｏ〜ＰＲＴ、の作用をディスチ
ャージとし、かつ、トランジスタＴｏ〜１゛７の作用を
チャージとするように構成することで実現可能である。
以上述べた通り、本発明によれば、デコード動作期間に
ただ１つの出力信号線を従来のような非選択出力信号線
のディスチャージ検出回路やタイミング信号を用いるこ
となく、確実に選択状態とすることができる、したがっ
て、誤動作を防ぐなめに回路動作を遅延させる必要はな
くなり、動作の高速化が可能となる。また、タイミング
信号のためのコントロール回路が不要となり、さらにＮ
ＡＮＤ回路が不要となるため、高集積化に適した簡素な
構成とすることができる。
ただ１つの出力信号線を従来のような非選択出力信号線
のディスチャージ検出回路やタイミング信号を用いるこ
となく、確実に選択状態とすることができる、したがっ
て、誤動作を防ぐなめに回路動作を遅延させる必要はな
くなり、動作の高速化が可能となる。また、タイミング
信号のためのコントロール回路が不要となり、さらにＮ
ＡＮＤ回路が不要となるため、高集積化に適した簡素な
構成とすることができる。
第１図は本発明のデコーダ回路の実施例を示す回路図、
第２図は第１図の回路の動作を示すタイミングチャート
、第３図は従来のデコーダ回路の例を示す回路図、第４
図は第３図の回路の動作を示すタイミングチャートであ
る。 母線、 Ｘｏ〜Ｘ７・・・出力信号線、 Ｃ５・・・セルトランジスタ、 Ｔｏ〜Ｔ７・・・トランジスタ、 ＰＲＴ 〜ＰＲＴ７・・・プリチャージトランジスり
、 Ａｏ、Ａ１．Ａ２・−・入力信号、 φ・・・クロック信号。
第２図は第１図の回路の動作を示すタイミングチャート
、第３図は従来のデコーダ回路の例を示す回路図、第４
図は第３図の回路の動作を示すタイミングチャートであ
る。 母線、 Ｘｏ〜Ｘ７・・・出力信号線、 Ｃ５・・・セルトランジスタ、 Ｔｏ〜Ｔ７・・・トランジスタ、 ＰＲＴ 〜ＰＲＴ７・・・プリチャージトランジスり
、 Ａｏ、Ａ１．Ａ２・−・入力信号、 φ・・・クロック信号。
Claims (1)
- 【特許請求の範囲】 複数の信号線と、 該信号線の電位を第１の電位に設定する手段と、入力信
号に応じて前記複数の信号線のうち対応する１本のみを
前記第１の電位に維持し、それ以外の信号線を第２の電
位に変化させる手段と、前記複数の信号線それぞれに対
応して設けられた複数のＭＩＳトランジスタとを具備し
、 該ＭＩＳトランジスタのゲート電極はそれぞれ対応する
前記信号線に接続され、ソースは他の信号線に接続され
ており、前記第１の電位に維持される信号線に前記ゲー
ト電極が接続された前記ＭＩＳトランジスタのみが導通
して、前記他の信号線の第２の電位によりデコード出力
が送出される様にしたことを特徴とするデコーダ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63022285A JPH01198120A (ja) | 1988-02-02 | 1988-02-02 | デコーダ回路 |
| US07/304,259 US4962327A (en) | 1988-02-02 | 1989-01-31 | Decoder circuit having selective transfer circuit for decoded output signal |
| EP89300971A EP0327340B1 (en) | 1988-02-02 | 1989-02-01 | Decoder circuit |
| DE89300971T DE68909626T2 (de) | 1988-02-02 | 1989-02-01 | Dekodierschaltung. |
| KR8901176A KR910009091B1 (en) | 1988-02-02 | 1989-02-02 | Decoder circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63022285A JPH01198120A (ja) | 1988-02-02 | 1988-02-02 | デコーダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01198120A true JPH01198120A (ja) | 1989-08-09 |
Family
ID=12078477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63022285A Pending JPH01198120A (ja) | 1988-02-02 | 1988-02-02 | デコーダ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4962327A (ja) |
| EP (1) | EP0327340B1 (ja) |
| JP (1) | JPH01198120A (ja) |
| KR (1) | KR910009091B1 (ja) |
| DE (1) | DE68909626T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5175446A (en) * | 1991-02-14 | 1992-12-29 | Thomson, S.A. | Demultiplexer including a three-state gate |
| US5293342A (en) * | 1992-12-17 | 1994-03-08 | Casper Stephen L | Wordline driver circuit having an automatic precharge circuit |
| US5311481A (en) * | 1992-12-17 | 1994-05-10 | Micron Technology, Inc. | Wordline driver circuit having a directly gated pull-down device |
| US5712578A (en) * | 1995-12-27 | 1998-01-27 | Intel Corporation | PLA architecture having improved clock signal to output timing using a type-I domino and plane |
| JPH1116365A (ja) * | 1997-06-20 | 1999-01-22 | Oki Micro Design Miyazaki:Kk | アドレスデコーダおよび半導体記憶装置、並びに半導体装置 |
| US6137318A (en) * | 1997-12-09 | 2000-10-24 | Oki Electric Industry Co., Ltd. | Logic circuit having dummy MOS transistor |
| US5991225A (en) * | 1998-02-27 | 1999-11-23 | Micron Technology, Inc. | Programmable memory address decode array with vertical transistors |
| US6209055B1 (en) * | 1998-10-29 | 2001-03-27 | International Business Machines Corporation | Method and apparatus for reducing noise induced among conductive lines |
| US6222788B1 (en) * | 2000-05-30 | 2001-04-24 | Micron Technology, Inc. | Vertical gate transistors in pass transistor logic decode circuits |
| US6744082B1 (en) | 2000-05-30 | 2004-06-01 | Micron Technology, Inc. | Static pass transistor logic with transistors with multiple vertical gates |
| US6219299B1 (en) * | 2000-05-31 | 2001-04-17 | Micron Technology, Inc. | Programmable memory decode circuits with transistors with vertical gates |
| US6420902B1 (en) | 2000-05-31 | 2002-07-16 | Micron Technology, Inc. | Field programmable logic arrays with transistors with vertical gates |
| US6838726B1 (en) | 2000-05-31 | 2005-01-04 | Micron Technology, Inc. | Horizontal memory devices with vertical gates |
| TW479405B (en) * | 2001-04-20 | 2002-03-11 | Nat Univ Chung Cheng | Method for assembling low power programmable logic array circuit |
| US7359216B2 (en) * | 2006-04-07 | 2008-04-15 | Sean Phillip Hall | Small-frame computer with overlapping add-in cards |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4143390A (en) * | 1976-12-14 | 1979-03-06 | Tokyo Shibaura Electric Co., Ltd. | Semiconductor device and a logical circuit formed of the same |
| JPS5597734A (en) * | 1979-01-19 | 1980-07-25 | Toshiba Corp | Logic circuit |
| JPS583185A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | デコ−ダ回路 |
| JPS586589A (ja) * | 1981-07-01 | 1983-01-14 | Hitachi Ltd | 論理回路 |
| JPS61101124A (ja) * | 1984-10-24 | 1986-05-20 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| US4661724A (en) * | 1985-05-06 | 1987-04-28 | Motorola, Inc. | Row decoder |
| US4642798A (en) * | 1985-10-01 | 1987-02-10 | Intel Corporation | CMOS E2 PROM decoding circuit |
| JPS62143525A (ja) * | 1985-12-18 | 1987-06-26 | Mitsubishi Electric Corp | デコ−ダ回路 |
| JPS62165788A (ja) * | 1986-01-16 | 1987-07-22 | Sharp Corp | 半導体集積回路装置 |
-
1988
- 1988-02-02 JP JP63022285A patent/JPH01198120A/ja active Pending
-
1989
- 1989-01-31 US US07/304,259 patent/US4962327A/en not_active Expired - Fee Related
- 1989-02-01 EP EP89300971A patent/EP0327340B1/en not_active Expired - Lifetime
- 1989-02-01 DE DE89300971T patent/DE68909626T2/de not_active Expired - Fee Related
- 1989-02-02 KR KR8901176A patent/KR910009091B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR890013902A (ko) | 1989-09-26 |
| EP0327340A2 (en) | 1989-08-09 |
| DE68909626D1 (de) | 1993-11-11 |
| EP0327340B1 (en) | 1993-10-06 |
| KR910009091B1 (en) | 1991-10-28 |
| DE68909626T2 (de) | 1994-02-10 |
| EP0327340A3 (en) | 1991-03-20 |
| US4962327A (en) | 1990-10-09 |
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