KR890013902A - 디코오더 회로 - Google Patents

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KR890013902A
KR890013902A KR1019890001176A KR890001176A KR890013902A KR 890013902 A KR890013902 A KR 890013902A KR 1019890001176 A KR1019890001176 A KR 1019890001176A KR 890001176 A KR890001176 A KR 890001176A KR 890013902 A KR890013902 A KR 890013902A
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도모노부 이와자끼
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야마모도 다꾸마
후지쓰 가부시끼가이샤
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

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Abstract

내용 없음.

Description

디코오더 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 의한 디코오더회로의 일실시예를 나타내는 계통도.
제5도는 제4도에 보인 바와같은 디코오더 회로의 일실시예를 나타내는 회로도.

Claims (16)

  1. 다수의 신호선들(X0-X7, DL) 상기 신호선들(X0-X7, DL)의 전위를 제1전위에 세팅하기 위해 상기 신호선들에 연결되는 제1 전위 세팅수단(TPC), 그리고 상기 신호선들(X0-X7, DL)중 하나의 전위를 상기 제1 전위에 유지시키고 또한 상기 나머지 신호선들(X0-X7, DL)의 전위를 제2 전위로 감소시키기 위해 상기 신호선들(X0-X7, DL)에 연결되는 제2전위 세팅수단(CS)를 포함하는 디코오더회로에 있어서, 상기 신호선들(X0-X7)각각에 제공되는 다수의 전송 트랜지스터를(T0-T7)을 포함하되 상기 전송 트랜지스터들(T0-T7)의 게이트전극을 상기 대응신호선들(X0-X7)각각에 연결되며, 소오스전극은 또다른 신호선(X0-X7, DL)에 연결되며, 상기 전송 트랜지스터(T0-T7)중 하나는 스위치 온 되며, 또한 디코오드 된 출력신호는 상기 하나의 전송 트랜지스터(0-T7)의 게이트 전위가 상기 제 1전위에 유지되고 또한 그의 소오스전위가 상기 제 2전위가 될때 출력되는 것이 특징인 디코오더 회로.
  2. 제1항에서, 상기 다수의 신호선들(X0-X7, DL)은 다수의 출력 신호선들(X0-X7) 과 더미신호선(DL)을 포함하는 것이 특징인 디코오더 회로.
  3. 제1항에서, 상기 제1 전위세팅수단(TPC)는 다수의 선충전 트랜지스터들을 포함하며, 상기 선충전 트랜지스터들(TPC) 각각은 상기 대응신호선들(X0-X7, DL)에 연결되는 것이 특징인 디코오더 회로.
  4. 제3항에서, 상기 선충전 트랜지스터들(TPC) 각각의 소오스전극은 제 1전원전압(VDD)을 공급받고, 그의 게이트전극은 클록신호(Ø)를 공급받고 또한 그의 드레인전극은 상기 대응신호선들(X0-X7, DL) 각각에 연결되는 것이 특징인 디코오더 회로.
  5. 제1항에서, 상기 제2 전위세팅수단(CS)는 다수의 셀 트랜지스터들을 포함하며, 상기 셀 트랜지스터들(CS) 각각은 입력신호들(A0-A3)에 따라 상기 신호선들(X0-X7, DL)중 하나를 선택하기 위해 상기 대응신호선들(X0-X7, DL) 각각에 연결되는 것이 특징인 디코오더 회로.
  6. 제5항에서, 상기 셀 트랜지스터(CS)의 소오스전극은 상기 대응신호선들(X0-X7, DL)에 연결되며, 게이트전극은 상기 대응 입력신호선들(Y0-Y2)에 연결되며, 드레인전극은 제2 전원전압(GND)을 공급받으며, 또한 하나의 신호선(X0-X7)의 전위는 상기 제1 전위에 유지되며, 또한 나머지 신호선들(X0-X7, DL)의 전위는 상기 셀 트랜지스터(CS)를 통해 상기 제2 전위가 되는 것이 특징인 디코오더 회로.
  7. 제6항에서, 상기 입력신호선들(Y0-Y2) 각각의 일단은 상기 대응구동 트랜지스터들(DIN) 각각에 연결되며 또한 상기 입력 신호선들(Y0-Y2) 각각의 타단은 상기 대응방전 트랜지스터(TDC) 각각에 연결되며, 상기 구동트랜지스터들(DIN) 각각은 인버터회로들(INV0-INV2)과 상기 대응NAND-게이트회로들(NY0-NY'2) 각각을 통해 상기 클록신호(Ø)와 상기 입력신호들(A0-A3)에 의해 제어되며, 또한 상기 방전 트랜지스터(TDC) 각각은 인버터회로(INV5)를 통해 상기 클록신호에 의하여 제어되는 것이 특징인 디코오더 회로.
  8. 제1항에서, 상기 전송트랜지스터(T0-T7)의 소오스전극은 상기 전송 트랜지스터(T0-T7) 각각의 게이트전극에 연결되는 신호선들(X0-X7)의 인접한 신호선(X0-X7, DL)에 연결되는 것이 특징인 디코오더 회로.
  9. 제8항에서, 마지막 전송트랜지스터(T7)의 소오스전극은 상기 더미신호선(DL)에 연결되는 것이 특징인 디코오더 회로.
  10. 제8항에서, 마지막 전송트랜지스터(T7)의 소오스전극은 제 1호선(X0)에 연결되는 것이 특징인 디코오더 회로.
  11. 제8항에서, 상기 신호선들(X0-X7)은 제1 및 제2 인접 출력신호선 쌍들(X0, X1； X2, X3； X4, X5； T6, T7)로 분할되며, 상기 제1 및 제2 출력신호선들(X0, X1, X2, X3, X4, X5, T6, T7)은 제1 및 제2 전송 트랜지스터들((T0, T1； T2, T3； T4, T5； T6, T7)의 게이트전극에 연결되며, 제1 전송 트랜지스터(T0； T2； T4； T6)의 소오스는 상기 제2출력신호선(X1； X3； X5； X7)에 연결되며, 또한 제2 전송트랜지스터(T1； T3； T5； T7)의 소오스는 상기 제1신호선(X0； X2； X4； X6)에 연결되는 것이 특징인 디코오더 회로.
  12. 제1항에서, 상기 전송 트랜지스터(T0~T7) 각각의 드레인전극은 상기 대응 프리세트 트랜지스터들(PRT0-PRT7)의 드레인전극과 상기 대응출력 트랜지스터들(TR0-TR7)의 게이트전극에 연결되며, 상기 프리세트 트랜지스터들(PRT0-PRT7)의 소오스전극은 상기 제1 전원전압(VDD)을 공급받으며, 또한 상기 프리세트 트랜지스터들(PRT0-PRT7)이 게이트전극은 상기 클록신호(Ø)를 공급받으며, 그리고 상기 출력 트랜지스터들(TR0-TR7)의 소오스전극은 상기 제1 전원전압(VDD)을 공급받으며, 또한 상기 출력 트랜지스터들(TR0-TR7)의 드레인전극은 상기 대응출력단자들(O0-O7)에 연결되는 것이 특징인 디코오더 회로.
  13. 제1항에서, 상기 전송 트랜지스터(T0~T7), 프리세트 트랜지스터들(PRT0-PRT7) 및 출력 트랜지스터들(TR0-TR7)은 상기 대응하는 인접신호선들(X0-X7, DL)간의 공간에 배치되는 것이 특징인 디코오더 회로.
  14. 제1항에서, 상기 모든 트랜지스터들을 MIS형 트랜지스터들인 것이 특징인 디코오더 회로.
  15. 제14항에서, 상기 선충전 트랜지스터들(TPC) 각각은 P-채널형MIS트랜지스터이며, 상기 셀 트랜지스터들(CS) 각각은 N-채널형MIS트랜지스터에 의해 형성되며, 또한 상기 전송 트랜지스터들(T0-T7) 각각은 N-채널형MIS트랜지스터인 것이 특징인 디코오더 회로.
  16. 제1항에서, 상기 디코오더 회로는 판독전용 메모리장치에 적용되는 것이 특징인 디코오더 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR8901176A 1988-02-02 1989-02-02 Decoder circuit KR910009091B1 (en)

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JP63022285A JPH01198120A (ja) 1988-02-02 1988-02-02 デコーダ回路

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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5175446A (en) * 1991-02-14 1992-12-29 Thomson, S.A. Demultiplexer including a three-state gate
US5293342A (en) * 1992-12-17 1994-03-08 Casper Stephen L Wordline driver circuit having an automatic precharge circuit
US5311481A (en) * 1992-12-17 1994-05-10 Micron Technology, Inc. Wordline driver circuit having a directly gated pull-down device
US5712578A (en) * 1995-12-27 1998-01-27 Intel Corporation PLA architecture having improved clock signal to output timing using a type-I domino and plane
JPH1116365A (ja) * 1997-06-20 1999-01-22 Oki Micro Design Miyazaki:Kk アドレスデコーダおよび半導体記憶装置、並びに半導体装置
US6137318A (en) * 1997-12-09 2000-10-24 Oki Electric Industry Co., Ltd. Logic circuit having dummy MOS transistor
US5991225A (en) * 1998-02-27 1999-11-23 Micron Technology, Inc. Programmable memory address decode array with vertical transistors
US6209055B1 (en) * 1998-10-29 2001-03-27 International Business Machines Corporation Method and apparatus for reducing noise induced among conductive lines
US6222788B1 (en) * 2000-05-30 2001-04-24 Micron Technology, Inc. Vertical gate transistors in pass transistor logic decode circuits
US6744082B1 (en) 2000-05-30 2004-06-01 Micron Technology, Inc. Static pass transistor logic with transistors with multiple vertical gates
US6420902B1 (en) 2000-05-31 2002-07-16 Micron Technology, Inc. Field programmable logic arrays with transistors with vertical gates
US6219299B1 (en) * 2000-05-31 2001-04-17 Micron Technology, Inc. Programmable memory decode circuits with transistors with vertical gates
US6838726B1 (en) 2000-05-31 2005-01-04 Micron Technology, Inc. Horizontal memory devices with vertical gates
TW479405B (en) * 2001-04-20 2002-03-11 Nat Univ Chung Cheng Method for assembling low power programmable logic array circuit
US7359216B2 (en) * 2006-04-07 2008-04-15 Sean Phillip Hall Small-frame computer with overlapping add-in cards

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4143390A (en) * 1976-12-14 1979-03-06 Tokyo Shibaura Electric Co., Ltd. Semiconductor device and a logical circuit formed of the same
JPS5597734A (en) * 1979-01-19 1980-07-25 Toshiba Corp Logic circuit
JPS583185A (ja) * 1981-06-30 1983-01-08 Fujitsu Ltd デコ−ダ回路
JPS586589A (ja) * 1981-07-01 1983-01-14 Hitachi Ltd 論理回路
JPS61101124A (ja) * 1984-10-24 1986-05-20 Hitachi Micro Comput Eng Ltd 半導体集積回路装置
US4661724A (en) * 1985-05-06 1987-04-28 Motorola, Inc. Row decoder
US4642798A (en) * 1985-10-01 1987-02-10 Intel Corporation CMOS E2 PROM decoding circuit
JPS62143525A (ja) * 1985-12-18 1987-06-26 Mitsubishi Electric Corp デコ−ダ回路
JPS62165788A (ja) * 1986-01-16 1987-07-22 Sharp Corp 半導体集積回路装置

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Publication number Publication date
KR910009091B1 (en) 1991-10-28
EP0327340A3 (en) 1991-03-20
DE68909626D1 (de) 1993-11-11
JPH01198120A (ja) 1989-08-09
EP0327340B1 (en) 1993-10-06
EP0327340A2 (en) 1989-08-09
US4962327A (en) 1990-10-09
DE68909626T2 (de) 1994-02-10

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