KR890013902A - 디코오더 회로 - Google Patents
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 의한 디코오더회로의 일실시예를 나타내는 계통도.
제5도는 제4도에 보인 바와같은 디코오더 회로의 일실시예를 나타내는 회로도.
Claims (16)
- 다수의 신호선들(X0-X7, DL) 상기 신호선들(X0-X7, DL)의 전위를 제1전위에 세팅하기 위해 상기 신호선들에 연결되는 제1 전위 세팅수단(TPC), 그리고 상기 신호선들(X0-X7, DL)중 하나의 전위를 상기 제1 전위에 유지시키고 또한 상기 나머지 신호선들(X0-X7, DL)의 전위를 제2 전위로 감소시키기 위해 상기 신호선들(X0-X7, DL)에 연결되는 제2전위 세팅수단(CS)를 포함하는 디코오더회로에 있어서, 상기 신호선들(X0-X7)각각에 제공되는 다수의 전송 트랜지스터를(T0-T7)을 포함하되 상기 전송 트랜지스터들(T0-T7)의 게이트전극을 상기 대응신호선들(X0-X7)각각에 연결되며, 소오스전극은 또다른 신호선(X0-X7, DL)에 연결되며, 상기 전송 트랜지스터(T0-T7)중 하나는 스위치 온 되며, 또한 디코오드 된 출력신호는 상기 하나의 전송 트랜지스터(0-T7)의 게이트 전위가 상기 제 1전위에 유지되고 또한 그의 소오스전위가 상기 제 2전위가 될때 출력되는 것이 특징인 디코오더 회로.
- 제1항에서, 상기 다수의 신호선들(X0-X7, DL)은 다수의 출력 신호선들(X0-X7) 과 더미신호선(DL)을 포함하는 것이 특징인 디코오더 회로.
- 제1항에서, 상기 제1 전위세팅수단(TPC)는 다수의 선충전 트랜지스터들을 포함하며, 상기 선충전 트랜지스터들(TPC) 각각은 상기 대응신호선들(X0-X7, DL)에 연결되는 것이 특징인 디코오더 회로.
- 제3항에서, 상기 선충전 트랜지스터들(TPC) 각각의 소오스전극은 제 1전원전압(VDD)을 공급받고, 그의 게이트전극은 클록신호(Ø)를 공급받고 또한 그의 드레인전극은 상기 대응신호선들(X0-X7, DL) 각각에 연결되는 것이 특징인 디코오더 회로.
- 제1항에서, 상기 제2 전위세팅수단(CS)는 다수의 셀 트랜지스터들을 포함하며, 상기 셀 트랜지스터들(CS) 각각은 입력신호들(A0-A3)에 따라 상기 신호선들(X0-X7, DL)중 하나를 선택하기 위해 상기 대응신호선들(X0-X7, DL) 각각에 연결되는 것이 특징인 디코오더 회로.
- 제5항에서, 상기 셀 트랜지스터(CS)의 소오스전극은 상기 대응신호선들(X0-X7, DL)에 연결되며, 게이트전극은 상기 대응 입력신호선들(Y0-Y2)에 연결되며, 드레인전극은 제2 전원전압(GND)을 공급받으며, 또한 하나의 신호선(X0-X7)의 전위는 상기 제1 전위에 유지되며, 또한 나머지 신호선들(X0-X7, DL)의 전위는 상기 셀 트랜지스터(CS)를 통해 상기 제2 전위가 되는 것이 특징인 디코오더 회로.
- 제6항에서, 상기 입력신호선들(Y0-Y2) 각각의 일단은 상기 대응구동 트랜지스터들(DIN) 각각에 연결되며 또한 상기 입력 신호선들(Y0-Y2) 각각의 타단은 상기 대응방전 트랜지스터(TDC) 각각에 연결되며, 상기 구동트랜지스터들(DIN) 각각은 인버터회로들(INV0-INV2)과 상기 대응NAND-게이트회로들(NY0-NY'2) 각각을 통해 상기 클록신호(Ø)와 상기 입력신호들(A0-A3)에 의해 제어되며, 또한 상기 방전 트랜지스터(TDC) 각각은 인버터회로(INV5)를 통해 상기 클록신호에 의하여 제어되는 것이 특징인 디코오더 회로.
- 제1항에서, 상기 전송트랜지스터(T0-T7)의 소오스전극은 상기 전송 트랜지스터(T0-T7) 각각의 게이트전극에 연결되는 신호선들(X0-X7)의 인접한 신호선(X0-X7, DL)에 연결되는 것이 특징인 디코오더 회로.
- 제8항에서, 마지막 전송트랜지스터(T7)의 소오스전극은 상기 더미신호선(DL)에 연결되는 것이 특징인 디코오더 회로.
- 제8항에서, 마지막 전송트랜지스터(T7)의 소오스전극은 제 1호선(X0)에 연결되는 것이 특징인 디코오더 회로.
- 제8항에서, 상기 신호선들(X0-X7)은 제1 및 제2 인접 출력신호선 쌍들(X0, X1; X2, X3; X4, X5; T6, T7)로 분할되며, 상기 제1 및 제2 출력신호선들(X0, X1, X2, X3, X4, X5, T6, T7)은 제1 및 제2 전송 트랜지스터들((T0, T1; T2, T3; T4, T5; T6, T7)의 게이트전극에 연결되며, 제1 전송 트랜지스터(T0; T2; T4; T6)의 소오스는 상기 제2출력신호선(X1; X3; X5; X7)에 연결되며, 또한 제2 전송트랜지스터(T1; T3; T5; T7)의 소오스는 상기 제1신호선(X0; X2; X4; X6)에 연결되는 것이 특징인 디코오더 회로.
- 제1항에서, 상기 전송 트랜지스터(T0~T7) 각각의 드레인전극은 상기 대응 프리세트 트랜지스터들(PRT0-PRT7)의 드레인전극과 상기 대응출력 트랜지스터들(TR0-TR7)의 게이트전극에 연결되며, 상기 프리세트 트랜지스터들(PRT0-PRT7)의 소오스전극은 상기 제1 전원전압(VDD)을 공급받으며, 또한 상기 프리세트 트랜지스터들(PRT0-PRT7)이 게이트전극은 상기 클록신호(Ø)를 공급받으며, 그리고 상기 출력 트랜지스터들(TR0-TR7)의 소오스전극은 상기 제1 전원전압(VDD)을 공급받으며, 또한 상기 출력 트랜지스터들(TR0-TR7)의 드레인전극은 상기 대응출력단자들(O0-O7)에 연결되는 것이 특징인 디코오더 회로.
- 제1항에서, 상기 전송 트랜지스터(T0~T7), 프리세트 트랜지스터들(PRT0-PRT7) 및 출력 트랜지스터들(TR0-TR7)은 상기 대응하는 인접신호선들(X0-X7, DL)간의 공간에 배치되는 것이 특징인 디코오더 회로.
- 제1항에서, 상기 모든 트랜지스터들을 MIS형 트랜지스터들인 것이 특징인 디코오더 회로.
- 제14항에서, 상기 선충전 트랜지스터들(TPC) 각각은 P-채널형MIS트랜지스터이며, 상기 셀 트랜지스터들(CS) 각각은 N-채널형MIS트랜지스터에 의해 형성되며, 또한 상기 전송 트랜지스터들(T0-T7) 각각은 N-채널형MIS트랜지스터인 것이 특징인 디코오더 회로.
- 제1항에서, 상기 디코오더 회로는 판독전용 메모리장치에 적용되는 것이 특징인 디코오더 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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