KR880008545A - 디코딩회로 - Google Patents

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KR880008545A
KR880008545A KR870013240A KR870013240A KR880008545A KR 880008545 A KR880008545 A KR 880008545A KR 870013240 A KR870013240 A KR 870013240A KR 870013240 A KR870013240 A KR 870013240A KR 880008545 A KR880008545 A KR 880008545A
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KR
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gates
input code
bit
voltage source
transfer
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KR870013240A
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KR900008055B1 (en
Inventor
다까시 하세가와
Original Assignee
야마모도 다꾸마
후지쓰 가부시끼가이샤
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/14—Conversion to or from non-weighted codes
    • H03M7/16—Conversion to or from unit-distance codes, e.g. Gray code, reflected binary code
    • H03M7/165—Conversion to or from thermometric code

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Analogue/Digital Conversion (AREA)
  • Logic Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
  • Microcomputers (AREA)

Abstract

내용 없음.

Description

디코딩회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 3 도는 본 발명에 따른 디코딩회로의 실시예를 나타내는 회로도,
제4도는 레지스터의 출력선택을 목적으로 본 발명에 따른 디코딩회로의 실시예에 적용된 마이크로컴퓨터를 나타내는 시스템 블럭도,
제5도는 제4도에 도시한 선택기의 부분회로 구성을 나타내는 회로도.

Claims (4)

  1. 제 1 전압 소오스 : 상기 제 1 전압 소오스에 의해 공급된 전압보다 낮은 전압을 공급하기 위한 제 2 전압 소오스 ; 전송게이트의 m행×n열 매트릭스 배열, 이때 상기 매트릭스 배열의 각 열에 있는 2상호 인접 전송게이트중의 하나의 출력단자는 상기2상호 인접 전송게이트중의 다른 것의 입력단자에 연결되며, 마지막 행에 있는 n 전송게이트의 입력단자는 상기 제 1 전압 소오스에 연결되며, 제 1 행에 있는 n 전송게이트의 출력단자는 상기 제 2 전압 소오스에 연결되며 ; 그리고 n- 비트 입력코드의 각 비트를 반전하기 위한 반전기 수단, 이때 각 열에 있는 상기 전송게이트는 상기 입력코드의 대응비트 및 상기 반전기 수단으로부터의 상기 입력코드의 반전된 대응비트가 제공되도록 구성되며, 상기 매트릭스 배열에 있는 상기 전송게이트는 소정 행에 있는 모든 n 전송게이트가 소정치를 갖는 상기 n- 비트 입력코드에 응하여 동시에 오프되도록 연결된 게이트를 구비한 것을 특징으로 하는 디코딩회로.
  2. 제 1 항에 있어서, 상기 전송게이트의 각각은 병렬로 연결된 P- 채널 트랜지스터 및 N- 채널 트랜지스터로 구성되는 것을 특징으로 하는 디코딩회로.
  3. 제2항에 있어서, 각 열에 있는 상기 전송게이트는 상기 n- 비트 입력코드의 대응비트가 제공된 P- 채널 트랜지스터중의 소정 하나의 게이트 및 상기 n- 비트 입력코드의 반전된 대응비트가 제공된 P- 채널 트랜지스터 중의 잔여것의 게이트로 구비된 것을 특징으로 하는 디코딩회로.
  4. 제 1 항에 있어서, 각각의 상기 전송게이트는 상보형 금속산화 반도체 트랜지스터로 구성된 것을 특징으로 하는 디코딩회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR8713240A 1986-12-19 1987-11-24 Decoding circuitry KR900008055B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP61304568A JPS63156427A (ja) 1986-12-19 1986-12-19 デコ−ド回路
JP?61-304568 1986-12-19

Publications (2)

Publication Number Publication Date
KR880008545A true KR880008545A (ko) 1988-08-31
KR900008055B1 KR900008055B1 (en) 1990-10-31

Family

ID=17934559

Family Applications (1)

Application Number Title Priority Date Filing Date
KR8713240A KR900008055B1 (en) 1986-12-19 1987-11-24 Decoding circuitry

Country Status (4)

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US (1) US4866305A (ko)
EP (1) EP0272179A3 (ko)
JP (1) JPS63156427A (ko)
KR (1) KR900008055B1 (ko)

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Also Published As

Publication number Publication date
EP0272179A2 (en) 1988-06-22
KR900008055B1 (en) 1990-10-31
US4866305A (en) 1989-09-12
JPS63156427A (ja) 1988-06-29
EP0272179A3 (en) 1990-07-04

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