KR880011794A - 다이나믹형 디코우더 회로 - Google Patents

Abstract

내용없음

Description

다이나믹형 디코우더 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제3도는 본 발명의 실시예에 따르는 다이나믹 디코우더 회로의 기본적인 구조를 나타내는 회로도.

제4도는 제3도 회로의 동작을 나타내는 타이밍도.

제5는 본 발명의 다른 실시예에 따르는 다이나믹형 디코우더 회로의 기본적인 구조를 나타내는 회로도.

Claims (12)

1. 제1 전력 소스라인; 제2전력 스스라인; 출력노드;상기 제1전력 소스라인과 상기 출력노드 사이에 연결되며, 상기 출력노드의 출력 포텐셜을 소정 포텐셜레벨로 리세트하기 위해 리세트 기간동안 턴 온 되어지는 세1트랜지스터 ; 상기 제2전력 소스라인과 연결되며, 디코우딩 기간동안 턴 온 되어지는 제2트랜지스터 ; 상기 출력노드와 상기 제2트랜지스터 사이에 직렬로 연결되며, 어드래스 신호에 따라 제어되는 다수의 디코우딩 트랜지스터 ; 및 상기 어드래스 신호의 포텐셜레벨에도 불구하고 상기 리세트 기간동안 상기2세트랜지스터에 직접 연결된 상기 디코우딩 트랜지스터와 상기 출력노드 사이에 연결될 일 또는 그 이익의 디코우딩 트랜지스터를 강제로 턴 온 시키는 수단을 포함하는 것을 특징으로 하는 다이나믹형 디코우터회로.
2. 제1항에 있어서, 상기 어드레스신호포텐셜레벨에도 불구하고 상기 리세트 기간동안 상기 제2트랜지스터에 직접 연결된 상기 디코우딩 트랜지스터를 강제로 턴 온 시키는 수단을 더 포함하는 것을 특징으로하는 다이나믹형 디코우더회로.
3. 제1항에 있어서, 상기 출력노드와 상기 제2트랜지스터 사이에는 직렬로 연결되고 상기 다수의 디코우딩 트랜지스터와는 병렬고 연결되어지며, 어드레스 신호에 따라 제어되는 다수의 다른 디코우딩 트래지스터; 및 상기 어드레스 신호의 포텐셜레벨에도 불구하고 상기 리세트 기간동안 상기 제2트랜지스터에 직접 연결된 상기 다른 디코우팅 트랜지스터와 상기 출력노드 사이에 연결된 상기 다른 디코우딩 트랜지스터를 강제로 턴 온 시키는 수단을 더 포함하는 것을 특징으로 하는 다이나믹형 디코우더회로.
4. 제3항에 있어서, 상기 어드레스 신호의 포텐셜레벨에도 불구하고 상기 리세트기간동안 상기 제2트랜지스터에 직접 연결된 상기 다른 디코우딩 트랜지스터와 상기 디코우딩 트랜지스터를 강제로 턴 온 시킬수 있는 수단을 더 포함하는 것을 특징으로 하는 다이나믹형 디코우더회로.
5. 제1항에 있어서, 상기 제1트랜지스터와 상기 제2트랜지스터는 각각 P-채널 트랜지스터와 N-채널 트랜지스터이며, 트랜지스터를 강제로 턴 온 시키는 상기 수단은 각각이 어드레스 신호중의 하나를 각각 수신하는 한 개 또는 그 이상의 인버터와 각각이 상기 제1트랜지스터에 공급되는 클럭신호와 상기 인버터중 하나로부터 출력신호를 각각 수신하는 한 개 또는 그 이상의 NAND 게이트로 구성되며, 상기 NAND 케이트의 각각의 출력시호는 상기 출력노드와 상기 제2트랜지스터에 직접 연결된 상기 디코우딩 트랜지스터를 사이에 연결된 상기 디코우딩 트랜지스터 중의 하나에 공급되는 것을 특징으로 하는 다이나믹형 디코우더회로.
6. 제1항에 있어서, 상기 제1트랜지스터와 상기 제2트랜지스터는 각각 N-채널 트랜지스터와 P-채널 트랜지스터이고, 트랜지스터를 강제로 턴 온 시키는 상기 수단은 어드레스 신호중의 하나를 각각 수신하는 한 개 또는 그 이상의 인버터들과, 각각이 상기 제1트랜지스터에 공급되는 클럭신호와 상기 인버터들중의 하나로 부터의 출력신호를 수신하는 한 개 또는 그 이상의 NAND 게이트로 구성되며, 상기 NOR 게이트의 각 출력 신호는 상기 출력노드와 상기 제2트랜지스터에 직접 연결된 상기 디코우딩 트랜지스터 사이에 연결된 상기 디코우딩 트랜지스터 중의 하나에 공급되는 것을 특징으로 하는 다이나믹형 디코우더회로.
7. 제2항에 있어서, 상기 제1트랜지스터와 상기 제2트랜지스터는 각각 P-채널 트랜지스터와 N-채널 트랜지스터이고, 강제로 트랜지스터를 턴 온 시키는 상기 수단은 어드레스 신호들중의 하나를 각각이 수신하는 다수의 인버터들과 상기 제1트랜지스터에 공급되는 클럭신호와 상기 인버터중의 하나로 부터의 출력신호를 각각이 수신하는 다수의 NAND 게이트로 구성되고, 상기 NAND 게이트의 각각의 출력신호는 상기 출력노드와 상기 제2트랜지스터 사이에 연결된 상기 디코우딩 트랜지스터중의 하나에 공급되는 것을 특징으로 하는 다이나믹형 디코우더회로.
8. 제2항에 있어서, 상기 제1트랜지스터와 상기 제2트랜지스터는 각각 N-채널 트랜지스터와 P-채널트랜지스터이고, 트랜지스터를 강제로 턴 온 시키는 상기 수단은 어드레스 신호들중의 하나를 각각이 수신하는 다수의 인버터들과 상기 제 1 트랜지스에 공급되는 쿨럭신호와 상기 인버터들중의 하나로 부터의 출력신호를 각각이 수신하는 다수의 NOR 게이트로 구성되고, 상기 출력노드와 상기 제2트렌지스터 사이에 연결된 상기 디코우딩 트랜지스터들 중의 하나에 상기 NOR 게이트의 각 출력신호가 공급되는 것을 특징으로하는 다이나믹형 디코우더회로.
9. 제3항에 있어서, 상기 제1트랜지스터와 상기 제2트랜지스터는 각각 P-채널 트랜지스터와 N-채널 트랜지스터이며, 강제로 트랜지스터를 턴 온 시키는 상기 수단은 어드레스 신호들 중의 하나를 각각이 수신하는 한 개 또는 그 이상의 인버터들과 상기 제1트랜지스터에 공급되는 출력신호와 상기 인버터들중의 하나로부터 클럭신호를 각각 수신하는 한 개 또는 그 이상의 NAND 게이트로 구성되며, 상기 출력노드와, 상기 디코우딩 트랜지스터 및 상기 제2트랜지스터에 직접 연결된 상기 다른 디코우딩 트랜지스터중 하나와의 사이에 각각이 연결되어 있는 상기 디코우딩 트랜지스터와 다른 디코우딩 트랜지스터중 하나에 상기 NAND 게이트들의 각 출력 신호가 공급되는 것을 특징으로 하는 다이나믹형 디코우더회로.
10. 제3항에 있어서, 상기 제1트랜지스터와 상기 제2트랜지스터는 각각 N-채널 트랜지스터와 P-채널 트랜지스터이고, 강제로 트랜지스터를 턴 온 시키는 상기 수단은 어드레스 신호들중의 하나를 각각 수신하는 한 개 또는 그 이상의 인버터들과 상기 제1트랜지스터에 공급되는 클럭신호와 상기 인버터들중의 하나로 부터의 출력신호를 각각이 수신하는 한 개 또는 그 이상의 NOR 케이트로 구성되며, 상기 NOR 게이트의 각 출력신호는 상기 출력노드와 상기 디코우딩 트랜지스터 및 상기 제簿트랜지스터에 직접 연결된 상기 다른 디코우딩 트랜지스터들중의 하나 사이에 각각 연결된 상기 디코우딩 트랜지스터와 상기 다른 디코우딩 트랜지스터중 하나에 공급되는 것을 특징으로 하는 다이나믹형 디코우더회로.
11. 제4항에 있어서, 상기 제1트랜지스터와 상기 제2트랜지스터는 각각 P-채널 트랜지스터와 N-채널 트랜지스터이고, 강제로 트랜지스터를 턴 온 시키는 상기 수단은 어드레스 신호들중의 하나를 각각이 수신하는 다수의 인버터들고, 상기 제1트랜지스에 공급되는 클럭신호와 상기 인버터들중의 하나로 부터의 출력신호를 각각이 수신하는 다수의 NAND 케이트로 구성되며, 각각이 상기 출력노드와 상기 제2트랜지스터 사이에 연결된 상기 다른 디코우딩 트랜지스터중 하나에 상기 NAND 게이트의 각 출력신호가 제공되는 것을 특징으로 하는 다이나믹형 디코우더회로.
12. 제4항에 있어서, 상기 제1트랜지스터와 상기 제2트랜지스터는 각각 N-채널 트랜지스터와 P-채널 트랜지스터이고, 강제로 트랜지스터를 턴 온 시키는 상기 수단은 어드레스 신호들중 하나를 각각이 수신하는 다수의 인버터들과 상기 제1트랜지스터에 공급되는 클럭신호와 상기 인버터들중의 하나로 부터의 출력신호를 각각이 수신하는 다수의 NOR 케이트로 구성되며, 상기 NOR 게이트의 각 출력신호는 상기 출력노드와 상기 제2트랜지스터 사이에 각각이 연결된 상기 디코우딩 트랜지스터와 상기 다른 디코우딩 트랜지스터중 하나에 공급되는 것을 특징으로 하는 다이나믹형 디코우더회로.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.