KR0155993B1 - Pla 회로 - Google Patents

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Abstract

내용 없음.

Description

PLA 회로
제1도는 본 발명의 실시예를 표시하는 PLA 회로의 회로도.
제2도는 제1도의 타이밍 차트.
* 도면의 주요부분에 대한 부호의 설명
10-1, 10-2 : 디코더 20, 40 : 프리챠지 회로
30 : 와이어드 OR 회로 50 : 센스앰프
60 : 래치회로 70 : AND 게이트
본 발명은 마이크로 컴퓨터, 디지탈 신호 처리기 등의 제어 회로에 사용되는 스루프트(Throughput : 처리량)가 높은 PLA(Programmable Logic Array)회로에 관한것이다.
종래 이 종류의 PLA 회로로서는 예를들면 특개소 59-100627호 공보(문헌 1), 및 특개소 60-223326호 공보(문헌 2)에 기재되어 있는 것이 있었다.
상기 문헌 1에 기재된 PLA회로는 클럭 신호에 동기하여 프리챠지/풀다운을 행하는 다이나믹형으로 직열로 접속된 적어도 2개의 트랜지스터군을 구비하고 있다.
각군의 트랜지스터의 도전로는 병열로 접속 배치되고, 각 트랜지스터의 제어전극은 각열의 데이타 입력 라인에 접속되어 있다.
그리고, 이들 트랜지스터군의 접속점을 갖고 동작중 프리챠지 가능한 노드를 형성하고, 상기 직열 접속 트랜지스터군의 일단이 동작중 적어도 미리 정해진 인터벌(interval)에서 저전압으로 풀 다운되고 상기 직열 접속 트랜지스터군의 타단으로부터 적(積)합 연산 결과를 출력하는 것이었다.
상기 문헌 2에 기재된 PLA 회로는 일부가 다이나믹 구조로 되어 있고, AND-OR 평면으로 구성되어 있다.
이 PLA회로는 OR평면의 프리챠지 중에는AND평면으로부터의 출력을 OR평면에 입력하고 다음에 AND평면의 프리 차지중에 OR 평면으로부터의 출력을 PLA 출력으로 하여 외부 에서 판독한다.
이와 같이, OR 평면과 AND 평면의 프리챠지를 서로 행하여 회로의 간단화를 도모하고 있다.
그러나 상기 PLA 회로에서는 다음과 같은 과제가 있었다.
상기 문헌 1의 기술에서는 그 회로 구성상, PLA회로의 프리챠지 기간 중은 PLA 출력을 얻을수가 없다.
상기 문헌 2의 기술에 있어서도 PLA 출력이 유효한 것은 AND 평면의 프리챠지 중이며, OR 평면의 프리챠지중에는 PLA 출력을 얻을수가 없다.
즉, 종래의 PLA 회로에서는 프리챠지 중에 PLA출력을 얻을 수 없었다.
그 때문에 PLA 회로를 사용한 제어회로의 타이밍이 지연되어 명령의 실행속도의 저하나 스루프트의 저하와 같은 문제가 생겨 그들을 해결하는 것이 곤란하였다.
본 발명은 상기 종래 기술이 갖고 있던 과제로서 프리챠지 기간중에 PLA 출력을 얻을수 없는 점에 관하여 해결한 PLA 회로를 제공하는 것이다.
본 발명은 상기 과제를 해결하기 위하여 마이크로 컴퓨터등에 사용하는 PLA회로에 있어서 제 1프리챠지 타이밍 중에 소정의 신호를 해독하는 디코더와 상기 디코더로부터의 출력 신호를 제 2 프리챠지 타이밍 직전에 래치하는 래치회로와 소정의 타이밍 신호에서 상기 래치회로의 출력의 도통 상태를 제어하는 게이트 회로를 구비한 것이다.
본 발명에 의하면 이상과 같이 PLA 회로를 구성하였으므로 디코더는 프리챠지 기간중에 필요한 신호를 프리챠지 하기 전(프리챠지 타이밍 전)에 해독한다.
그 디코더의 출력은 프리챠지의 직전의 타이ALD에서 래치회로에 래치되고 그 래치 회로의 출력과 프리챠지중의 소정의 타이밍 신호가 게이트 회로에서 논리를 취하여 PLA 출력으로서 출력된다.
따라서, 상기 과제를 해결할 수 있는 것이다.
[실시예]
제1도는 본 발명의 일 실시예를 나타낸 PLA 회로의 회로도이다.
이 PLA 회로는 마이크로 컴퓨터등에 설치되는 것으로서 상보적인 복수의 명령 코드 입력신호(A,
Figure kpo00002
, B,
Figure kpo00003
, C,
Figure kpo00004
‥‥)를 해독하는 복수의 디코더 (10-1, 10-2 ‥‥)를 구비하고 있다.
각 디코더(10-1, 10-2‥‥)는 복수의 인핸스먼트(enhancement)형 MOS 트랜지스터(이하 EMOS 라함)(11)와 디플레이션형 MOS 트랜지스터(이하 DMOS 라함)(12)가 직렬로 접속되어 NAND 회로를 구성하고 있다.
디코더(10-1, 10-2 ‥‥)의 일단에는 복수의 N채널 MOS 트랜지스터(이하 NMOS라함)(21)로 이루어지는 프리챠지회로(20)가 접속 되고 그 각 NMOS(21)의 게이트에는 프리챠지 신호(
Figure kpo00005
)가 접속되어 있다.
디코더(10-1, 10-2‥‥)의 타단 즉, 출력측은 서로 접속되어 와이어드(wired) OR 회로(30)를 구성하고 있다.
와이어드 OR 회로(30)의 출력(P1)은 게이트가 프리챠지 신호(
Figure kpo00006
)에 접속된 P채널 MOS 트랜지스터(이하 PMOS 라함)(41)로 이루어지는 프리챠지 회로(40)와 센스앰프(50)의 입력에 접속되어 있다.
센스앰프(50)는 와이어드 OR 회로(30)의 출력(P1)을 증폭하는 기능을 가지며 출력(P1)을 반전하는 인버터(51)와 그 인버터(51)의 출력(P2)을 정귀환(正歸還)하여 상승 및 하강 파형을 급준하게 하는 파형 정형용 PMOS(52)로서 구성되고, 그 출력(P2)이 래치 회로(60)의 입력 단자(D)에 접속되어 있다.
래치 회로(60)는 타이밍 신호(P3)가 공급되는 클럭 단자(L), 리세트 신호(RT)가 공급되는 리세트 단자(R) 및 출력단자(Q)를 가지며, 그 출력단자(Q)의 출력(P4)과 타이밍 신호(P5)가 게이트 회로인 2입력 AND게이트(70)의 입력에 접속되고 그 AND게이트(70)의 출력(P6)이 PLA회로의 출력으로서 사용된다.
제2도는 제1도의 타이밍 차트이며 이 도면을 참조하면서 제1도의 동작을 설명한다.
또한, 제2도에 있어서, M1∼M3은 이 PLA 회로가 사용되고 있는 예를들면, 마이크로 컴퓨터의 머신 사이클이며 그 각 머신 사이클(M1∼M3)이 4개의 스테이트 타이밍(T1∼ T4)으로 각각 구성되어 있다.
일반적으로, 머신 사이클(M)에서 스테이트 타이밍(T1~T2)의 기간은 명령의 페치(fetch)기간이며, 제1도의 명령 코드 입력 신호(A,
Figure kpo00007
~C,
Figure kpo00008
)가 확정되는 기간이다.
PLA 회로의 프리챠지도, 이 기간(M1·T1∼T2)(제1프리챠지 타이밍)내에서 행하여진다.
또, 기간(M1·T1)의 타이밍에서 제1도의 리세트 신호(RT)가 공급된다.
기간(M1·T3∼T4)는 명령의 실행기간이며 페치한 명령코드 입력신호(A,
Figure kpo00009
~C,
Figure kpo00010
)를 디코드한 PLA 회로의 출력(P6)이 사용되는 기간이다.
기간(M1·T4)의 타이밍에서 타이밍 신호(P3)가 공급된다.
기간(M2·T1∼T2)은 명령의 2바이트째나 명령의 변환을 위하여 재차 명령코드 입력 신호(A∼C)가 변화하는 기간이며 그 때문에 프리챠지를 재차 행할 필요가 있다.
이 기간(M2·T1)의 타이밍(제2프리챠지 타이밍)에서 타이밍 신호(P5)가 공급된다.
기간(M2·T3∼T4)은 기간(M2·T1~T2)에서 확정한 명령 코드 입력 신호(A,
Figure kpo00011
~C,
Figure kpo00012
)에 의한 명령의 실행기간이다.
이하, 머신 사이클(M3)의 기간에 관하여도 마찬가지 이다.
제2도의 타이밍 차트에 있어서, 프리챠지 기간인 머신 사이클(M2)중의 스테이트 타이밍(T1)에서 PLA출력(P6)을 얻은 경우에 관하여 설명한다.
우선, 머신 사이클(M1)에 있어서, 스테이트 타이밍(71)에서 프리챠지 신호(
Figure kpo00013
)가 L 레벨로 되면 프리챠지 회로(20, 40)중의 회로(20)가 오프상태, 회로(40)가 온상태로 되고, 와이어드 OR회로(30)의 출력이 전원 전위(VDD)에 프리챠지 된다.
그리고, 이 머신 사이클(M1)에 있어서, 디코더(10-1, 10-2‥‥)에 의하여 명령 코드 입력신호(A,
Figure kpo00014
~C,
Figure kpo00015
)의 디코더를 행한다.
여기에서, 디코더(10-1, 10-2 ‥‥)는 EMOS(11)와 DMOS(12)를 적절히 조합시키는 것에 의하여 어떠한 입력의 조합에 대하여도 디코더가 가능하다.
따라서, 프리챠지 신호(
Figure kpo00016
)가 H레벨로 되고 프리챠지 회로(20, 40)중의 회로(20)가 온 상태, 회로(40)가 오프 상태로 되어 프리챠지가 종료되면 와이어드 OR회로(30)의 출력이 접지 전위로 내려간다.
그러면 그것이 센스앰프(50)중의 인버터(51)에서 반전되고 그 센스 앰프(50)의 출력(P2)이 H 레벨로 상승한다.
이 출력(P2)은 래치 회로(60)에서 기간(M1·T4)의 타이밍 신호(P3)에서 래치하면 그 래치회로(60)의 출력(P4)이 H레벨로 된다.
다음, 머신 사이클(M2)에 있어서 프리챠지 기간인 스테이트 타이밍(T1)에서 타이밍 신호(P5)가 H 레벨로 되면 AND 게이트(70)가 열리고 그 AND 게이트(70)를 통하여 스테이트 타이밍(T1)기간에 PLA 출력(P6)을 얻을 수 있다.
상기와 마찬가지의 동작에 의해 기간(M2 · T2, M3 · T1, M3 · T2 ‥‥)에서도 PLA 출력(P6)이 얻어진다.
본 실시예에서는 다음과 같은 이점을 가지고 있다.
종래의 PLA 회로에서는 제1도의 래치회로(60)나 AND 게이트(70)가 설치되어 있지 않기 때문에, 프리챠지중은 제2도의 출력(P2a)파형(이것은, 본 실시예의 출력(P2)파형에 대응)으로 표시한 바와 같이, 프리챠지 회로(40)에 의해 출력(P1)이 H 레벨로 되어 센스 앰프(50)의 출력(P2a)이 L 레벨에 고정되기 때문에 PLA 출력을 사용할 수가 없었다.
이것에 대하여 본 실시예에서는 기간(M2·T1, T2, M3·Tl, T2 ‥‥)의 프리챠지중 예를 들면, 기간(M2·T1)에서 PLA 출력(P6)이 필요한 경우, 기간(M1 · T4)에서 출력하도록 디코더(10-1, 10-2 ‥‥)를 구성하고, 그 출력을 센스 앰프(50)를 통하여 래치 회로(60)에서 래치하고, 그 래치 출력과 타이밍 신호(P5)외의 논리적을 AND 게이트(70)에서 취하도록 하였으므로,기간(M2 · T1)에서의 PLA출력(P6)이 얻어진다.
이와 같이, 기간(M2·T1, 72, M3·T1, 72 ‥‥)의 프리챠지중에서도 PLA출력(P6)이 얻어지므로 마이크로 컴퓨터의 제어회로로써 타이밍에 허실없는 회로를 실현할수 있고 그것에 의하여 명령의 실행속도나 스루프트를 향상할 수 있다.
또한, 본 발명은 도시한 실시예에 한정되지 않고 여러가지의 변형이 가능하다.
그 변형의 예로서는 예를들면 다음과 같은 것이 있다.
(a) 디코더(10-1, 10-2 ‥‥)는 다른 트샌지스터등으로 구성하여도 좋다.
더욱이, 그들 디코더(10-1, 10-2 ‥‥)로 구성되는 NAND 회로는 인버터등을 설치하는 것에 의해 AND회로의 구성으로 하여도 좋다.
(b) 게이트 회로는 AND 게이트(70)에서 구성하였으나 NAND 게이트등 다른 게이트로 구성하여도 좋다.
(c) 프리챠지 회로(20, 40) 및 센스 앰프(50)를 다른 트랜지스터등을 사용하여 구성하거나, 와이어드 OR 회로(30)를 게이트 회로를 사용하여 구성하거나, 또한 상기 실시예를 마이크로 컴퓨터 이외의 장치에 사용하여도 좋다.
이상 상세히 설명한 바와 같이, 본 발명에 의하면 디코더, 래치 회로 및 게이트 회로를 설치하였으므로 PLA 회로의 프리차지중에도 PLA 출력을 얻을 수 있다.
따라서, 마이크로 컴퓨터의 제어회로 등으로써 타이밍에 허실이 없는 회로를 실현할 수 있고 명령의 실행 속도나 스루프트등을 개선할 수가 있다.

Claims (1)

  1. 제1프리챠지 타이밍중에 소정의 신호를 해독하는 디코더와, 상기 디코더로부터의 출력 신호를 제 2 프리챠지 타이밍 직전에 래치하는 래치 회로와, 소정의 타이밍 신호로 상기 래치회로의 출력의 도통 상태를 제어하는 게이트 회로를 구비한 것을 특징으로 하는 PLA 회로.
KR1019900004613A 1989-04-06 1990-04-04 Pla 회로 KR0155993B1 (ko)

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