JPS63276327A - ダイナミック型ロジック・アレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック型ロジック・アレイに関し、
例えば高速から低速までの広い範囲で動作可能にされる
ダイナミック型ＰＬＡ　（プログラマブル・ロジック・
アレイ）に利用して有効な技術に関するものである。

〔従来の技術〕

ダイナミック型回路により構成されたＰＬＡないしロジ
ック・アレイに関しては、例えば特開昭５９−４７８４
５号公報、特開昭５９−９９８２３号公報、特開昭５９
−１２５１２５号公報がある。

〔発明が解決しようとする問題点〕

ダイナミック型回路を用いた場合には、回路の高集積化
と低消費電力化が可能となる。しかしながら、ダイナミ
ック型回路にあっては、容量性負荷にプリチャージされ
た電圧が、入力信号を受けるＭＯＳＦＥＴによってディ
スチャージされるが否かによって出力信号が形成される
。それ故、上記プリチャージされた電圧が、リーク電流
によって失われてしまう前に、入力信号の供給を行なっ
てそれがディスチャージされるか否かによる出力動作を
繰り返して行う必要がある。このため、その動作クロッ
ク信号の周波数は一定の下限周波数が存在することにな
り、それ以下の周波数での動作が不能とされる。

この発明の目的は、高速から低速までの広い範囲での動
作を実現したダイナミック型ロジック・アレイを提供す
ることにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

Ｃ問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簗単に説明すれば、下記の通りである。

すなわち、アンドアレイからの出力信号をその入力に受
けて上記アンドアレイの入力に供給されるべき入力信号
の少なくとも一部を含む出力信号を形成するオアアレイ
の出力部に、動作クロック信号又はそれの整数分の１だ
け低くされた周波数のクロック信号により上記オアアレ
イからの出力信号の取り込みを行い実質的なオアアレイ
の出力信号を形成するラッチ回路を設ける。

〔作　用〕

上記した手段によれば、ダイナミック型回路をその動作
可能なりロック信号で動作させつつ、実質的なオアアレ
イからの出力信号として、その整数分の１だけ低くした
周波数で出力することができるから、実質的なロジック
・アレイの動作をそれに従って低速にすることが可能と
なる。

〔実施例〕

第１図には、この発明に係るダイナミック型ＰＬＡの一
実施例の回路図が示されている。同図の各回路素子は、
公知のＣＭＯ５集積回路の製造技術によって、特に制限
されないが、単結晶シリコンのような１つの半導体基板
上において形成される。同図において、ＰチャンネルＭ
Ｏ３ＦＥＴ（ｖＡ縁縁ゲート形界効果トランジスタ）は
、そのチャンネル（バンクゲート）部に矢印が付加され
ることによってＮチャンネルＭＯ３ＦＥＴと区別される
。

アンドアレイＡＮＤは、同図において縦方向延長される
よう配置される複数の入力線と、横方向に延長されるよ
うに配置される複数の出力線と、上記入力線と出力線と
の交点に選択的にＭＯＳＦＥＴが設けられる。同図では
、３本づつ入力線と出力線が代表として例示的に示され
ている。上記ＭＯＳＦＥＴのゲートは、対応する入力線
に結合され、そのソースは回路の接地電位点に結合され
、そのドレインは出力線に結合される。なお、同図にお
いて、上記入力線と出力線との交点においてＭＯＳＦＥ
Ｔが示さない部分には、ＭＯＳ　Ｆ　ＥＴが形成されな
いか、又は形成されてもそのしきい値電圧が、入力線の
選択レベルより大きくされること又はそのドレインが出
力線に接続されていことによってによって実質的に常時
オフ状態にＭＯＳＦＥＴに対応している。上記複数の入
力線には、ノア（ＮＯＲ）ゲート回路Ｇ１ないしＧ３の
出力端子がそれぞれ接続される。これらのノアゲート回
路Ｇ１ないしＧ３の一方の入力には、複数ビットからな
る人力信号Ｄｉｎが供給され、他方の入力には共通に動
作タイミング信号φ１が供給される。

上記複数の出力線と電：ａ電圧ＶＣＣとの間には、Ｐチ
ャンネル型のプリチャージＭＯ３ＦＥＴＱＩないしＧ３
が設けられる。これらのＭＯ３ＦＥＴＱ１ないしＧ３の
ゲートには、共通にプリチャージ制御信号としての動作
タイミング信号φ２が供給される。

上記複数の出力線は、特に制限されないが、その出力回
路としてのクロックドインバータ回路ＣＮ１ないしＣＮ
３の入力端子に供給される。クロックドインバータ回路
ＣＮＩないしＣＮ３は、タイミング信号φ１で動作させ
られる。このクロックドインバータ回路ＣＮＩないしＣ
Ｎ３の出力信号は、それぞれノアゲート回路Ｇ４ないし
Ｇ６の一方の入力に供給される。上記ノアゲート回路Ｇ
４ないしＧ６の他方の入力には、動作タイミング信号φ
２が共通に供給される。

オアアレイＯＲも上記アンドアレイと類似の構成とされ
る。ただし、入力線と出力線がアンドアレイＡＮＤと入
れ換わって構成される。すなわち、オアアレイＯＲの複
数の入力線は、同図において横方向に延長されて構成さ
れる。また、出力線は縦方向に延長されて構成される。

上記オアアレイＯＲの入力線は、上記アンドアレイＡＮ
Ｄの出力回路としてのノアゲート回路Ｇ４なしいＧ６の
出力端子に結合される。上記オアアレイＯＲの出力線と
電源電圧ＶＣＣとの間には、タイミング信号φ１を受け
るＰチャンネル型のプリチャージＭＯ３ＦＥＴＱ４ない
しＧ６が設けられる。

上記オアアレイＯＲの出力線は、出力回路を構成する複
数からなるランチ回路の入力端子りにそれぞれ接続され
る。これらのラッチ回路のイネーブル端子Ｅには、出力
タイミング信号ＯＥと動作タイミング信号φ２を受ける
アンド（ＡＮＤ）ゲート回路Ｇ７の出力信号が共通に供
給される。上記ラッチ回路の出力端子Ｑから、上記オア
アレイＯＲの実質的な出力信号Ｄｏｕｔが送出される。

ＰＬＡにおいては、上記出力信号Ｄｏｕｔの一部が次ア
ドレスとしてアンドアレイＡＮＤの入力信号Ｄｉｎとし
て帰還される。なお、アンドアレイＡＮＤの入力部には
、条件判定回路が設けられ、一定の条件のもとで、上記
次アドレスが修飾される。

上記オアアレイＯＲからの残りの出力信号が順序論理回
路の制御信号とされ、シーケンシャルなロジック動作を
実現できる。

この実施例では、クロック発生回路ＣＰＧが設けられる
。このクロック発生回路ＣＰＧは、モード設定信号ＭＳ
により、高速モードのときにはタイミング信号φ１とφ
２の周波数をその高速モードに応じた高い周波数に設定
するとともに、出力タイミング信号ＯＢをハイレベルに
固定する動作と、低速モードのときには、上記タイミン
グ信号φ１とφ２の周波数を上記ダイナミック型回路の
動作下限周波数まで低（する動作と、低速モードの動作
周波数が上記タイミング信号φ２よりさらに低い周波数
のとき、上記タイミング信号φ２を整数分の１に分周し
た低い周波数にされた出力タイミング信号ＯＥを形成す
る。

上記ダイナミック型ＰＬＡの動作を第２図のタイミング
図を参照して説明する。

高速モードにおいては、クロック信号φ２がハイレベル
のとき（反転クロック信号φ２がロウレベル）とき、ア
ンドアレイＡＮＤは、上記反転タイミング信号φ２のロ
ウレベルによってプリチャージＭＯ３ＦＥＴＱＩないし
Ｇ３がオン状態になって、出力線を電源電圧ＶＣＣにプ
リチャージする。

このとき、タイミング信号φｌはロウレベル（反転のタ
イミング信号φ１のハイレベル）にされている、上記反
転のタイミング信号φ１のハイレベル（論理“１゛）に
よってノアゲート回路Ｇ１ないしＧ３の出力信号は、入
力信号Ｄｉｎに無関係にロウレベル（論理１０”）にさ
れる。それ故、入力線は全てがロウレベルになるため、
記憶素子としてのＭＯＳ　Ｆ　ＥＴは全てオフ状態にさ
れる。これにより、出力線は上記プリチャージＭＯ３Ｆ
ＥＴＱＩないしＧ３によってプリチャージが可能となり
、出力線と回路の接地電位との間で直流電流が流れない
。

上記タイミング信号φ２がハイレベルからロウレベルに
された後、タイミング信号φ１がロウレベルからハイレ
ベルにされる。上記タイミング信号φｌのハイレベルに
よって、反転タイミング信号φ１がロウレベルにされる
から、アンドアレイＡＮＤの入力線には入力信号Ｄｉｎ
のレベルが反転されて伝えられる０例えば、第１列目の
入力線がハイレベルなら第２行と最終行に設けられるＭ
ＯＳＦＥＴがオン状態になって、第２行目と最終行をデ
ィスチャージさせる。上記入力線のレベルとそれにゲー
トが結合されるＭＯＳＦＥＴの組み合わせから１つの出
力線だけハイレベルのプリチャージに維持される。すな
わち、アンドアレイＡＮＤは、上記入力信号Ｄｉｎを解
読して、それに対応した１つの出力線を選択するという
デコーダとしての動作を行う、言い換えるならば、各出
力線に並列に設けられるＭＯＳＦＥＴは、ロウレベルを
（論理１１′）として、ハイレベルを論理“Ｏ”とする
出力信号を形成するという負論理構成のすンド（ＮＡＮ
Ｄ）回路と等価である。

上記タイミング信号φ１のハイレベルによってクロック
ドインバータ回路ＣＮＩないしＣＮ３が動作状態になっ
て、アンドアレイＡＮＤからの出力信号を、その出力容
量に保持させる。

上記タイミング信号φｌがハイレベルの期間は、上記の
ように反転のタイミング信号φ２がハイレベルにされる
ため、ノアゲート回路Ｇ４ないしＧ６は、上記アンドア
レイＡＮＤからの出力信号に無関係にその出力信号、言
い換えるならば、オアアレイＯＲの全入力線をロウレベ
ルにしている。

このとき、反転タイミング信号φ１のロウレベルによっ
てプリチャージＭＯ３ＦＥＴＱ４ないしＧ６がオン状態
になって上記同様に出力線のプリチャージ動作を行って
いる。

したがって、次にタイミング信号φ１がロウレベルにさ
れた後にタイミング信号φ２がハイレベルにされると、
前記同様にアンドアレイＡＤＮｔｌＪでは前記のような
プリチャージ動作が行われると並行して、オアアレイＯ
Ｒでは読み出し動作がおこなわれる。オアアレイＯＲで
は、反転タイミング信号φ２のロウレベルによってノア
ゲート回路Ｇ４ないしＧ６は、クロックドインバータ回
路ＣＮ１ないしＣＮ３の出力容量に保持されたアンドア
レイＡＮＤの出力信号を伝える。このとき、クロックド
インバータ回路ＣＮＩないしＣＮ３は、タイミング信号
φ１のロウレベルによって非動作状態、言い換えるなら
ば、出力ハイインピーダンスとなり、上記のような信号
保持動作を行う。上記のようなアンドアレイＡＮＤの動
作から、オアアレイＯＲでは１つの入力線のみがハイレ
ベルにされる。これにより、ハイレベルにされる１つの
入力線に対応してＭＯＳ　Ｆ　ＥＴが設けられる出力信
号線はロウレベルにディスチャージされ、ＭＯＳＦＥＴ
が設けられない出力線はハイレベルのプリチャージレベ
ルを維持する。

これにより、オアアレイＯＲの複数の出力線には、上記
選択された入力線に対応して設けられるＭＯＳＦＥＴに
対応した複数ビットからなる出力信号が得られるものと
なる。

上記の高速モードでは、信号ＯＥがハイレベルに維持さ
れていることから、アンドゲート回路Ｇ７を通してタイ
ミング信号φ２がラッチ回路に伝えられる。これによっ
て、上記タイミング信号φ２のハイレベルに同期して、
ラッチ回路はオアアレイＯＲからの出力信号をそのまま
出力するものとなる。特に制限されないが、ラッチ回路
はスルーラッチ回路から構成され、そのイネーブル端子
已に供給される上記タイミング信号φ２がハイレベルの
とき、その入力信号をそのまま出力端子Ｑから送出し、
タイミング信号φ２がロウレベルにされると、入力ゲー
トを閉じて取り込んだ信号を保持するものである。

以上の動作の繰り返しによって、シーケンシャルな論理
動作を実現できる。

また、低速モードでは、出力タイミング信号ＯＥが、タ
イミング信号φ２の整数分の１に同期して発生される。

これによって、上記出力タイミング信号Ｃ）Ｅがハイレ
ベルにされるときのみ、オアアレイＯＲからの出力信号
Ｄｏｕｔが送出される。

それ故、出力タイミング信号ＯＥがロウレベルにされて
いるとき、タイミング信号φ１やφ２によってみかけ上
アンドアレイＡＮＤとオアアレイＯＲの読み出し動作が
行われるものであるが、ラッチ回路を通した出力信号Ｄ
ｏｕｔは変化しない。それ故、アンドアレイＡＮＤには
上記出力タイミング信号ＯＥがロウレベルにされている
間は同じ入力信号Ｄｉｎが繰り返して供給されことなり
、オアアレイＯＲとともに同じ動作を繰り返すものとな
るからそれによって制御される論理動作は停止したまま
となる。これにより、シーケンシャルな論理動作は、上
記タイミング信号φ２より低い周波数にされた出力タイ
ミング信号ＯＥに応じた遅い速度となる。すなわち、ダ
イナミック型ＰＬＡをその下限動作周波数以下の低速で
の動作を可能にするものである。この実施例では、上記
のような動作はダイナミック型論理回路の動作を維持す
るためのダミーサイクルとみなされる。

なお、同図においては、低速モードのときと、高速モー
ドのときのタイミング信号φ１とφ２を同じ周波数とし
ているが、実際には前述のようにその周波数そのものも
切り換えるものである。これにより、上記ダミーサイク
ルにより費やされる電流消費を少なくできるものである
。

上記のような高速から低速までの広範囲での動作が可能
にされたダイナミック型ＰＬＡは、例えば、ディスク制
御回路に用いることができる。ディスク制御回路として
は、データ転送速度が高速なハードディスク用制御回路
と、低速のフロッピーディスク制御回路とがある。従来
は、上記それぞれのデータ転送速度に応じた別々に制御
回路を設けるものであるが、この実施例のようなダイナ
ミック型ＰＬＡを備えたディスク制御回路にあっては、
上記のようなりロック信号の切り換えや、できる、すな
わち、共通のディスク制御装置によ゛−リハードディス
クとフロッピーディスクの制御を切り換えて制御を行う
ことができる。これによっ゛て、システムの簡素化が可
能になる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）アンドアレイからの出力信号をその入力に受けて
上記アンドアレイの入力に供給されるべき入力信号の少
なくとも一部を含む出力信号を形成するオアアレイの出
力部に、動作クロック信号又はそれの整数分の１だけ低
くされた周波数のクロック信号により上記オアアレイか
らの出力信号の取り込みを行い実質的なオアアレイの出
力信号を形成するランチ回路を設けることにより、ダイ
ナミック型回路をその動作可能なり口７り信号で動作さ
せつつ、実質的なオアアレイからの出力信号として、そ
の整数分の１だけ低くした周波数で出力することができ
るから、ロジック・アレイの動作をそれに従って低速ま
で動作可能にすることができるという効果が得られる。

（２）上記（１）より、従来のダイナミック型回路を用
いて、その下限動作周波数以下の低速度動作が可能にな
るため、スタティック型回路を用いる場合に比べて低消
費電力と高集積化を実現したＰＬＡを得ることができる
という効果が得られる。

（３）高速動作のときと、低速動作のときとでタイミン
グ信号の周波数そのものを切り換えることによって、低
速動作のときのダミーサイクルで費やされる消費電流を
必要最小にすることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、アンドアレイ
やオアアレイの入力部に設けられるゲート回路は、それ
がプリチャージ動作に置かれるとき、タイミング信号に
よって入力線を非選択レベルにするものであれば何であ
ってもよい。また、アンドアレイからの出力信号を保持
する回路は、上記クロックドインバータ回路の他、ラッ
チ回路を用いるものであってもよい。

さらに、アンドアレイ又はオアアレイは、第１図のよう
な横型のＲＯＭを用いるものの他、縦型のＲＯＭ又は横
型と縦型とを組み合わせるものであってもよい。

この発明は、ダイナミック型ロジック・アレイとして広
く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、アンドアレイからの出力信号をその入力に
受けて上記アンドアレイの入力に供給されるべき入力信
号の少な（とも一部を含む出力信号を形成するオアアレ
イの出力部に、動作クロック信号又はそれの整数分の１
だけ低くされた周波数のクロック信号により上記オアア
レイからの出力信号の取り込みを行い実質的なオアアレ
イの出力信号を形成するラッチ回路を設けることにより
、ダイナミック型回路をその動作可能なりロック信号で
動作させつつ、実質的なオアアレイからの出力信号とし
て、その整数分の１だけ低くした周波数で出力すること
ができるから、ロジック・アレイの動作をそれに従って
低速まで動作可能にすることができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、その動作の一例を説明するためのタイミング図である
。 ＡＮＤ・・アンドアレイ、ＯＲ・・オアアレイ、ＣＰＧ
・・クロック発生回路、Ｇ１〜Ｇ６・・ノアゲート回路
、Ｇ７・・アンドゲート回路、ＣＮ１〜ＣＮ３・・クロ
ックドインバータ回路鋼　１　図 第　２　図

Claims (1)

1. 【特許請求の範囲】 １、アンドアレイと、上記アンドアレイからの出力信号
   をその入力に受けて上記アンドアレイの入力に供給され
   るべき入力信号の少なくとも一部を含む出力信号を形成
   するオアアレイと、動作クロック信号又はそれの整数分
   の１に低くされた周波数のクロック信号により上記オア
   アレイからの出力信号の取り込みを行い実質的なオアア
   レイの出力信号を形成するラッチ回路とを含むことを特
   徴とするダイナミック型ロジック・アレイ。 ２、上記クロック信号は、その動作モードに応じて比較
   的高周波数とされるクロック信号又はダイナミック型回
   路の動作下限周波数に見合った比較的低い周波数のクロ
   ック信号とに切り換えられるものであることを特徴とす
   る特許請求の範囲第１項記載のダイナミック型ロジック
   ・アレイ。