JP3763936B2 - アドレスデコード回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アドレスデコード回路の高速化に関するものであり、特に同期式の高速メモリのロウデコーダに用いられて好適なものである。
【０００２】
【従来の技術】
メモリ装置において、アドレスデコード回路におけるロウデコーダは、入力されたアドレス信号からメモリアレイの複数のワード線のうちの１本を選択し、メモリセルを活性化させる。このため、ロウデコーダの出力はメモリセルの活性化のタイミングを決定し、それはセンスアンプにおけるデータの読み出しタイミングにも影響するため、アドレスデコード回路を高速化することはメモリアクセスを高速化する上で非常に重要である。
【０００３】
図４に従来のアドレスデコード回路を示し、図５にその動作波形を示す。
【０００４】
このアドレスデコード回路は、７ビットのロウアドレス信号をデコードし、１２８ロウのメモリアレイ１００のワード線１０７を選択するものである。アドレスデコード回路は、プリデコード部１０１、メインデコード部１０２、ワード線バッファ部１０３から構成される。プリデコード部１０１は論理積（ＡＮＤ）ゲートを用いてアドレスを２ビット，２ビット，３ビットずつデコードし、それぞれ４ビット，４ビット，８ビットのプリデコード信号を出力する。メインデコード部１０２で各ワード線１０６毎に設けられたＡＮＤゲート１０４にそのワード線１０６のアドレスが対応するプリデコード信号が入力され、デコード結果が出力される。このように、２段階でデコードを行うことによって多入力のＣＭＯＳゲートを用いることなくデコードを行い、高速化を図っている。
【０００５】
デコード後のワード線バッファ部１０３では、メインデコード部１０２により選択されたワード線１０６がクロック信号の入力によって活性化させる。このワード線バッファ部１０３は、メインデコード部１０２のデコード結果とクロック信号を入力するＡＮＤゲート１０５によりワード線１０６をクロック信号に同期して活性化させ、また、セルアレイ１００のビット線のプリチャージ時にメモリセル１０７を活性化させないために必要である。このようなワード線バッファ部１０３において、ワード線１０６にグリッジが生じないようにするためには、図５の動作波形に示すようにクロック信号の入力タイミングは必ずデコードが完了した後でなければならない。
【０００６】
このようなアドレスデコード回路においては、ワード線１０６の活性化はデコード出力の選択／非選択が確定した後でなければならない。このため、デコード時間を短くするにはデコード出力の立上り／立ち下がりの両方を高速化する必要があり、高速化のための制限が増える。
【０００７】
この解決策として、図６に示すようにデコード部１１２にプリチャージ形のロジックを用いる方法がある。プリチャージ形のロジックではデータが決まる時には片方向のデータ遷移しか生じないため、Ｐ型のＭＯＳＦＥＴ（電界効果トランジスタ）、Ｎ型のＭＯＳＦＥＴのサイズ比の調整による高速化が有効である。
【０００８】
図６に示す回路構成では、アドレス入力部１１１において相補な２組の入力アドレスのそれぞれと第１のクロック信号のＡＮＤをとってアドレス信号をクロック化し、デコード部１１２において各ワード線１１６のデコード回路１１４にそれぞれワード線１１６のアドレスに対応するアドレス信号が入力される。デコード回路１１４はアドレスのビット幅分の個数のＮ型のＭＯＳＦＥＴ１１７とプリチャージ用のＰ型のＭＯＳＦＥＴ１１８で構成され、Ｎ型のＭＯＳＦＥＴ１１７のソース端子は接地レベルに、ドレイン端子は出力端子１１９に共通接続され、それぞれのゲート端子にクロック化されたアドレス信号がワード線１１６のアドレスに応じて入力される。Ｐ型のＭＯＳＦＥＴ１１８はソース端子が電源レベルに、ドレイン端子が出力端子１１９に接続され、ゲート端子に与えられるプリチャージ信号によって出力端子１１９がハイレベルにプリチャージされる。ワード線バッファ部１１７は、デコード部１１２の出力線１１９の出力と第２のクロック信号とのＡＮＤをとって、ワード線１１６を選択する信号を出力する。
【０００９】
プリチャージ信号によってデコード部１１２のＰ型のＭＯＳＦＥＴ１１９がオンしている時は、デコード部１１２へのアドレス入力はアドレス入力部１１１の第１のクロック信号によって全てロウレベルに設定され、デコード部１１２のＮ型のＭＯＳＦＥＴ１１４は全てオフ状態であり、デコード回路１１３の出力はＰ型のＭＯＳＦＥＴ１１８によってハイレベルにプリチャージされる。この時、ワード線バッファ部１１３の第２のクロック信号はロウレベルであり、ワード線１１６は活性化されない。プリチャージ信号によってＰ型のＭＯＳＦＥＴ１１８がオフし、第１のクロック信号がハイレベルになることによってアドレス信号がデコード部１１２に入力されると、アドレスが指し示すワード線１１６に対応したデコード回路１１４以外はＮ型のＭＯＳＦＥＴ１１７のうちの少なくとも１つがオンし、出力信号はロウレベルに遷移する。この時、次段のワード線バッファ部１１３では、第２のクロック信号が入力されてもデコード出力がロウレベルであるため、ワード線１１６は活性化されない。アドレス信号が指し示すワード線１１６のデコード回路１１４の出力のみがプリチャージ時の電位（ハイレベル）に保たれ、次段のワード線バッファ部１１３において第２のクロック信号の入力によってワード線１１６が駆動される。
【００１０】
このようなプリチャージ方式を採るアドレスデコード回路では、デコード部１１２のデータ遷移の方向（図６に示す例ではハイレベルからロウレベル）は一定であるために、デコード回路１１４はワード線１１６が非選択状態になる方向（図６に示す例ではハイレベルからロウレベル）のみを高速化すればよい。したがって、デコード部１１２の高速化が容易になり、各ゲートのＰ型のＭＯＳＦＥＴ１１８、Ｎ型のＭＯＳＦＥＴ１１７のサイズ比の調整等の方法が有効である。
【００１１】
しかしながら、ワード線バッファ部１１３の第２のクロック信号の入力タイミングはデコード回路１１４においてワード線１１６が非選択状態であることを検出した後でなければならないために、前述した従来例と同様にデコード信号出力よりも遅いタイミングに調整しなければならない。
【００１２】
仮に、このワード線１１６を活性化させる第２のクロック信号がデコード回路１１４の出力よりも遅くなった場合には、ワード線１１６にグリッジが生じて誤動作の原因となる。このため、ワード線１１６を活性化させる第２のクロック信号には十分なタイミング余裕が必要となり、デコード時間を遅くする原因になる。さらに、この例ではアドレス入力部１１１においてもアドレスデコード回路への入力をクロック化させる必要性から、第１のクロック信号とＡＮＤをとっており、この部分においてもアドレス入力と第１のクロック信号のタイミングに余裕が必要となる。したがって、これら２箇所に必要なタイミング余裕がデコード時間を却って大きくする可能性がある。
【００１３】
【発明が解決しようとする課題】
以上説明したように、クロック信号に同期してワード線を択一的に活性化する信号を出力する従来の同期式のアドレスデコード回路においては、プリデコード方式あるいはプリチャージ方式のいずれにあっても、アドレス信号のデコード結果が確定した後にクロック信号を入力する必要があるため、デコード結果の確定とクロック信号の入力との間にタイミングの余裕が設けられていた。しかし、このタイミングの余裕が大きいとデコード結果の出力が遅れ、アドレスデコード回路の動作スピードが遅くなるという不具合を招いていた。一方、タイミングの余裕が早すぎるとワード線にグリッジが生じて誤動作するおそれがあった。これらのことから、信号遅延に関わる回路の様々な要因に影響されることなく両者のタイミングを最適に設定することは極めて困難になっていた。
【００１４】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、デコード結果の出力タイミングの最適化を図り、デコード動作時間の短縮ならびに誤動作の防止を両立し得るアドレスデコード回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する第１の手段は、ｎビットのアドレス信号をデコードして、２ｎ 個の出力選択信号を択一的に選択状態とする同期式のアドレスデコード回路において、ｎビットのアドレス信号を受けて、予め選択状態に設定された２ｎ 個のデコード信号の内、１つのデコード信号を選択して選択状態を保持し、選択されたデコード信号を除く他のデコード信号を選択状態から非選択状態に遷移させるデコード回路と、前記デコード回路の２ｎ 個のデコード信号を受けて、選択状態が保持されたデコード信号とは異なるデコード信号が選択状態から非選択状態に遷移したことを検出した後、２ｎ 個のデコード信号に対応した２ｎ 個の出力選択信号の内、選択状態のデコード信号に対応した出力選択信号を択一的に選択状態とするバッファ回路を具備し、前記デコード回路は、前記ｎビットのアドレス信号を所定の数に分割してデコードし、そのプリデコード結果とクロック信号との論理演算を行い、前記プリデコード結果をクロック化し、クロック化したプリデコード結果を中間デコード信号として出力するプリデコード部と、前記デコード信号を出力する２ｎ 本の出力線を選択状態にプリチャージするＦＥＴと、前記プリデコード部から与えられる前記中間デコード信号に対応する出力線を非選択状態にディスチャージするＦＥＴとからなるメインデコード部とを有し、前記バッファ回路は、２ｎ 本の出力線の内、対応する出力線以外の何れかの出力線の信号を反転させる２ｎ 個の反転回路と、対応する出力線の信号と、前記２ｎ 個の反転回路の内の対応する反転回路の出力信号との論理積をとり、前記２ｎ 個の出力選択信号を生成する２ｎ 個のゲートバッファとを有することを特徴とする。
第２の手段は、ｎビットのアドレス信号をデコードして、２ｎ 個の出力選択信号を択一的に選択状態とする同期式のアドレスデコード回路において、ｎビットのアドレス信号を受けて、予め選択状態に設定された２ｎ 個のデコード信号の内、１つのデコード信号を選択して選択状態を保持し、選択されたデコード信号を除く他のデコード信号を選択状態から非選択状態に遷移させるデコード回路と、前記デコード回路の２ｎ 個のデコード信号を受けて、選択状態が保持されたデコード信号とは異なるデコード信号が選択状態から非選択状態に遷移したことを検出した後、２ｎ 個のデコード信号に対応した２ｎ 個の出力選択信号の内、選択状態のデコード信号に対応した出力選択信号を択一的に選択状態とするバッファ回路を具備し、前記デコード回路は、前記ｎビットのアドレス信号を所定の数に分割してデコードし、そのプリデコード結果とクロック信号との論理演算を行い、前記プリデコード結果をクロック化し、クロック化したプリデコード結果を中間デコード信号として出力するプリデコード部と、前記デコード信号を出力する２ｎ 本の出力線を選択状態にプリチャージするＦＥＴと、前記プリデコード部から与えられる前記中間デコード信号に対応する出力線を非選択状態にディスチャージするＦＥＴとからなるメインデコード部とを有し、前記バッファ回路は、２ｎ 本の出力線の内、対応する出力線以外の何れかの出力線の信号を反転させる２ｎ 個の反転回路と、対応する出力線の信号と、前記２ｎ 個の反転回路の内の対応する反転回路の出力信号との論理積をとり、前記２ｎ 個の出力選択信号を生成する
２ｎ 個のゲートバッファとを有し、 前記メインデコード部から与えられる２ｎ 個のデコード信号は、それぞれ２ｎ 本の出力線に対応した前記バッファ回路にクロック信号に同期することなく直接供給されることを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を用いてこの発明の実施形態を説明する。
【００１８】
図１はこの発明の一実施形態に係るアドレスデコード回路の構成を示す図である。
【００１９】
図１において、この実施形態のアドレスデコード回路は、クロック信号に同期してｎビット例えば７ビットのアドレス信号をデコードして、２n 個例えば１２８のワード線を選択する１２８の出力選択信号を択一的に選択状態するものであり、７ビットのアドレス信号を受けて、予め選択状態に設定された１２８個のデコード信号の内、１つのデコード信号を選択して選択状態を保持し、選択されたデコード信号を除く他のデコード信号を選択状態から非選択状態に遷移させるデコード回路となるプリデコード部１ならびにメインデコード部２と、デコード回路の１２８個のデコード信号を受けて、選択状態が保持されたデコード信号とは異なるデコード信号が選択状態から非選択状態に遷移したことを検出した後、１２８個のデコード信号に対応した１２８の出力選択信号の内、選択状態のデコード信号に対応した出力選択信号を択一的に選択状態とするバッファ回路となるワード線バッファ部３を備えて構成される。
【００２０】
プリデコード部１は、７ビットのアドレス信号をそれぞれ２ビット、２ビット、３ビットずつ分割してデコードし、プリデコード結果とクロック信号との論理積をとり、プリデコード結果のプリデコード信号をクロック化する。このプリデコード信号はアドレス信号にかかわらずクロック信号により初期状態がロウレベルに設定され、クロック信号が入力されるとアドレス信号に応じたデコード結果として出力される。
【００２１】
メインデコード部２は、メモリアレイ４の行配列されたメモリセル５を選択する１２８のワード線６に対応した１２８個のデコード回路７から構成される。デコード回路７は、アドレス信号をプリデコードするためにアドレス信号を分割した数、すなわち３つのＮ型のＭＯＳＦＥＴ８と１つのプリチャージ用のＰ型のＭＯＳＦＥＴ９で構成される。ＦＥＴ８はソース端子が接地レベルに接続され、ドレイン端子は出力端子１０に共通接続され、それぞれのゲート端子にワード線６のアドレスに応じたプリデコード信号が入力され、出力端子１０に対してワイヤードオアロジックを構成する。ＦＥＴ９はソース端子が電源レベルに接続され、ドレイン端子が出力端子１０に接続され、ゲート端子に与えられるプリチャージ信号によってメインデコード部２の出力端子１０をプリチャージする。
【００２２】
ワード線バッファ部３は、それぞれのワード線６に対応してワード線６を選択あるいは非選択する１２８のバッファ回路１１から構成される。バッファ回路１１は、ワード線６のアドレスに対応したデコード回路７の出力端子１０から出力されるデコード信号と、このワード線６のアドレスとは１ビット異なるアドレスに対応したデコード回路７のデコード信号が入力され、後者のデコード信号が反転ゲート１２により反転され、この反転信号と前者のデコード信号が論理積（ＡＮＤ）ゲート１３により論理積がとられ、その結果をワード線６を選択制御する出力選択信号としてそれぞれ対応するワード線６に与える。
【００２３】
このような構成において、プリチャージ信号によってメインデコード部２のＦＥＴ９がオンし、プリデコード部１においてクロック信号が全てのプリデコード出力をロウレベルに設定するとメインデコード部２のＦＥＴ８は全てオフ状態になり、デコード信号出力は全てハイレベルに固定される。バッファ回路１１のＡＮＤゲート１３には、そのワード線６のアドレスとは１ビット異なるアドレスのデコード信号が反転ゲート１２により反転されて生成された反転信号が入力され、この反転信号入力はロウレベルになるためワード線６は活性化されず非選択状態となる。
【００２４】
プリチャージ信号によってＦＥＴ９がオフし、プリデコード信号がメインデコード部２に入力されると、アドレス信号が指し示すワード線６に対応したデコード回路７以外の１２７のワード線デコード回路７のＦＥＴ８のうち少なくとも１つがオンし、デコード信号出力はハイレベルからロウレベルに遷移する。この時、バッファ回路１１のＡＮＤゲート１３にはそのワード線６のアドレスに対応するデコード回路７からロウレベルが入力されるため、ＡＮＤゲート１３の出力はロウレベルのままであり、ワード線６は活性化されず非選択状態が保持される。
【００２５】
一方、アドレス信号が指し示すワード線６に対応したデコード回路７のＦＥＴ７は全てオフするため、デコード回路７の出力端子１０にはプリチャージ時のハイレベルの電位が保持される。バッファ回路１１のＡＮＤゲート１３の一方の入力にはこのハイレベルの電位が与えられ、かつ１ビット異なるワード線デコード回路７のデコード信号出力は必ずロウレベルに遷移するため、その反転信号のハイレベルがＡＮＤゲート１３の他方の入力に与えられ、ＡＮＤゲート１３の出力はロウレベルからハイレベルに遷移し、ワード線６はロウレベルからハイレベルへ活性化されて非選択状態から選択状態となる。
【００２６】
このようなアドレスデコード回路では、デコード後にワード線６を活性化させるためのクロック信号が不要となる。ワード線６の活性化は１ビット異なるアドレス信号のデコード回路７が非選択を検知したタイミングで決められる。このタイミングは、１ビット異なるアドレス信号に対応したデコード回路７のデコード信号出力よりも反転ゲート１２のゲート１段分の遅延があるため、決してワード線６の非選択の時に早すぎるタイミングとはならず、ワード線６の選択タイミングが補償されることになる。
【００２７】
これにより、従来例のようにデコード信号出力のタイミングにワード線の活性化クロック信号のタイミングを調整して入力する必要がなくなり、このクロック信号のタイミング余裕も必要なくなる。この結果、ワード線の選択タイミングが最適化され、従来に比べてアドレス信号の入力からワード線が選択されるまでの時間、すなわちデコード動作時間を短縮することができ、かつワード線にグリッジが生じることはなくなり誤動作を防止することができる。
【００２８】
さらに、メインデコーダ部２はプリチャージ方式の回路構成を採用し、デコード回路７のデコード信号出力を予め選択状態に設定してデコード信号の非選択を検出するため、デコード回路７の出力遷移方向が一定となり、デコード信号の出力を高速化しやすくなり、デコード回路７のＦＥＴ８、９のトランジスタサイズ比の調整による高速化が有効である。
【００２９】
図２はこの発明の他の実施形態に係るアドレスデコード回路の構成を示す図であり、図３は図２に示す回路の動作波形図である。なお、図２において図１と同符号は同一機能を有するものであり、その説明は省略する。
【００３０】
図２において、この実施形態のアドレスデコード回路は、アドレス信号を入力するアドレス入力部２１と、アドレス入力部２１から与えられたアドレス入力をデコードするデコード部２２と、図１に示すワード線バッファ部３と同様なワード線バッファ部３を備えている。
【００３１】
アドレス入力部２１は、それぞれのアドレス信号の相補な２組の信号（アドレス信号，反転アドレス信号）を生成し、生成されたアドレス信号とクロック信号との論理積をとりクロック化されたアドレス信号を生成する。このアドレス信号は初期状態がロウレベルに設定され、クロック信号が入力されると入力アドレス信号に応じた２組の相補なアドレス信号が生成される。
【００３２】
デコード部２２は、それぞれのワード線６に対応した１２８個のデコード回路２３を備え、デコード回路２３はアドレス信号のビット幅分（この実施形態では７ビット）のＮ型のＭＯＳＦＥＴ２４とプリチャージ用のＰ型のＭＯＳＦＥＴ２５で構成されている。ＦＥＴ２４のソース端子は接地レベルに接続され、ドレイン端子は出力端子２６に共通接続され、それぞれのゲート端子にワード線６のアドレスに応じたアドレス入力部２１からのアドレス信号が入力され、出力端子２６に対してワイヤードオアロジックを構成している。ＦＥＴ２５のソース端子は電源レベルに接続され、ドレイン端子は出力端子２６に接続され、ゲート端子に与えられるプリチャージ信号によってデコード部２２の出力端子２６をプリチャージする。
【００３３】
このような構成において、プリチャージ信号によりデコード部２２のＦＥＴ２５がオンし、クロック信号によりアドレス入力部２１から出力される全ての相補のアドレス信号がロウレベルに設定されると、デコード部２２のＦＥＴ２４は全てオフ状態になり、デコード信号出力は全てハイレベルに固定される。これにより、ワード線バッファ部３を構成するＡＮＤゲート１３には、そのワード線６のアドレスとは１ビット異なるアドレスのデコード回路２３のデコード信号出力が反転ゲート１２により反転されて生成された反転信号が入力され、このロウレベルの反転信号の入力によりワード線６は活性化されず非選択状態となる。
【００３４】
次に、プリチャージ信号によってＦＥＴ２５がオフし、アドレス信号がデコード部２２に入力されると、アドレス信号が指し示すワード線６のデコード回路２３以外のデコード回路２３はＦＥＴ２４のうちの少なくとも１つがオンし、デコード信号出力はハイレベルからロウレベルに遷移する。これにより、ワード線バッファ部３のＡＮＤゲート１３にはそのワード線６のアドレス信号に対応するデコード回路２３からロウレベルの信号が入力されるため、ＡＮＤゲート１３の出力はロウレベルのままであり、ワード線６は活性化されず非選択状態が保持される。
【００３５】
一方、アドレス信号が指し示すワード線６のデコード回路２３のＦＥＴ２４はどれもオンせず、出力端子２６にはプリチャージ時の電位（ハイレベル）が保たれる。このため、ワード線バッファ部３のＡＮＤゲート１３の一方の入力端子にはこのハイレベルの電位が入力され、かつ１ビット異なるデコード回路２３のデコード信号出力は必ずロウレベルに遷移し、その反転信号のハイレベルの信号がＡＮＤゲート１３の他方の入力端子に入力されるため、ＡＮＤゲート１３の出力はロウレベルからハイレベルに遷移し、ワード線６はロウレベルからハイレベルへ活性化されて選択状態となる。
【００３６】
この実施形態では、前述した実施形態と同様に、デコード後にワード線６を活性化させるクロック信号が必要なく、ワード線６の活性化は１ビット異なるアドレス信号のデコード回路２３が非選択を検知したタイミングで自動的に決められるため、ワード線６の活性化のタイミング余裕を考慮する必要がなくなる。また、デコード部２２はプリチャージ回路で構成しているため、先の実施形態と同様にワード線６の非選択のみ高速化すればよいので、高速化が容易に実現できる。さらに、デコード部２２をワイヤードオア回路で構成したので、直列接続されたトランジスタでデコードを行う構成に比べて、多入力のゲートを構成できプリデコードをなくして１段でデコードを行うことが可能となり、デコード時間はさらに高速化することができる。
【００３７】
このように、上述したそれぞれの実施形態においては、デコード結果を得るデータ線の遷移が一定方向で高速化し易いプリチャージ型の回路で構成でき、かつ、ワード線バッファ部３にクロック信号の入力が必要なく、タイミング余裕を考慮する必要がない。ワード線６の活性化タイミングがデコード部よって生成されるため、タイミング補償回路としての役割も果たす。さらに、ワイヤードオア回路でデコード部を構成できるため多入力ゲートが可能であり、デコード回路のゲート段数を削減することができる。これにより、アドレスデコードを高速化でき、メモリのアクセスタイムを削減することが可能になる。
【００３８】
なお、上記実施形態においては、ワード線バッファ部３のそれぞれのバッファ回路１１の反転ゲート１２に入力されるワード線６の非選択を示す信号に対応したアドレス信号を、この信号が入力されるＡＮＤゲート１３の他方の入力に与えられるデコード信号出力のアドレス信号に対して１ビット異なるアドレス信号としているが、１ビット異なるアドレス信号でなくとも非選択を示す他のアドレス信号を使用してもよく、例えばオンした１つのＦＥＴ８，２４でデコード回路７，２３の出力端子１０，２６をハイレベルからロウレベルに遷移させて最も遅く非選択を検知するデコード回路７，２３のデコード信号出力を使用してもよい。しかし、上記実施形態のように１ビット異なるアドレス信号を使用した場合は、隣接するデコード回路７，２３のデコード信号出力をワード線バッファ部３の反転ゲート１２に入力させる配線が短くなり配線レイアウトを容易に行うことができ、かつ少ない配線領域で配線が可能となる。
【００３９】
【発明の効果】
以上説明したように、この発明によれば、ワード線を非選択とするデコード結果を受けてワード線を選択する信号を活性化する構成を採用したので、デコード結果を出力するタイミングを決定する同期信号が不要となり、デコード結果の出力タイミングの最適化を図り、デコード動作時間の短縮ならびに誤動作の防止を両立することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係るアドレスデコード回路の構成を示す図である。
【図２】この発明の他の実施形態に係るアドレスデコード回路の構成を示す図である。
【図３】図２に示す回路の動作波形を示す図である。
【図４】従来のアドレスデコード回路の構成を示す図である。
【図５】図４に示す回路の動作波形を示す図である。
【図６】従来のアドレスデコード回路の他の構成を示す図である。
【符号の説明】
１ プリデコード部
２ メインデコード部
３ ワード線バッファ部
４ メモリアレイ
５ メモリセル
６ ワード線
７，２３ デコード回路
８，２４ ＮチャネルのＦＥＴ
９，２５ ＰチャネルのＦＥＴ
１０，２６ 出力端子
１１ バッファ回路
１２ 反転ゲート
１３ ＡＮＤゲート
２１ アドレス入力部
２２ デコード部
【発明の属する技術分野】
本発明は、アドレスデコード回路の高速化に関するものであり、特に同期式の高速メモリのロウデコーダに用いられて好適なものである。
【０００２】
【従来の技術】
メモリ装置において、アドレスデコード回路におけるロウデコーダは、入力されたアドレス信号からメモリアレイの複数のワード線のうちの１本を選択し、メモリセルを活性化させる。このため、ロウデコーダの出力はメモリセルの活性化のタイミングを決定し、それはセンスアンプにおけるデータの読み出しタイミングにも影響するため、アドレスデコード回路を高速化することはメモリアクセスを高速化する上で非常に重要である。
【０００３】
図４に従来のアドレスデコード回路を示し、図５にその動作波形を示す。
【０００４】
このアドレスデコード回路は、７ビットのロウアドレス信号をデコードし、１２８ロウのメモリアレイ１００のワード線１０７を選択するものである。アドレスデコード回路は、プリデコード部１０１、メインデコード部１０２、ワード線バッファ部１０３から構成される。プリデコード部１０１は論理積（ＡＮＤ）ゲートを用いてアドレスを２ビット，２ビット，３ビットずつデコードし、それぞれ４ビット，４ビット，８ビットのプリデコード信号を出力する。メインデコード部１０２で各ワード線１０６毎に設けられたＡＮＤゲート１０４にそのワード線１０６のアドレスが対応するプリデコード信号が入力され、デコード結果が出力される。このように、２段階でデコードを行うことによって多入力のＣＭＯＳゲートを用いることなくデコードを行い、高速化を図っている。
【０００５】
デコード後のワード線バッファ部１０３では、メインデコード部１０２により選択されたワード線１０６がクロック信号の入力によって活性化させる。このワード線バッファ部１０３は、メインデコード部１０２のデコード結果とクロック信号を入力するＡＮＤゲート１０５によりワード線１０６をクロック信号に同期して活性化させ、また、セルアレイ１００のビット線のプリチャージ時にメモリセル１０７を活性化させないために必要である。このようなワード線バッファ部１０３において、ワード線１０６にグリッジが生じないようにするためには、図５の動作波形に示すようにクロック信号の入力タイミングは必ずデコードが完了した後でなければならない。
【０００６】
このようなアドレスデコード回路においては、ワード線１０６の活性化はデコード出力の選択／非選択が確定した後でなければならない。このため、デコード時間を短くするにはデコード出力の立上り／立ち下がりの両方を高速化する必要があり、高速化のための制限が増える。
【０００７】
この解決策として、図６に示すようにデコード部１１２にプリチャージ形のロジックを用いる方法がある。プリチャージ形のロジックではデータが決まる時には片方向のデータ遷移しか生じないため、Ｐ型のＭＯＳＦＥＴ（電界効果トランジスタ）、Ｎ型のＭＯＳＦＥＴのサイズ比の調整による高速化が有効である。
【０００８】
図６に示す回路構成では、アドレス入力部１１１において相補な２組の入力アドレスのそれぞれと第１のクロック信号のＡＮＤをとってアドレス信号をクロック化し、デコード部１１２において各ワード線１１６のデコード回路１１４にそれぞれワード線１１６のアドレスに対応するアドレス信号が入力される。デコード回路１１４はアドレスのビット幅分の個数のＮ型のＭＯＳＦＥＴ１１７とプリチャージ用のＰ型のＭＯＳＦＥＴ１１８で構成され、Ｎ型のＭＯＳＦＥＴ１１７のソース端子は接地レベルに、ドレイン端子は出力端子１１９に共通接続され、それぞれのゲート端子にクロック化されたアドレス信号がワード線１１６のアドレスに応じて入力される。Ｐ型のＭＯＳＦＥＴ１１８はソース端子が電源レベルに、ドレイン端子が出力端子１１９に接続され、ゲート端子に与えられるプリチャージ信号によって出力端子１１９がハイレベルにプリチャージされる。ワード線バッファ部１１７は、デコード部１１２の出力線１１９の出力と第２のクロック信号とのＡＮＤをとって、ワード線１１６を選択する信号を出力する。
【０００９】
プリチャージ信号によってデコード部１１２のＰ型のＭＯＳＦＥＴ１１９がオンしている時は、デコード部１１２へのアドレス入力はアドレス入力部１１１の第１のクロック信号によって全てロウレベルに設定され、デコード部１１２のＮ型のＭＯＳＦＥＴ１１４は全てオフ状態であり、デコード回路１１３の出力はＰ型のＭＯＳＦＥＴ１１８によってハイレベルにプリチャージされる。この時、ワード線バッファ部１１３の第２のクロック信号はロウレベルであり、ワード線１１６は活性化されない。プリチャージ信号によってＰ型のＭＯＳＦＥＴ１１８がオフし、第１のクロック信号がハイレベルになることによってアドレス信号がデコード部１１２に入力されると、アドレスが指し示すワード線１１６に対応したデコード回路１１４以外はＮ型のＭＯＳＦＥＴ１１７のうちの少なくとも１つがオンし、出力信号はロウレベルに遷移する。この時、次段のワード線バッファ部１１３では、第２のクロック信号が入力されてもデコード出力がロウレベルであるため、ワード線１１６は活性化されない。アドレス信号が指し示すワード線１１６のデコード回路１１４の出力のみがプリチャージ時の電位（ハイレベル）に保たれ、次段のワード線バッファ部１１３において第２のクロック信号の入力によってワード線１１６が駆動される。
【００１０】
このようなプリチャージ方式を採るアドレスデコード回路では、デコード部１１２のデータ遷移の方向（図６に示す例ではハイレベルからロウレベル）は一定であるために、デコード回路１１４はワード線１１６が非選択状態になる方向（図６に示す例ではハイレベルからロウレベル）のみを高速化すればよい。したがって、デコード部１１２の高速化が容易になり、各ゲートのＰ型のＭＯＳＦＥＴ１１８、Ｎ型のＭＯＳＦＥＴ１１７のサイズ比の調整等の方法が有効である。
【００１１】
しかしながら、ワード線バッファ部１１３の第２のクロック信号の入力タイミングはデコード回路１１４においてワード線１１６が非選択状態であることを検出した後でなければならないために、前述した従来例と同様にデコード信号出力よりも遅いタイミングに調整しなければならない。
【００１２】
仮に、このワード線１１６を活性化させる第２のクロック信号がデコード回路１１４の出力よりも遅くなった場合には、ワード線１１６にグリッジが生じて誤動作の原因となる。このため、ワード線１１６を活性化させる第２のクロック信号には十分なタイミング余裕が必要となり、デコード時間を遅くする原因になる。さらに、この例ではアドレス入力部１１１においてもアドレスデコード回路への入力をクロック化させる必要性から、第１のクロック信号とＡＮＤをとっており、この部分においてもアドレス入力と第１のクロック信号のタイミングに余裕が必要となる。したがって、これら２箇所に必要なタイミング余裕がデコード時間を却って大きくする可能性がある。
【００１３】
【発明が解決しようとする課題】
以上説明したように、クロック信号に同期してワード線を択一的に活性化する信号を出力する従来の同期式のアドレスデコード回路においては、プリデコード方式あるいはプリチャージ方式のいずれにあっても、アドレス信号のデコード結果が確定した後にクロック信号を入力する必要があるため、デコード結果の確定とクロック信号の入力との間にタイミングの余裕が設けられていた。しかし、このタイミングの余裕が大きいとデコード結果の出力が遅れ、アドレスデコード回路の動作スピードが遅くなるという不具合を招いていた。一方、タイミングの余裕が早すぎるとワード線にグリッジが生じて誤動作するおそれがあった。これらのことから、信号遅延に関わる回路の様々な要因に影響されることなく両者のタイミングを最適に設定することは極めて困難になっていた。
【００１４】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、デコード結果の出力タイミングの最適化を図り、デコード動作時間の短縮ならびに誤動作の防止を両立し得るアドレスデコード回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する第１の手段は、ｎビットのアドレス信号をデコードして、２ｎ 個の出力選択信号を択一的に選択状態とする同期式のアドレスデコード回路において、ｎビットのアドレス信号を受けて、予め選択状態に設定された２ｎ 個のデコード信号の内、１つのデコード信号を選択して選択状態を保持し、選択されたデコード信号を除く他のデコード信号を選択状態から非選択状態に遷移させるデコード回路と、前記デコード回路の２ｎ 個のデコード信号を受けて、選択状態が保持されたデコード信号とは異なるデコード信号が選択状態から非選択状態に遷移したことを検出した後、２ｎ 個のデコード信号に対応した２ｎ 個の出力選択信号の内、選択状態のデコード信号に対応した出力選択信号を択一的に選択状態とするバッファ回路を具備し、前記デコード回路は、前記ｎビットのアドレス信号を所定の数に分割してデコードし、そのプリデコード結果とクロック信号との論理演算を行い、前記プリデコード結果をクロック化し、クロック化したプリデコード結果を中間デコード信号として出力するプリデコード部と、前記デコード信号を出力する２ｎ 本の出力線を選択状態にプリチャージするＦＥＴと、前記プリデコード部から与えられる前記中間デコード信号に対応する出力線を非選択状態にディスチャージするＦＥＴとからなるメインデコード部とを有し、前記バッファ回路は、２ｎ 本の出力線の内、対応する出力線以外の何れかの出力線の信号を反転させる２ｎ 個の反転回路と、対応する出力線の信号と、前記２ｎ 個の反転回路の内の対応する反転回路の出力信号との論理積をとり、前記２ｎ 個の出力選択信号を生成する２ｎ 個のゲートバッファとを有することを特徴とする。
第２の手段は、ｎビットのアドレス信号をデコードして、２ｎ 個の出力選択信号を択一的に選択状態とする同期式のアドレスデコード回路において、ｎビットのアドレス信号を受けて、予め選択状態に設定された２ｎ 個のデコード信号の内、１つのデコード信号を選択して選択状態を保持し、選択されたデコード信号を除く他のデコード信号を選択状態から非選択状態に遷移させるデコード回路と、前記デコード回路の２ｎ 個のデコード信号を受けて、選択状態が保持されたデコード信号とは異なるデコード信号が選択状態から非選択状態に遷移したことを検出した後、２ｎ 個のデコード信号に対応した２ｎ 個の出力選択信号の内、選択状態のデコード信号に対応した出力選択信号を択一的に選択状態とするバッファ回路を具備し、前記デコード回路は、前記ｎビットのアドレス信号を所定の数に分割してデコードし、そのプリデコード結果とクロック信号との論理演算を行い、前記プリデコード結果をクロック化し、クロック化したプリデコード結果を中間デコード信号として出力するプリデコード部と、前記デコード信号を出力する２ｎ 本の出力線を選択状態にプリチャージするＦＥＴと、前記プリデコード部から与えられる前記中間デコード信号に対応する出力線を非選択状態にディスチャージするＦＥＴとからなるメインデコード部とを有し、前記バッファ回路は、２ｎ 本の出力線の内、対応する出力線以外の何れかの出力線の信号を反転させる２ｎ 個の反転回路と、対応する出力線の信号と、前記２ｎ 個の反転回路の内の対応する反転回路の出力信号との論理積をとり、前記２ｎ 個の出力選択信号を生成する
２ｎ 個のゲートバッファとを有し、 前記メインデコード部から与えられる２ｎ 個のデコード信号は、それぞれ２ｎ 本の出力線に対応した前記バッファ回路にクロック信号に同期することなく直接供給されることを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を用いてこの発明の実施形態を説明する。
【００１８】
図１はこの発明の一実施形態に係るアドレスデコード回路の構成を示す図である。
【００１９】
図１において、この実施形態のアドレスデコード回路は、クロック信号に同期してｎビット例えば７ビットのアドレス信号をデコードして、２n 個例えば１２８のワード線を選択する１２８の出力選択信号を択一的に選択状態するものであり、７ビットのアドレス信号を受けて、予め選択状態に設定された１２８個のデコード信号の内、１つのデコード信号を選択して選択状態を保持し、選択されたデコード信号を除く他のデコード信号を選択状態から非選択状態に遷移させるデコード回路となるプリデコード部１ならびにメインデコード部２と、デコード回路の１２８個のデコード信号を受けて、選択状態が保持されたデコード信号とは異なるデコード信号が選択状態から非選択状態に遷移したことを検出した後、１２８個のデコード信号に対応した１２８の出力選択信号の内、選択状態のデコード信号に対応した出力選択信号を択一的に選択状態とするバッファ回路となるワード線バッファ部３を備えて構成される。
【００２０】
プリデコード部１は、７ビットのアドレス信号をそれぞれ２ビット、２ビット、３ビットずつ分割してデコードし、プリデコード結果とクロック信号との論理積をとり、プリデコード結果のプリデコード信号をクロック化する。このプリデコード信号はアドレス信号にかかわらずクロック信号により初期状態がロウレベルに設定され、クロック信号が入力されるとアドレス信号に応じたデコード結果として出力される。
【００２１】
メインデコード部２は、メモリアレイ４の行配列されたメモリセル５を選択する１２８のワード線６に対応した１２８個のデコード回路７から構成される。デコード回路７は、アドレス信号をプリデコードするためにアドレス信号を分割した数、すなわち３つのＮ型のＭＯＳＦＥＴ８と１つのプリチャージ用のＰ型のＭＯＳＦＥＴ９で構成される。ＦＥＴ８はソース端子が接地レベルに接続され、ドレイン端子は出力端子１０に共通接続され、それぞれのゲート端子にワード線６のアドレスに応じたプリデコード信号が入力され、出力端子１０に対してワイヤードオアロジックを構成する。ＦＥＴ９はソース端子が電源レベルに接続され、ドレイン端子が出力端子１０に接続され、ゲート端子に与えられるプリチャージ信号によってメインデコード部２の出力端子１０をプリチャージする。
【００２２】
ワード線バッファ部３は、それぞれのワード線６に対応してワード線６を選択あるいは非選択する１２８のバッファ回路１１から構成される。バッファ回路１１は、ワード線６のアドレスに対応したデコード回路７の出力端子１０から出力されるデコード信号と、このワード線６のアドレスとは１ビット異なるアドレスに対応したデコード回路７のデコード信号が入力され、後者のデコード信号が反転ゲート１２により反転され、この反転信号と前者のデコード信号が論理積（ＡＮＤ）ゲート１３により論理積がとられ、その結果をワード線６を選択制御する出力選択信号としてそれぞれ対応するワード線６に与える。
【００２３】
このような構成において、プリチャージ信号によってメインデコード部２のＦＥＴ９がオンし、プリデコード部１においてクロック信号が全てのプリデコード出力をロウレベルに設定するとメインデコード部２のＦＥＴ８は全てオフ状態になり、デコード信号出力は全てハイレベルに固定される。バッファ回路１１のＡＮＤゲート１３には、そのワード線６のアドレスとは１ビット異なるアドレスのデコード信号が反転ゲート１２により反転されて生成された反転信号が入力され、この反転信号入力はロウレベルになるためワード線６は活性化されず非選択状態となる。
【００２４】
プリチャージ信号によってＦＥＴ９がオフし、プリデコード信号がメインデコード部２に入力されると、アドレス信号が指し示すワード線６に対応したデコード回路７以外の１２７のワード線デコード回路７のＦＥＴ８のうち少なくとも１つがオンし、デコード信号出力はハイレベルからロウレベルに遷移する。この時、バッファ回路１１のＡＮＤゲート１３にはそのワード線６のアドレスに対応するデコード回路７からロウレベルが入力されるため、ＡＮＤゲート１３の出力はロウレベルのままであり、ワード線６は活性化されず非選択状態が保持される。
【００２５】
一方、アドレス信号が指し示すワード線６に対応したデコード回路７のＦＥＴ７は全てオフするため、デコード回路７の出力端子１０にはプリチャージ時のハイレベルの電位が保持される。バッファ回路１１のＡＮＤゲート１３の一方の入力にはこのハイレベルの電位が与えられ、かつ１ビット異なるワード線デコード回路７のデコード信号出力は必ずロウレベルに遷移するため、その反転信号のハイレベルがＡＮＤゲート１３の他方の入力に与えられ、ＡＮＤゲート１３の出力はロウレベルからハイレベルに遷移し、ワード線６はロウレベルからハイレベルへ活性化されて非選択状態から選択状態となる。
【００２６】
このようなアドレスデコード回路では、デコード後にワード線６を活性化させるためのクロック信号が不要となる。ワード線６の活性化は１ビット異なるアドレス信号のデコード回路７が非選択を検知したタイミングで決められる。このタイミングは、１ビット異なるアドレス信号に対応したデコード回路７のデコード信号出力よりも反転ゲート１２のゲート１段分の遅延があるため、決してワード線６の非選択の時に早すぎるタイミングとはならず、ワード線６の選択タイミングが補償されることになる。
【００２７】
これにより、従来例のようにデコード信号出力のタイミングにワード線の活性化クロック信号のタイミングを調整して入力する必要がなくなり、このクロック信号のタイミング余裕も必要なくなる。この結果、ワード線の選択タイミングが最適化され、従来に比べてアドレス信号の入力からワード線が選択されるまでの時間、すなわちデコード動作時間を短縮することができ、かつワード線にグリッジが生じることはなくなり誤動作を防止することができる。
【００２８】
さらに、メインデコーダ部２はプリチャージ方式の回路構成を採用し、デコード回路７のデコード信号出力を予め選択状態に設定してデコード信号の非選択を検出するため、デコード回路７の出力遷移方向が一定となり、デコード信号の出力を高速化しやすくなり、デコード回路７のＦＥＴ８、９のトランジスタサイズ比の調整による高速化が有効である。
【００２９】
図２はこの発明の他の実施形態に係るアドレスデコード回路の構成を示す図であり、図３は図２に示す回路の動作波形図である。なお、図２において図１と同符号は同一機能を有するものであり、その説明は省略する。
【００３０】
図２において、この実施形態のアドレスデコード回路は、アドレス信号を入力するアドレス入力部２１と、アドレス入力部２１から与えられたアドレス入力をデコードするデコード部２２と、図１に示すワード線バッファ部３と同様なワード線バッファ部３を備えている。
【００３１】
アドレス入力部２１は、それぞれのアドレス信号の相補な２組の信号（アドレス信号，反転アドレス信号）を生成し、生成されたアドレス信号とクロック信号との論理積をとりクロック化されたアドレス信号を生成する。このアドレス信号は初期状態がロウレベルに設定され、クロック信号が入力されると入力アドレス信号に応じた２組の相補なアドレス信号が生成される。
【００３２】
デコード部２２は、それぞれのワード線６に対応した１２８個のデコード回路２３を備え、デコード回路２３はアドレス信号のビット幅分（この実施形態では７ビット）のＮ型のＭＯＳＦＥＴ２４とプリチャージ用のＰ型のＭＯＳＦＥＴ２５で構成されている。ＦＥＴ２４のソース端子は接地レベルに接続され、ドレイン端子は出力端子２６に共通接続され、それぞれのゲート端子にワード線６のアドレスに応じたアドレス入力部２１からのアドレス信号が入力され、出力端子２６に対してワイヤードオアロジックを構成している。ＦＥＴ２５のソース端子は電源レベルに接続され、ドレイン端子は出力端子２６に接続され、ゲート端子に与えられるプリチャージ信号によってデコード部２２の出力端子２６をプリチャージする。
【００３３】
このような構成において、プリチャージ信号によりデコード部２２のＦＥＴ２５がオンし、クロック信号によりアドレス入力部２１から出力される全ての相補のアドレス信号がロウレベルに設定されると、デコード部２２のＦＥＴ２４は全てオフ状態になり、デコード信号出力は全てハイレベルに固定される。これにより、ワード線バッファ部３を構成するＡＮＤゲート１３には、そのワード線６のアドレスとは１ビット異なるアドレスのデコード回路２３のデコード信号出力が反転ゲート１２により反転されて生成された反転信号が入力され、このロウレベルの反転信号の入力によりワード線６は活性化されず非選択状態となる。
【００３４】
次に、プリチャージ信号によってＦＥＴ２５がオフし、アドレス信号がデコード部２２に入力されると、アドレス信号が指し示すワード線６のデコード回路２３以外のデコード回路２３はＦＥＴ２４のうちの少なくとも１つがオンし、デコード信号出力はハイレベルからロウレベルに遷移する。これにより、ワード線バッファ部３のＡＮＤゲート１３にはそのワード線６のアドレス信号に対応するデコード回路２３からロウレベルの信号が入力されるため、ＡＮＤゲート１３の出力はロウレベルのままであり、ワード線６は活性化されず非選択状態が保持される。
【００３５】
一方、アドレス信号が指し示すワード線６のデコード回路２３のＦＥＴ２４はどれもオンせず、出力端子２６にはプリチャージ時の電位（ハイレベル）が保たれる。このため、ワード線バッファ部３のＡＮＤゲート１３の一方の入力端子にはこのハイレベルの電位が入力され、かつ１ビット異なるデコード回路２３のデコード信号出力は必ずロウレベルに遷移し、その反転信号のハイレベルの信号がＡＮＤゲート１３の他方の入力端子に入力されるため、ＡＮＤゲート１３の出力はロウレベルからハイレベルに遷移し、ワード線６はロウレベルからハイレベルへ活性化されて選択状態となる。
【００３６】
この実施形態では、前述した実施形態と同様に、デコード後にワード線６を活性化させるクロック信号が必要なく、ワード線６の活性化は１ビット異なるアドレス信号のデコード回路２３が非選択を検知したタイミングで自動的に決められるため、ワード線６の活性化のタイミング余裕を考慮する必要がなくなる。また、デコード部２２はプリチャージ回路で構成しているため、先の実施形態と同様にワード線６の非選択のみ高速化すればよいので、高速化が容易に実現できる。さらに、デコード部２２をワイヤードオア回路で構成したので、直列接続されたトランジスタでデコードを行う構成に比べて、多入力のゲートを構成できプリデコードをなくして１段でデコードを行うことが可能となり、デコード時間はさらに高速化することができる。
【００３７】
このように、上述したそれぞれの実施形態においては、デコード結果を得るデータ線の遷移が一定方向で高速化し易いプリチャージ型の回路で構成でき、かつ、ワード線バッファ部３にクロック信号の入力が必要なく、タイミング余裕を考慮する必要がない。ワード線６の活性化タイミングがデコード部よって生成されるため、タイミング補償回路としての役割も果たす。さらに、ワイヤードオア回路でデコード部を構成できるため多入力ゲートが可能であり、デコード回路のゲート段数を削減することができる。これにより、アドレスデコードを高速化でき、メモリのアクセスタイムを削減することが可能になる。
【００３８】
なお、上記実施形態においては、ワード線バッファ部３のそれぞれのバッファ回路１１の反転ゲート１２に入力されるワード線６の非選択を示す信号に対応したアドレス信号を、この信号が入力されるＡＮＤゲート１３の他方の入力に与えられるデコード信号出力のアドレス信号に対して１ビット異なるアドレス信号としているが、１ビット異なるアドレス信号でなくとも非選択を示す他のアドレス信号を使用してもよく、例えばオンした１つのＦＥＴ８，２４でデコード回路７，２３の出力端子１０，２６をハイレベルからロウレベルに遷移させて最も遅く非選択を検知するデコード回路７，２３のデコード信号出力を使用してもよい。しかし、上記実施形態のように１ビット異なるアドレス信号を使用した場合は、隣接するデコード回路７，２３のデコード信号出力をワード線バッファ部３の反転ゲート１２に入力させる配線が短くなり配線レイアウトを容易に行うことができ、かつ少ない配線領域で配線が可能となる。
【００３９】
【発明の効果】
以上説明したように、この発明によれば、ワード線を非選択とするデコード結果を受けてワード線を選択する信号を活性化する構成を採用したので、デコード結果を出力するタイミングを決定する同期信号が不要となり、デコード結果の出力タイミングの最適化を図り、デコード動作時間の短縮ならびに誤動作の防止を両立することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係るアドレスデコード回路の構成を示す図である。
【図２】この発明の他の実施形態に係るアドレスデコード回路の構成を示す図である。
【図３】図２に示す回路の動作波形を示す図である。
【図４】従来のアドレスデコード回路の構成を示す図である。
【図５】図４に示す回路の動作波形を示す図である。
【図６】従来のアドレスデコード回路の他の構成を示す図である。
【符号の説明】
１ プリデコード部
２ メインデコード部
３ ワード線バッファ部
４ メモリアレイ
５ メモリセル
６ ワード線
７，２３ デコード回路
８，２４ ＮチャネルのＦＥＴ
９，２５ ＰチャネルのＦＥＴ
１０，２６ 出力端子
１１ バッファ回路
１２ 反転ゲート
１３ ＡＮＤゲート
２１ アドレス入力部
２２ デコード部
Claims (4)
- ｎビットのアドレス信号をデコードして、２ｎ 個の出力選択信号を択一的に選択状態とする同期式のアドレスデコード回路において、
ｎビットのアドレス信号を受けて、予め選択状態に設定された２ｎ 個のデコード信号の内、１つのデコード信号を選択して選択状態を保持し、選択されたデコード信号を除く他のデコード信号を選択状態から非選択状態に遷移させるデコード回路と、
前記デコード回路の２ｎ 個のデコード信号を受けて、選択状態が保持されたデコード信号とは異なるデコード信号が選択状態から非選択状態に遷移したことを検出した後、２ｎ 個のデコード信号に対応した２ｎ 個の出力選択信号の内、選択状態のデコード信号に対応した出力選択信号を択一的に選択状態とするバッファ回路を具備し、
前記デコード回路は、
前記ｎビットのアドレス信号を所定の数に分割してデコードし、そのプリデコード結果とクロック信号との論理演算を行い、前記プリデコード結果をクロック化し、クロック化したプリデコード結果を中間デコード信号として出力するプリデコード部と、
前記デコード信号を出力する２ｎ 本の出力線を選択状態にプリチャージするＦＥＴと、前記プリデコード部から与えられる前記中間デコード信号に対応する出力線を非選択状態にディスチャージするＦＥＴとからなるメインデコード部とを有し、
前記バッファ回路は、
２ｎ 本の出力線の内、対応する出力線以外の何れかの出力線の信号を反転させる２ｎ 個の反転回路と、
対応する出力線の信号と、前記２ｎ 個の反転回路の内の対応する反転回路の出力信号との論理積をとり、前記２ｎ 個の出力選択信号を生成する２ｎ 個のゲートバッファと
を有することを特徴とするアドレスデコード回路。 - ｎビットのアドレス信号をデコードして、２ｎ 個の出力選択信号を択一的に選択状態とする同期式のアドレスデコード回路において、
ｎビットのアドレス信号を受けて、予め選択状態に設定された２ｎ 個のデコード信号の内、１つのデコード信号を選択して選択状態を保持し、選択されたデコード信号を除く他のデコード信号を選択状態から非選択状態に遷移させるデコード回路と、
前記デコード回路の２ｎ 個のデコード信号を受けて、選択状態が保持されたデコード信号とは異なるデコード信号が選択状態から非選択状態に遷移したことを検出した後、２ｎ 個のデコード信号に対応した２ｎ 個の出力選択信号の内、選択状態のデコード信号に対応した出力選択信号を択一的に選択状態とするバッファ回路を具備し、
前記デコード回路は、
前記ｎビットのアドレス信号を所定の数に分割してデコードし、そのプリデコード結果とクロック信号との論理演算を行い、前記プリデコード結果をクロック化し、クロック化したプリデコード結果を中間デコード信号として出力するプリデコード部と、
前記デコード信号を出力する２ｎ 本の出力線を選択状態にプリチャージするＦＥＴと、前記プリデコード部から与えられる前記中間デコード信号に対応する出力線を非選択状態にディスチャージするＦＥＴとからなるメインデコード部とを有し、
前記バッファ回路は、
２ｎ 本の出力線の内、対応する出力線以外の何れかの出力線の信号を反転させる２ｎ 個の反転回路と、
対応する出力線の信号と、前記２ｎ 個の反転回路の内の対応する反転回路の出力信号との論理積をとり、前記２ｎ 個の出力選択信号を生成する２ｎ 個のゲートバッファとを有し、
前記メインデコード部から与えられる２ｎ 個のデコード信号は、それぞれ２ｎ 本の出力線に対応した前記バッファ回路にクロック信号に同期することなく直接供給される
ことを特徴とするアドレスデコード回路。 - 前記２ｎ 個の反転回路は、
対応する出力線以外の何れかの出力線として、対応する出力線とはアドレスが１ビット異なる出力線を入力して反転させる
ことを特徴とする請求項１記載のアドレスデコード回路。 - 前記２ｎ 個の反転回路は、
対応する出力線以外の何れかの出力線として、対応する出力線以外の出力線の内の最も遅く非選択状態となる出力線を入力して反転させる
ことを特徴とする請求項１記載のアドレスデコード回路。
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