KR20040014060A

KR20040014060A - 효율적인 다이내믹 ｐｌａ 디코더

Info

Publication number: KR20040014060A
Application number: KR1020020047229A
Authority: KR
Inventors: 이성권
Original assignee: 삼성전자주식회사
Priority date: 2002-08-09
Filing date: 2002-08-09
Publication date: 2004-02-14

Abstract

효율적인 다이내믹 PLA 디코더를 개신한다. 본 발명에 따른 다이내믹 PLA 디코더는, 각각이 클럭신호에 응답하여 프리챠징되며 n비트의 입력 데이터를 코딩하는 2ⁿ개의 로우 디코딩 라인들을 소정 개수의 로우 디코딩 라인 단위로 분할하여 생성된 다수의 PLA 군들을 포함하며, 클럭신호에 응답하여 프리챠징되며 다수의 PLA 군들 각각에 구성되는 제1' 내지 제m'출력 칼럼 라인들을 통해 다수의 PLA 군들에서 디코딩 데이터를 코딩하여 출력하는 PLA 디코딩부 및 다수의 PLA 군 각각에서 출력되는 디코딩 데이터를 제1' 내지 제m'출력 라인 별로 코딩하고, 그 결과를 클럭신호에 응답하여 프리챠징되는 제1 내지 제m출력 칼럼 라인들을 통해 각각 출력하는 제1 내지 제m도미노 출력단을 포함하는 것을 특징으로 하며, 하나의 출력 칼람 라인에 연결되는 트랜지스터의 개수를 이밸류에이션 동작에 영향을 주지 않도록 분할함으로써, 이밸류에이션 오동작을 방지할 수 있다.

Description

효율적인 다이내믹 ＰＬＡ 디코더{Efficiency dynamic PLA decoder}

본 발명은 다이내믹 PLA 디코더에 관한 것으로, 특히, 출력단을 도미노 구조로 하여 로드도 줄이고, 전체적인 지연시간도 줄이는 효율적인 다이내믹 PLA 디코더 및 그 구현 방법에 관한 것이다.

프로세서 디자인에 있어서, 그 구현 방법은 합성(synthesis)하는 방법, 커스텀 디자인(custom design)을 하는 방법 그리고, 앞의 두 방법을 병행하는 방법이 있다. 하지만, 클럭 속도가 높아짐에 따라 합성 방법은 적합하지 않아 커스텀 디자인 방법으로 전환되고 있다. 명령어 디코더의 경우 한 사이클에서 모든 제어 신호들을 디코딩한다면 명령어를 디코딩하는 사이클은 설계의 중요한 부분이 된다. 다이내믹 PLA를 사용하여 명령어 디코딩 사이클을 빠르게 할 수는 있으나, 입력이 클 경우 단일 노드에 걸리는 트랜지스터의 개수가 많아져 드라이브하는데 문제가 생기며, 지연시간 또한 커지게 된다는 문제점이 있다.

도 1은 종래의 다이내믹 PLA 디코더를 나타내는 회로도로서, 로우 디코더(앤드 텀, 10)와 칼럼 디코더(오아 텀, 20)을 포함하여 구성된다.

도 1을 참조하여, 로우 디코더(10)에서, 로우레벨의 클럭신호(clk)에 응답하여 데이터()가 입력되는 입력 로우 라인들(R/L)은 피모스 트랜지스터들(10a)에 의해 프리챠지된다. 그리고, 하이레벨의 클럭신호(clk)에 응답하여 입력 로우 라인들(R/L)은 엔모스 트랜지스터들(10b)에 의해 이벨류에이션(evaluation)된다.

칼럼 디코더(20)의 인버터들은 각 입력 로우 라인(R/L)에서 디코딩된 데이터를 인버팅한다. 칼럼 디코더(20)에서, 로우레벨의 클럭신호(clk)에 응답하여 출력 칼럼 라인들(C/L) out1. out2, ..., outn은 피모스 트랜지스터들(20a)에 의해 프리챠지되고, 하이레벨의 클럭신호(clk)에 응답하여 출력 칼럼 라인들(C/L) out1. out2, ..., outn은 엔모스 트랜지스터들(20b)에 의해 이벨류에이션된다.

전술된 바와 같이 입력 데이터의 비트수가 클수록 입력 로우 라인이 많아진다. 예컨대, 입력 데이터의 비트수가 10비트라면 입력 로우 라인은 2¹⁰개가 된다. 이 때, 하나의 출력 칼럼 라인에 연결될 수 있는 엔모스 트랜지스터의 최대 개수는 2^10-1개이며, 최악의 경우 그중 하나의 엔모스 트랜지스터로 나머지 (2^10-1-1)개의 엔모스 트랜지스터들의 이벨류에이션을 드라이브해야 하는 경우가 발생될 수 있다. 이 경우, 하나의 엔모스 트랜지스터로 드라이브해야할 엔모스 트랜지스터가 너무많아 이벨류에이션 동작의 지연시간이 커지게 된다.

본 발명이 이루고자 하는 기술적 과제는 출력단을 이벨류에이션에 영향을 미치지 않도록 분할하여 도미노 구조로 설계함으로써, 로드도 줄이면서 전체적인 지연시간을 줄일 수 있는 효율적인 다이내믹 PLA 디코더를 제공하는 데 있다.

도 1은 종래의 다이내믹 PLA 디코더를 나타내는 회로도로서,

도 2는 본 발명에 따른 다이내믹 PLA 디코더의 일실시예의 회로도를 나타낸다.

상기 과제를 이루기 위해, 본 발명에 따른 다이내믹 PLA 디코더는, 각각이 클럭신호에 응답하여 프리챠징되며 n비트의 입력 데이터를 코딩하는 2ⁿ개의 로우 디코딩 라인들을 소정 개수의 로우 디코딩 라인 단위로 분할하여 생성된 다수의 PLA 군들을 포함하며, 클럭신호에 응답하여 프리챠징되며 다수의 PLA 군들 각각에 구성되는 제1' 내지 제m'출력 칼럼 라인들을 통해 다수의 PLA 군들에서 디코딩 데이터를 코딩하여 출력하는 PLA 디코딩부 및 다수의 PLA 군 각각에서 출력되는 디코딩 데이터를 제1' 내지 제m'출력 라인 별로 코딩하고, 그 결과를 클럭신호에 응답하여 프리챠징되는 제1 내지 제m출력 칼럼 라인들을 통해 각각 출력하는 제1 내지 제m도미노 출력단을 포함하는 것이 바람직하다.

상기 과제를 이루기 위해, 본 발명에 따른 다이내믹 PLA 디코더는, 각각이 클럭신호에 응답하여 프리챠징되며 n비트의 입력 데이터를 코딩하는 2ⁿ개의 로우 디코딩 라인들을 소정 개수의 로우 디코딩 라인 단위로 분할하여 생성된 다수의 PLA 군들을 포함하며, 클럭신호에 응답하여 프리챠징되며 다수의 PLA 군들 각각에 구성되는 제1' 내지 제m'출력 칼럼 라인들을 통해 다수의 PLA 군들에서 디코딩 데이터를 코딩하여 출력하는 PLA 디코딩부 및 다수의 PLA 군 각각에서 선택된 출력 라인별로 출력되는 디코딩 데이터를 출력 라인별로 코딩하고, 그 결과를 클럭신호에 응답하여 프리챠징되며, 선택된 출력 라인에 대응되는 칼럼 출력 라인들을 통해 각각 출력하는 도미노 출력단을 포함하는 것이 바람직하다.

이하, 본 발명에 따른 효율적인 다이내믹 PLA 디코더를 첨부한 도면을 참조하여 다음과 같이 설명한다.

도 2는 본 발명에 따른 다이내믹 PLA 디코더의 일실시예에 따른 회로도를 나타낸다. 본 발명에 따른 다이내믹 PLA 디코더는 다수의 PLA 군들(100,200) 및 도미노 출력단(300)을 포함하여 구성된다.

도 2를 참조하여, 다수의 PLA 군들(100,200)은 클럭신호에 응답하여 프리챠징되며 n비트의 입력 데이터를 코딩하는 2ⁿ개의 로우 디코딩 라인들을 갖는 PLA 디코더를 소정 개수의 로우 디코딩 라인 단위로 분할한 것이다. 전술된 바와 같이, 입력 데이터의 비트수가 커질수록 하나의 출력 칼럼 라인에 연결될 수 있는 트랜지스터의 개수가 많아지며, 하나의 출력 칼럼 라인에 연결되는 트랜지스터의 개수가 많으면 이밸류에이션 동작이 정상적으로 이루어지지 않을 수 있다. 한편, 이밸류에이션 동작에 영향을 주지 않는 트랜지스터의 개수는 20~25개 정도이며, 따라서, PLA 디코더를 20~25개의 로우 디코딩 라인 단위로 분할하여 다수의 PLA 군들(100,200)들을 생성할 수 있다. 이처럼, 로우 디코딩 라인을 분할함으로써 하나의 칼럼 출력 라인에 과도하게 연결된 트랜지스터들에 의한 이밸류에이션 오동작을 방지할 수 있다. 이하, 설명의 편의를 위해, 칼럼 출력 라인 out1, out2, ...,out(n-1)에 연결되는 데이터는 이벨류에이션에 영향을 미치지 않는 정도의 트랜지스터들이 연결되고, 출력 칼람 라인 outn은 이벨류에이션에 영향을 미치는 다수의 트랜지스터들이 연결된 것으로 가정한다. 구체적으로, 다수의 PLA 군들(100,200) 각각은 로우 디코딩부(110,210) 및 칼럼 디코딩부(120,220)를 포함하여 구성된다.

로우 디코딩부(110,210)는 클럭신호(clk)에 응답하여 입력 데이터()를 코딩하고 코딩된 데이터를 로우 디코딩 라인(R/L)별로 생성한다. 구체적으로, 로우 디코딩부(110,210)는 클럭신호(clk)와 연결되는 게이트, 전원전압과 연결되는 소오스 및 로우 디코딩 라인들(R/L) 각각과 연결되는 드레인을 구비하는 다수의 피모스 트랜지스터들(110a,210a)과 입력 데이터()와 연결되는 게이트, 로우 디코딩 라인들(R/L) 각각과 연결되는 드레인 및 접지전원과 연결되는 소오스를 구비하는 다수의 엔모스 트랜지스터들(110b,210b) 및 로우 디코딩 라인들 각각에서 생성되는 코딩 데이터를 반전하여 출력하는 인버터들(110c,210c)을 포함하여 구성된다. 동작을 살펴보면, 로우레벨의 클럭신호(clk)에 응답하여 데이터()가 입력되는 로우 디코딩 라인들(R/L)은 피모스 트랜지스터들(110a,210a)에 의해 프리챠지된다. 그리고, 하이레벨의 클럭신호(clk)에 응답하여 로우 디코딩 라인들(R/L)은 엔모스 트랜지스터들(110b,210b)에 의해 이벨류에이션(evaluation)된다. 인버터(110c,210c)는 로우 디코딩 라인들 각각에서 생성되는 코딩 데이터를 반전하여 출력한다.

컬럼 디코딩부(120,220)는 클럭신호(clk)에 응답하여 각 로우 디코딩부(110,210)의 로우 디코딩 라인들에서 생성되는 코딩 데이터를 코딩하여 출력 칼럼 라인들 out1,out2, ...,outn'으로 출력한다. 구체적으로, 컬럼 디코딩부(120,220)는 클럭신호(clk)와 연결되는 게이트, 전원전압과 연결되는 소오스 및 출력 칼럼 라인들 out1, ..., outn' 각각과 연결되는 드레인을 구비하는 다수의 피모스 트랜지스터들과, 각 로우 디코딩 라인(R/L)에서 생성되는 코딩 데이터와 연결되는 게이트, 출력 칼럼 라인들 각각과 연결되는 드레인 및 접지전원과 연결되는 소오스를 구비하는 다수의 엔모스 트랜지스터들을 포함하여 구성된다. 그 동작을 살펴보면, 로우레벨의 클럭신호(clk)에 응답하여 출력 칼럼 라인들(C/L) out1. out2, ..., outn'은 피모스 트랜지스터들(120a,220a)에 의해 프리챠지되고, 하이레벨의 클럭신호(clk)에 응답하여 출력 칼럼 라인들(C/L) out1. out2, ...은 엔모스 트랜지스터들(120b,220b)에 의해 이벨류에이션된다.

도미노 출력단(300)은 다수의 PLA 군 각각에서 칼럼 출력 라인 outn'에서 출력되는 디코딩 데이터를 디코딩하고, 그 결과를 클럭신호에 응답하여 프리챠징되는 칼럼 출력 라인 outn을 통해 출력한다. 구체적으로, 도미노 출력단(300)은 클럭신호(clk)와 연결되는 게이트, 전원전압과 연결된 소오스 및 칼럼 출력 라인 outn과 연결된 드레인을 구비한 피모스 트랜지스터(300c), 다수의 PLA 군 각각의 칼럼 출력 라인 outn'에서 출력되는 디코딩 데이터를 반전하는 인버터(300a)와,인버터(300a)에서 출력되는 데이터와 연결되는 게이트, 칼럼 출력 라인 outn과 연결되는 드레인 및 접지전원과 연결되는 소오스를 구비하는 엔모스 트랜지스터(300b)를 포함하여 구성된다. 동작을 살펴보면, 인버터(300a)는 다수의 PLA 군(100,200) 각각의 칼럼 출력 라인 outn'에서 출력되는 디코딩 데이터를 반전한다. 그리고, 로우레벨의 클럭신호(clk)에 응답하여 출력 칼럼 라인 outn은 피모스 트랜지스터들(300c)에 의해 프리챠지되고, 하이레벨의 클럭신호(clk)에 응답하여 출력 칼럼 라인 outn은 엔모스 트랜지스터들(300b)에 의해 이벨류에이션된다.

한편, 도 2를 참조하여, 이벨류에이션에 영향을 미치는 다수의 트랜지스터들이 연결되는 출력 칼럼 라인 outn'만 도미노 출력단을 통해 출력되는 것으로 가정하여 설명하였다. 그러나, 이벨류에이션에 영향을 미치지 않는 칼럼 출력 라인들 out1, out2, ..., out(n-1)도 출력 칼럼 라인 outn'과 동일한 구성을 갖는 도미노 출력단을 통해 출력되도록 할 수 있다.

이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이, 본 발명에 따른 다이내믹 PLA 디코더에 따르면, 하나의 출력 칼람 라인에 연결되는 트랜지스터의 개수를 이밸류에이션 동작에 영향을 주지 않도록 분할함으로써, 이밸류에이션 오동작을 방지할 수 있다.

Claims

각각은 클럭신호에 응답하여 프리챠징되며 n비트의 입력 데이터를 코딩하는 2ⁿ개의 로우 디코딩 라인들을 소정 개수의 로우 디코딩 라인 단위로 분할하여 생성된 다수의 PLA 군들을 포함하며, 상기 클럭신호에 응답하여 프리챠징되며 상기 다수의 PLA 군들 각각에 구성되는 제1' 내지 제m'출력 칼럼 라인들을 통해 상기 다수의 PLA 군들에서 디코딩 데이터를 코딩하여 출력하는 PLA 디코딩부; 및

상기 다수의 PLA 군 각각에서 출력되는 디코딩 데이터를 상기 제1' 내지 제m'출력 라인 별로 코딩하고, 그 결과를 상기 클럭신호에 응답하여 프리챠징되는 제1 내지 제m출력 칼럼 라인들을 통해 각각 출력하는 제1 내지 제m도미노 출력단을 포함하는 것을 특징으로 하는 다이내믹 PLA 디코더.
제1항에 있어서, 상기 다수의 PLA 군들 각각은

상기 클럭신호에 응답하여 상기 입력 데이터를 코딩하고 코딩된 데이터를 상기 로우 디코딩 라인별로 생성하는 로우 디코딩부; 및

상기 클럭신호에 응답하여 상기 로우 디코딩부의 각 로우 디코딩 라인에서생성되는 코딩 데이터를 코딩하여 상기 제1' 내지 제m'출력 칼럼 라인들로 출력하는 컬럼 디코딩부를 포함하는 것을 특징으로 하는 다이내믹 PLA 디코더.
제2항에 있어서, 상기 로우 디코딩부는

상기 클럭신호에 응답하여 상기 로우 디코딩 라인들 각각을 프리챠지하는 프리챠지부;

상기 입력 데이터를 입력하고, 클럭신호에 응답하여 상기 로우 디코딩 라인들 각각을 이밸류에이션하는 이벨류에이션부; 및

상기 로우 디코딩 라인들 각각에서 생성되는 코딩 데이터를 반전하여 출력하는 인버팅부를 포함하는 것을 특징으로 하는 다이내믹 PLA 디코더.
제3항에 있어서,

상기 프리챠지부는, 클럭신호와 연결되는 게이트, 전원전압과 연결되는 소오스 및 상기 로우 디코딩 라인들 각각과 연결되는 드레인을 구비하는 다수의 피모스 트랜지스터들을 포함하고,

상기 이밸류에이션부는, 상기 입력 데이터와 연결되는 게이트, 상기 로우 디코딩 라인들 각각과 연결되는 드레인 및 접지전원과 연결되는 소오스를 구비하는 다수의 엔모스 트랜지스터들을 포함하는 것을 특징으로 하는 다이내믹 PLA 디코더.
제2항에 있어서, 상기 칼럼 디코딩부는

상기 클럭신호에 응답하여 상기 제1' 내지 제m'출력 칼럼 라인들 각각을 프리챠지하는 프리챠지부; 및

상기 각 로우 디코딩 라인에서 생성되는 코딩 데이터를 입력하고, 클럭신호에 응답하여 상기 제1' 내지 제m'출력 칼럼 라인들을 이밸류에이션하는 이벨류에이션부를 포함하는 것을 특징으로 하는 다이내믹 PLA 디코더.
제5항에 있어서,

상기 프리챠지부는, 클럭신호와 연결되는 게이트, 전원전압과 연결되는 소오스 및 상기 제1' 내지 제m'출력 칼럼 라인들 각각과 연결되는 드레인을 구비하는 다수의 피모스 트랜지스터들을 포함하고,

상기 이밸류에이션부는, 상기 각 로우 디코딩 라인에서 생성되는 코딩 데이터와 연결되는 게이트, 상기 제1' 내지 제m'출력 칼럼 라인들 각각과 연결되는 드레인 및 접지전원과 연결되는 소오스를 구비하는 다수의 엔모스 트랜지스터들을 포함하는 것을 특징으로 하는 다이내믹 PLA 디코더.
제1항에 있어서, 상기 제1 내지 제m도미노 출력단은

상기 클럭신호에 응답하여 상기 제1 내지 제m출력 칼럼 라인들을 프리챠지하는 프리챠지부;

상기 다수의 PLA 군 각각에서 출력되는 디코딩 데이터를 반전하는 인버팅부; 및

상기 인버팅부에서 출력되는 데이터를 입력하고, 상기 클럭신호에 응답하여 상기 제1 내지 제m출력 칼럼 라인들을 이벨류에이션하는 이벨류에이션부를 포함하는 것을 특징으로 하는 다이내믹 PLA 디코더.
각각은 클럭신호에 응답하여 프리챠징되며 n비트의 입력 데이터를 코딩하는 2ⁿ개의 로우 디코딩 라인들을 소정 개수의 로우 디코딩 라인 단위로 분할하여 생성된 다수의 PLA 군들을 포함하며, 상기 클럭신호에 응답하여 프리챠징되며 상기 다수의 PLA 군들 각각에 구성되는 제1' 내지 제m'출력 칼럼 라인들을 통해 상기 다수의 PLA 군들에서 디코딩 데이터를 코딩하여 출력하는 PLA 디코딩부; 및

상기 다수의 PLA 군 각각에서 선택된 출력 라인별로 출력되는 디코딩 데이터를 출력 라인별로 코딩하고, 그 결과를 상기 클럭신호에 응답하여 프리챠징되며, 상기 선택된 출력 라인에 대응되는 칼럼 출력 라인들을 통해 각각 출력하는 도미노 출력단을 포함하는 것을 특징으로 하는 다이내믹 PLA 디코더.
제8항에 있어서,

상기 출력 라인의 선택은 출력 라인당 이밸류에이션할 트랜지스터의 수가 소정개수 이상인가의 여부에 따른 것을 특징으로 하는 다이내믹 PLA 디코더.