JPH10302490A - 読み出し専用半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模の増大及び高集積化の阻害を抑制し
た上で、消費電力の低減を図れる読み出し専用半導体記
憶装置を提供する。 【解決手段】 行アドレス信号Ｘにて選択されたワード
線ＷＬに接続されたメモリセル２及びフラグメモリセル
５の記憶情報は対応のビット線ＢＬに現れる。列アドレ
ス信号Ｙを受けるビット線選択手段１３によって１ワー
ド分のビット線が選択され、選択されたメモリセル２の
記憶の情報が信号線１９（０）〜１９（３１）に現れる
とともに、フラグ用ビット線選択手段２０によってフラ
グ用ビット線が選択され、選択されたフラグメモリセル
５の記憶の情報が信号線２５に現れる。各信号線１９に
現れた情報は信号線２５に現れた情報と、出力回路２７
の各出力部２８（０）〜２８（３１）で排他的論理和を
演算される。この演算結果が読み出しデータとしてデー
タ出力線ＤＬ０〜ＤＬ３１から出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビット線がプリチ
ャージされ、選択されたメモリセルの記憶情報に基づき
ビット線の電位がメモリセルを介して放電もしくはその
まま維持されて選択されたメモリセルの記憶情報が読み
出される読み出し専用半導体記憶装置に関するものであ
る。

【０００２】

【従来の技術】この種読み出し専用半導体記憶装置（以
下単にＲＯＭと表記する）では、選択されたワード線に
接続されたメモリセル（トランジスタ）の記憶情報に基
づき、このメモリセルが接続されたビット線の電位を遷
移させるか否か、つまり、放電させるかその電位を維持
するかで、メモリセルの記憶情報（論理「０」または
「１」）を読み出している。

【０００３】このように、メモリセルの記憶情報によっ
てビット線の電位が遷移し、電力が消費されるため、こ
の電力消費を低減する方法が、例えば、特開平８−１６
１８９５号公報によって提案されている。すなわち、選
択された場合、「０」の情報を記憶しているとビット線
と接地ノードとの間を導通状態とし、「１」の情報を記
憶しているとビット線と接地ノードとの間を導通状態の
ままとするメモリセルが複数行複数列に配設されるＲＯ
Ｍにおいて、各行に対して１つの制御フラグ用メモリセ
ルを設けるとともに、各列に対して１つのＥＸ−ＯＲゲ
ートを設けたものが示されている。

【０００４】各行に配設される複数のメモリセルに記憶
されるデータは、記憶すべきデータにおける「０」の情
報が所定値より多い場合には記憶すべきデータを反転さ
せたデータとされ、所定値以下であれば記憶すべきデー
タとされる。各制御フラグ用メモリセルは対応の行に配
設される複数のメモリセルに記憶されるデータが反転情
報（変換情報）であると「０」の情報を、非反転情報
（非変換情報）であると「１」の情報を記憶する。各Ｅ
Ｘ−ＯＲゲートは対応の列に配設されたメモリセルから
読み出された情報とこのメモリセルに対応した行に配設
された制御フラグ用メモリセルから読み出された情報の
排他的論理和をとり、メモリセルから読み出された情報
として外部に出力する。つまり、制御フラグ用メモリセ
ルから読み出された情報に基づき、メモリセルに記憶さ
れた情報が反転情報であると反転して出力し、非反転情
報であるとそのまま出力する。

【０００５】このようにしたことにより、メモリセルに
記憶される情報として「０」の情報が少なくなるため、
メモリセルから情報を読み出す際に、ビット線の電位の
遷移が少なくなり、低消費電力化が図れる。また、きめ
細かく消費電力の低減を図るために、メモリセルを行方
向に複数のブロックに分け、ブロック毎に制御フラグ用
メモリセルを設けても良い旨示されている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
ように構成されたＲＯＭにおいては、各ビット線に対応
してＥＸ−ＯＲゲートを設けているため、メモリセルア
レイ以外の周辺回路の回路規模が大きくなる。しかも、
ビット線間の間隔内に１つのＥＸ−ＯＲゲートを配置で
きないため、半導体基板上に占めるＥＸ−ＯＲゲートの
占有面積が増大し、高集積化を阻害する要因になる。本
発明は上記した点に鑑みてなされたものであり、回路規
模の増大及び高集積化の阻害を抑制した上で、消費電力
の低減を図れる読み出し専用半導体記憶装置を得ること
を目的とする。

【０００７】

【課題を解決するための手段】本発明の第１の発明に係
る読み出し専用半導体記憶装置は、複数行及び複数列に
配設され、それぞれが「０」または「１」の情報を記憶
する複数のメモリセルを有するメモリセル群を複数列備
えるメモリセルアレイと、各メモリセル群と同数の複数
行複数列に配設される複数のフラグメモリセルを有し、
各フラグメモリセルが複数のメモリセル群における対応
の行及び対応の列に配設されるメモリセルに記憶された
情報が記憶すべきデータを変換して記憶された変換情報
であるかそのまま記憶された非変換情報であるかを示す
「０」または「１」の情報を記憶するフラグメモリセル
群と、各メモリセル群に対応して設けられる複数のビッ
ト線群に対応して設けられる複数のビット線選択部を有
し、各ビット線選択部がビット線選択信号を受けて対応
のビット線群のいずれか１つのビット線を選択するビッ
ト線選択手段と、ビット線選択信号を受けて、フラグメ
モリセル群に対応して設けられるフラグ用ビット線群の
いずれか１つのフラグ用ビット線を選択するフラグ用ビ
ット線選択手段と、フラグ用ビット線選択手段にて選択
されたフラグ用ビット線に現れた情報に基づきビット線
選択手段の複数のビット線選択部にて選択されたビット
線に現れた情報を変換して出力するかそのまま出力する
出力回路とを設けたものである。

【０００８】本発明の第２の発明に係る読み出し専用半
導体記憶装置は、第１の発明において、出力回路を、ビ
ット線選択手段の複数のビット線選択部に対応して設け
られる複数の出力部を有するものとし、かつ、各出力部
がフラグ用ビット線選択手段にて選択されたフラグ用ビ
ット線に現れた情報に基づき対応のビット線選択部にて
選択されたビット線に現れた情報を反転または非反転し
て出力するものとする。

【０００９】本発明の第３の発明に係る読み出し専用半
導体記憶装置は、第１の発明において、出力回路を、メ
モリセルアレイにおけるメモリセル群の列数と同じ数の
ビット数からなる特定パターンを記憶する特定パターン
記憶部と、フラグ用ビット線選択手段にて選択されたフ
ラグ用ビット線に現れた情報を受け、受けた情報が変換
情報を示すと特定パターン記憶部からの特定パターンを
出力し、非変換情報を示すと非特定パターンを出力する
パターン切換手段と、ビット線選択手段の複数のビット
線選択部に対応して設けられ、それぞれが対応のビット
線選択部にて選択されたビット線に現れた情報と、パタ
ーン切換手段から出力されるパターンにおける対応のビ
ット情報を受け、受けたパターン切換手段からのビット
情報に基づき受けた情報を反転または非反転して出力す
る複数の出力部とを有するものとした。

【００１０】本発明の第４の発明に係る読み出し専用半
導体記憶装置は、複数行及び複数列に配設され、それぞ
れが「０」または「１」の情報を記憶する複数のメモリ
セルを有するメモリセル群を複数列備え、上位側アレイ
と下位側アレイに分割されるメモリセルアレイと、この
メモリセルアレイの上位側及び下位側アレイに対応して
上位側群及び下位側群を有し、上位側群及び下位側群そ
れぞれが各メモリセル群と同数の複数行複数列に配設さ
れる複数のフラグメモリセルを有し、各フラグメモリセ
ルが上記メモリセルアレイの対応の上位側又は下位側ア
レイの複数のメモリセル群における対応の行及び対応の
列に配設されるメモリセルに記憶された情報が記憶すべ
きデータを変換して記憶された変換情報であるかそのま
ま記憶された非変換情報であるかを示す「０」または
「１」の情報を記憶するフラグメモリセル群と、各メモ
リセル群に対応して設けられる複数のビット線群に対応
して設けられる複数のビット線選択部を有し、各ビット
線選択部がビット線選択信号を受けて対応のビット線群
のいずれか１つのビット線を選択し、複数のビット線群
の上位側群及び下位側群に対応して上位側群及び下位側
群に分割されるビット線選択手段と、フラグメモリセル
群の上位側群及び下位側群に対応して上位側群及び下位
側群に分割されて設けられるフラグ用ビット線群の上位
側群及び下位側群に対応して上位側フラグ用ビット線選
択部及び下位側フラグ用ビット線選択部が設けられ、各
選択部がビット線選択信号を受けて上記フラグ用ビット
線群の対応の群のいずれか１つのフラグ用ビット線を選
択するフラグ用ビット線選択手段と、ビット線選択手段
の上位側群及び下位側群に対応して上位側回路及び下位
側回路に分割されて設けられ、上位側回路及び下位側回
路それぞれがフラグ用ビット線選択手段の対応のフラグ
用ビット線選択部にて選択されたフラグ用ビット線に現
れた情報に基づきビット線選択手段の対応の群の複数の
ビット線選択部にて選択されたビット線に現れた情報を
変換して出力するかそのまま出力する出力回路とを設け
たものである。

【００１１】本発明の第５の発明に係る読み出し専用半
導体記憶装置は、複数行及び複数列に配設され、それぞ
れが「０」または「１」の情報を記憶する複数のメモリ
セルを有するメモリセル群を複数列備えるメモリセルア
レイと、各メモリセル群と同数の複数行複数列に配設さ
れる複数のフラグメモリセルを有し、各フラグメモリセ
ルが複数のメモリセル群における対応の行及び対応の列
に配設されるメモリセルに記憶された情報が記憶すべき
データを第１の特定パターンに基づいて変換して記憶さ
れた第１の変換情報であるか第２の特定パターンに基づ
いて変換して記憶された第２の変換情報であるかを示す
「０」または「１」の情報を記憶するフラグメモリセル
群と、各メモリセル群に対応して設けられる複数のビッ
ト線群に対応して設けられる複数のビット線選択部を有
し、各ビット線選択部がビット線選択信号を受けて対応
のビット線群のいずれか１つのビット線を選択するビッ
ト線選択手段、ビット線選択信号を受けて、フラグメモ
リセル群に対応して設けられるフラグ用ビット線群のい
ずれか１つのフラグ用ビット線を選択するフラグ用ビッ
ト線選択手段と、フラグ用ビット線選択手段にて選択さ
れたフラグ用ビット線に現れた情報に基づきビット線選
択手段の複数のビット線選択部にて選択されたビット線
に現れた情報を第１又は第２の特定パターンのいずれか
に従って変換して出力する出力回路とを設けたものであ
る。

【００１２】

【発明の実施の形態】

実施の形態１．図１及び図２は本発明の実施の形態１を
示すブロック図及び回路図である。図において、１は複
数行及び複数列に配設され、それぞれが「０」または
「１」の情報を記憶する複数のメモリセル２を有するメ
モリセル群３を複数列備えるメモリセルアレイである。
このメモリセルアレイ１は、例えば、３２列（３２ユニ
ット）のメモリセル群３（０）〜３（３１）を有してい
る。各メモリセル群３（０）〜３（３１）は、例えば、
１２８行×８列のメモリセル２（０、０、０）〜２
（０、１２７、７）ないし２（３１、０、０）〜２（３
１、１２７、７）を有している。各メモリセル群３
（０）〜３（３１）における対応の行及び対応の列に配
列されるメモリセルの集合体が１ワード（３２ビット）
を構成する。

【００１３】各メモリセル２はＮチャネル型ＭＯＳトラ
ンジスタにより構成され、制御電極（ゲート電極）に高
レベルの電位を受けて主電極間（ソース−ドレイン電極
間）が導通状態のものが情報「０」を記憶し、非導通状
態のものが情報「１」を記憶している。なお、各メモリ
セル２における主電極間（ソース−ドレイン電極間）が
導通状態及び非導通状態とは、Ｎチャネル型ＭＯＳトラ
ンジスタ自身の構造を異ならしめてビット線（詳細は後
記）と接地電位ノードとの間を導通状態及び非導通状態
となしたもの、及びＮチャネル型ＭＯＳトランジスタ自
身の構造は同じであるものの、ドレイン電極がビット線
に接続されたものと非接続にされたもの（ソース電極は
接地電位ノードに接続されている。）とを含むものであ
る。

【００１４】各ワード毎に、記憶されるべきデータにお
いて、情報「０」の数が情報「１」の数より多い場合、
このワードに対応するメモリセル２には、記憶されるべ
きデータの情報の反転情報が記憶され、情報「０」の数
が情報「１」の数以下である場合、このワードに対応す
るメモリセル２には、記憶されるべきデータの情報の非
反転情報、つまり同じ情報が記憶されている。

【００１５】なお、メモリセル２の（）内の符号は、順
にメモリセル群の番号、行番号、群内の列番号を示して
おり、メモリセル群３の（）内の符号はメモリセル群の
番号を示している。また、メモリセル群３の数は３２に
限られるものではなく、取り扱われる１ワードのビット
数に相当する数、例えば、１６、６４等としてもよい。
さらに、各メモリセル群３の列数８に限られるものでは
なく、１６、３２等としてもよい。さらにまた、メモリ
セルアレイ１における行数は１２８に限られるものでは
なく、例えば、２５６、５１２等としても良い。

【００１６】４は各メモリセル群３（０）〜３（３１）
と同数の複数行複数列に配設される複数のフラグメモリ
セル５を有し、各フラグメモリセル５が複数のメモリセ
ル群３（０）〜３（３１）における対応の行及び対応の
列に配設されるメモリセル２に記憶された情報が反転情
報であるか非反転情報であるかを示す「０」または
「１」の情報を記憶するフラグメモリセル群である。

【００１７】このフラグメモリセル群４は、例えば、１
２８行×８列のフラグメモリセル５（０、０）〜５（１
２７、７）を有している。各フラグメモリセル５はＮチ
ャネル型ＭＯＳトランジスタにより構成され、制御電極
（ゲート電極）に高レベルの電位を受けて主電極間（ソ
ース−ドレイン電極間）が導通状態のものが情報「０」
を記憶し、非導通状態のものが情報「１」を記憶してい
る。このフラグメモリ５における導通状態及び非導通状
態の考え方は、上記したメモリセル２における考え方と
同じである。フラグメモリセル群４はメモリセルアレイ
１におけるワード毎に１個のフラグメモリセル５を有し
ている。各メモリセルアレイ５は対応のワードに対する
メモリセル２に記憶されるべきデータの情報の反転情報
が記憶される場合、情報「０」が記憶され、非反転情報
が記憶される場合、情報「１」が記憶されている。な
お、フラグメモリセル５の（）内の符号は、順に行番
号、群内の列番号を示している。

【００１８】ＷＬ０〜ＷＬ１２７は複数行（この例では
１２８行）に配設され、それぞれが対応の行に配設され
る複数のメモリセル２及び複数のフラグメモリ５に接続
される複数のワード線である。６は外部からの受けた行
アドレス信号Ｘ０〜Ｘ６をデコードして複数のワード線
ＷＬ０〜ＷＬ１２７からいずれか一つのワード線を選択
するためのワード線制御信号Ｗ０〜Ｗ１２７を生成する
デコーダである。ワード線選択信号Ｗ０〜Ｗ１２７は選
択したワード線に対して高レベルの電位（電源電位に相
当する電位）を与え、非選択のワード線に対して低レベ
ル（接地電位に相当する電位）を与える信号である。な
お、行アドレス信号はワード線ＷＬ０〜ＷＬ１２７の数
が１２８の場合を例にとっているため、Ｘ０〜Ｘ６の７
つであるが、ワード線の数に応じて変わることは言うま
でもない。

【００１９】７（０）〜７（３１）は各メモリセル群３
（０）〜３（３１）に対応して設けられ、それぞれが複
数列に配設される複数のビット線ＢＬ０〜ＢＬ７を有
し、各ビット線ＢＬ０〜ＢＬ７が対応のメモリセル群３
（０）〜３（３１）における対応の列に配設される複数
のメモリセル２に接続される複数のビット線群である。
これらビット線群７（０）〜７（３１）の数はメモリセ
ル群３（０）〜３（３１）の数と同数であり、例えばメ
モリセル群３（０）〜３（３１）が３２であれば３２で
ある。また、各メモリセル群７（０）〜７（３１）にお
けるビット線ＢＬ０〜ＢＬ７の数は各メモリセル群３
（０）〜３（３１）における列の数と同数であり、例え
ば各メモリセル群３（０）〜３（３１）における列の数
が８であれば８である。なお、ビット線群７の（）内の
符号はメモリセル群３の番号を示している。

【００２０】８はフラグメモリセル群４に対応して複数
列に配設される複数のフラグ用ビット線ＢＬ０〜ＢＬ７
を有し、各フラグ用ビット線ＢＬ０〜ＢＬ７がフラグメ
モリセル群４における対応の列に配設される複数のフラ
グメモリセル５に接続されるフラグ用ビット線群であ
る。このフラグ用ビット線群８におけるフラグ用ビット
線ＢＬ０〜ＢＬ７の数はフラグメモリセル群４における
列の数と同数であり、例えばフラグメモリセル群４にお
ける列の数が８であれば８である。

【００２１】９は複数のビット線群７（０）〜７（３
１）の複数のビット線ＢＬ０〜ＢＬ７をプリチャージす
るための第１のプリチャージ手段である。この第１のプ
リチャージ手段９は複数のビット線群７（０）〜７（３
１）の複数のビット線ＢＬ０〜ＢＬ７に対応して設けら
れる複数のプリチャージ用トランジスタ１０（０、０）
〜１０（０、７）ないし１０（３２、０）〜１０（３
２、７）を有する。各プリチャージ用トランジスタ１０
は対応のビット線ＢＬと電源電位が印加される電源電位
ノードとの間に接続され、制御電極（ゲート電極）にプ
リチャージ信号Ｐを受けるＰチャネル型ＭＯＳトランジ
スタによって構成される。なお、プリチャージ用トラン
ジスタ１０の（）内の符号は順にメモリセル群３の番
号、群内の列番号を示している。

【００２２】１１フラグ用ビット線群８の複数のフラグ
用ビット線ＢＬ０〜ＢＬ７をプリチャージするための第
２のプリチャージ手段である。この第２のプリチャージ
手段１１は、フラグ用ビット線群８の複数のフラグ用ビ
ット線ＢＬ０〜ＢＬ７に対応して設けられる複数のプリ
チャージ用トランジスタ１２（０、０）〜１２（０、
７）を有する。各プリチャージ用トランジスタ１２
（０）〜１２（７）が対応のフラグ用ビット線ＢＬ０〜
ＢＬ７と電源電位ノードとの間に接続され、制御電極
（ゲート電極）にプリチャージ信号Ｐを受けるＰチャネ
ル型ＭＯＳトランジスタによって構成される。なお、プ
リチャージ用トランジスタ１２の（）内の符号は群内の
列番号を示している。

【００２３】１３は複数のビット線群７（０）〜７（３
１）に対応して設けられる複数のビット線選択部１３
（０）〜１３（３１）を有するビット線選択手段（セレ
クタ）である。各ビット線選択部１３（０）〜１３（３
１）はビット線選択信号Ｂ０〜Ｂ７を受けて対応のビッ
ト線群３（０）〜３（３１）のいずれか１つのビット線
ＢＬ０〜ＢＬ７を選択する。各ビット線選択部１３
（０）〜１３（３１）は複数の選択用トランジスタ１４
（０）〜１５（７）と、バッファ１５と、プリチャージ
用トランジスタ１７とを有している。

【００２４】各ビット線選択部１３（０）〜１３（３
１）における各選択用トランジスタ１４（０）〜１４
（７）は対応のビット線群７（０）〜７（３１）の複数
のビット線ＢＬ０〜ＢＬ７に対応して設けられる。各ビ
ット線選択部１３（０）〜１３（３１）における各選択
用トランジスタ１４（０）〜１４（７）はＮチャネル型
ＭＯＳトランジスタにて構成され、対応のビット線ＢＬ
０〜ＢＬ７と第１の共通ノード１８との間に接続され、
制御電極（ゲート電極）にビット線選択信号Ｂ０〜Ｂ７
が入力される信号線ＳＬ０〜ＳＬ７の対応の信号線が接
続される。

【００２５】各ビット線選択部１３（０）〜１３（３
１）におけるバッファ１５（０）〜１５（３１）は入力
ノードが対応の第１の共通ノード１８（０）〜１８（３
１）に接続され、出力ノードが対応の信号線１９（０）
〜１９（３１）に接続される。各バッファ１５（０）〜
１５（３１）は、電源電位ノードと接地電位ノードとの
間に直列接続されるＰチャネル型ＭＯＳトランジスタと
Ｎチャネル型ＭＯＳトランジスタとからなるインバータ
回路が偶数段縦続接続されたものである。

【００２６】各プリチャージ用トランジスタ１７（０）
〜１７（３１）は電源電位ノードと対応の第１の共通ノ
ード１８（０）〜１８（３１）との間に接続され、制御
電極（ゲート電極）にプリチャージ信号Ｐを受けるＰチ
ャネル型ＭＯＳトランジスタによって構成される。な
お、ビット線選択部１４、バッファ１６、プリチャージ
用トランジスタ１７、第１の共通ノード１８、及び信号
線１９の（）内の符号はメモリセル群３の番号を示して
いる。また、選択用トランジスタ１４の（）内の符号は
群内の列番号を示している。

【００２７】２０はビット線選択信号Ｂ０〜Ｂ７を受け
てフラグ用ビット線群８のいずれか１つのフラグ用ビッ
ト線ＢＬ０〜ＢＬ７を選択するフラグ用ビット線選択手
段（フラグゲート）である。このフラグ用ビット線選択
手段２０は複数の選択用トランジスタ２１（０）〜２１
（７）と、インバータ２２と、プリチャージ用トランジ
スタ２３とを有している。各選択用トランジスタ２１
（０）〜２１（７）はＮチャネル型ＭＯＳトランジスタ
にて構成され、対応のフラグ用ビット線ＢＬ０〜ＢＬ７
と第２の共通ノード２４との間に接続され、制御電極
（ゲート電極）に信号線ＳＬ０〜ＳＬ７の対応の信号線
が接続される。

【００２８】インバータ２２は入力ノードが第２の共通
ノード２４に接続され、出力ノードが信号線２５に接続
される。インバータ２２は電源電位ノードと接地電位ノ
ードとの間に直列接続されるＰチャネル型ＭＯＳトラン
ジスタとＮチャネル型ＭＯＳトランジスタとからなるイ
ンバータ回路にて構成されたものである。プリチャージ
用トランジスタ２３は電源電位ノードと第２の共通ノー
ド２４との間に接続されるとを有し、制御電極（ゲート
電極）にプリチャージ信号Ｐを受けるＰチャネル型ＭＯ
Ｓトランジスタによって構成される。なお、選択用トラ
ンジスタ２１の（）内の符号は群内の列番号を示してい
る。

【００２９】２６は外部からの受けた列アドレス信号Ｙ
０，Ｙ１，Ｙ２をデコードして各ビット線群７（０）〜
７（３１）の複数の信号線ＳＬ０〜ＳＬ７からいずれか
一つの信号線を選択するためのビット線選択信号Ｂ０〜
Ｂ７を生成するデコーダである。ビット線選択信号Ｂ０
〜Ｂ７は選択した信号線ＳＬ０〜ＳＬ７に対して高レベ
ルの電位（電源電位に相当する電位）を与え、非選択の
信号線ＳＬ０〜ＳＬ７に対して低レベル（接地電位に相
当する電位）を与える信号である。なお、列アドレス信
号は各ビット線群７（０）〜７（３１）のビット線ＢＬ
０〜ＢＬ７の数及びフラグ用ビット線群１１のフラグ用
ビット線ＢＬ０〜ＢＬ７の数が８の場合を例にとってい
るため、Ｙ０，Ｙ１，Ｙ２の３つであるが、ビット線の
数に応じて変わることは言うまでもない。

【００３０】２７はビット線選択手段１３の複数のビッ
ト線選択部１３（０）〜１３（３１）に対応して設けら
れる複数の出力部２８（０）〜２８（３１）を有する出
力回路である。各出力部２８（０）〜２８（３１）がフ
ラグ用ビット線選択手段２０にて選択されたフラグ用ビ
ット線ＢＬ０〜ＢＬ７に現れた情報に基づき対応のビッ
ト線選択部１３（０）〜１３（３１）にて選択されたビ
ット線ＢＬ０〜ＢＬ７に現れた情報を反転または非反転
して出力する。各出力部２８（０）〜２８（３１）は第
１の入力端がビット線選択手段１３における対応のビッ
ト線選択部１３（０）〜１３（３１）に接続される信号
線１９（０）〜１９（３１）に接続され、第２の入力端
がフラグ用ビット線選択手段２０に接続される信号線２
５に接続され、出力端が対応のデータ出力線ＤＬ０とＤ
Ｌ３１に接続される排他的論理和回路（ＥＸ−ＯＲ回
路）である。各出力部２８（０）〜２８（３１）は選択
されたフラグメモリセル５が「０」を記憶していると、
選択されたメモリセル２に記憶された情報の反転情報を
出力し、フラグメモリセル５が「１」を記憶している
と、選択されたメモリセル２に記憶された情報の非反転
情報を出力するように動作する。

【００３１】次に、このように構成された読み出し専用
半導体記憶装置の動作について説明する。この種の読み
出し専用半導体記憶装置は、１ワード単位でメモリセル
アレイ１におけるメモリセル２に記憶された情報が読み
出されるものであり、記憶された情報が読み出される前
もしくは読み出された直後にビット線ＢＬ０〜ＢＬ７の
電位が高い電位（以下、Ｈレベルと称す。）にされる。
この期間をプリチャージ期間と称す。従って、まず、こ
のプリチャージ期間の動作について説明する。

【００３２】プリチャージ期間において、プリチャージ
信号Ｐ、ビット線選択信号Ｂ０〜Ｂ７、ワード線制御信
号Ｗ０〜Ｗ１２７すべては、図３に示すように、低い電
位（以下、Ｌレベルと称す。）にされている。従って、
ワード線制御信号Ｗ０〜Ｗ１２７がすべてＬレベルであ
るため、メモリセル２はすべて非選択状態であり、全て
のビット線ＢＬ０〜ＢＬ７の電位はメモリセル２に影響
を受けない。また、ビット線選択信号Ｂ０〜Ｂ７がすべ
てＬレベルであるため、ビット線選択手段１３の選択用
トランジスタ１４（０）〜１５（７）はすべて非導通状
態であり、全てのビット線ＢＬ０〜ＢＬ７の電位はビッ
ト線選択手段１３の影響を受けない。その結果、プリチ
ャージ信号ＰがＬレベルであるため、第１のプリチャー
ジ手段９のプリチャージ用トランジスタ１０はすべて導
通状態であり、全てのビット線ＢＬ０〜ＢＬ７の電位は
電源電位ノードに印加される電位、つまり、Ｈレベルに
プリチャージされる。

【００３３】また、ビット線選択手段１３におけるビッ
ト線選択部１３（０）〜１３（３１）の第１の共通ノー
ド１８（０）〜１８（３１）の電位も、ビット線選択部
１３（０）〜１３（３１）のプリチャージ用トランジス
タ１７が導通状態であるため、電源電位ノードに印加さ
れる電位、つまり、Ｈレベルにプリチャージされる。ビ
ット線選択部１３（０）〜１３（３１）のバッファ１６
の入力ノードがＨレベルであるため、出力ノードにもＨ
レベルが現れ、信号線１９（０）〜１９（７）の電位も
Ｈレベルになる。

【００３４】一方、ワード線制御信号Ｗ０〜Ｗ１２７が
すべてＬレベルであるため、フラグメモリセル５はすべ
て非選択状態であり、全てのフラグ用ビット線ＢＬ０〜
ＢＬ７の電位はフラグメモリセル５に影響を受けない。
また、ビット線選択信号Ｂ０〜Ｂ７がすべてＬレベルで
あるため、フラグ用ビット線選択手段２０の選択用トラ
ンジスタ２１（０）〜２１（７）はすべて非導通状態で
あり、全てのフラグ用ビット線ＢＬ０〜ＢＬ７の電位は
フラグ用ビット線選択手段２０の影響を受けない。その
結果、プリチャージ信号ＰがＬレベルであるため、第２
のプリチャージ手段１１のプリチャージ用トランジスタ
１２はすべて導通状態であり、全てのフラグ用ビット線
ＢＬ０〜ＢＬ７の電位は電源電位ノードに印加される電
位、つまり、Ｈレベルにプリチャージされる。

【００３５】また、フラグ用ビット線選択手段２０の第
２の共通ノード２４の電位も、フラグ用ビット線選択手
段２０のプリチャージ用トランジスタ２３が導通状態で
あるため、電源電位ノードに印加される電位、つまり、
Ｈレベルにプリチャージされる。フラグ用ビット線選択
手段２０のインバータ２２の入力ノードがＨレベルであ
るため、出力ノードにもＨレベルが現れ、信号線２５の
電位もＨレベルになる。

【００３６】このように、プリチャージ期間では、全て
のビット線ＢＬ０〜ＢＬ７、全てのフラグ用ビット線Ｂ
Ｌ０〜ＢＬ７、全ての第１の共通ノード１８（０）から
１８（３１）、第２の共通ノード（２４）、全ての信号
線１９（０）〜１９（３１）、及び信号線２５が、Ｈレ
ベルにされる。

【００３７】次に、メモリセル２内に記憶された情報を
読み出す場合について説明する。まず、行アドレス信号
Ｘ０〜Ｘ６を受けた行デコーダ６は、行アドレス信号Ｘ
０〜Ｘ６に基づいたワード線制御信号Ｗ０〜Ｗ１２７を
ワード線ＷＬ０〜ＷＬ１２７に出力する。つまり、ワー
ド線ＷＬ０〜ＷＬ１２７の１本のワード線が選択され、
Ｈレベルにされる。残りのワード線はＬレベルのままで
ある。（図３の（ｆ）〜（ｈ）を参照。）この時、プリ
チャージ信号ＰはＨレベルにされる。

【００３８】選択されたワード線に接続されたメモリセ
ル２に情報「０」が記憶されていると、そのメモリセル
２が接続されたビット線ＢＬの電位はメモリセル２を介
して接地電位ノードに放電され、Ｌレベルになり、ビッ
ト線ＢＬに情報「０」が読み出されたことになる。選択
されたワード線に接続されたメモリセル２に情報「１」
が記憶されていると、そのメモリセル２が接続されたビ
ット線ＢＬの電位はメモリセル２を介して接地電位ノー
ドに放電されることはなく、Ｈレベルを維持し、ビット
線ＢＬに情報「１」が読み出されたことになる。

【００３９】一方、選択されたワード線に接続されたフ
ラグメモリセル５に情報「０」が記憶されていると、そ
のフラグメモリセル５が接続されたフラグ用ビット線Ｂ
Ｌの電位はフラグメモリセル５を介して接地電位ノード
に放電され、Ｌレベルになり、フラグ用ビット線ＢＬに
情報「０」が読み出されたことになる。選択されたワー
ド線に接続されたフラグメモリセル５に情報「１」が記
憶されていると、そのメモリセル５が接続されたフラグ
用ビット線ＢＬの電位はフラグメモリセル５を介して接
地電位ノードに放電されることはなく、Ｈレベルを維持
し、フラグ用ビット線ＢＬに情報「１」が読み出された
ことになる。

【００４０】次に、列アドレス信号Ｙ０〜Ｙ２を受けた
列デコーダ２６は、列アドレス信号Ｙ０〜Ｙ２に基づい
たビット線選択信号Ｂ０〜Ｂ７を信号線ＳＬ０〜ＳＬ７
に出力する。つまり、信号線ＳＬ０〜ＳＬ７の一本の信
号線が選択され、Ｈレベルにされる。信号線ＳＬ０〜Ｓ
Ｌ７の残りの信号線はＬレベルのままである。（図３の
（ｂ）から（ｅ）を参照）選択された信号線ＳＬに接続
されたビット線選択手段１３における各ビット線選択部
１３（０）〜１３（３１）の選択用トランジスタ１４は
導通状態になる。残りの選択用トランジスタ１４は非導
通状態のままである。従って、各ビット線群７（０）〜
７（３１）において、導通状態にされた選択用トランジ
スタ１４に接続されたビット線ＢＬは対応のビット線選
択部１３（０）〜１３（３１）の第１の共通ノード１８
（０）〜１８（３１）に接続される。

【００４１】各第１の共通ノード１８（０）〜１８（３
１）の電位は導通状態にされた選択用トランジスタ１４
を介して接続されるビット線ＢＬの電位にされる。つま
り、ビット線ＢＬの電位がＬレベルであると、第１の共
通ノード１８の電位は選択用トランジスタ１８、ビット
線ＢＬ及びメモリセル２を介して接地電位ノードに放電
されてＬレベルになる。ビット線ＢＬの電位がＨレベル
であると、第１の共通ノード１８の電位はプリチャージ
電位、つまり、Ｈレベルを維持する。

【００４２】その結果、各メモリセル群３（０）〜３
（３１）における対応の列に配設されるビット線ＢＬが
すべて選択され、１ワード分のメモリセル２に記憶され
た情報が第１の共通ノード１８（０）〜１８（３１）に
読み出されたことになる。この第１の共通ノード１８
（０）〜１８（３１）の電位に基づいた電位、つまり情
報がバッファ１５（０）〜１５（３１）を介して信号線
１９（０）〜１９（３１）に現れる。これら信号線１９
（０）〜１９（３１）に現れた情報は、行アドレス信号
Ｘ０〜Ｘ６及び列アドレス信号Ｙ０〜Ｙ２によって選択
された各メモリセル群３（０）〜３（３１）の１つのメ
モリセルの情報、つまり、１ワード（３２ビット）の書
き込みデータである。

【００４３】一方、選択された信号線ＳＬに接続された
フラグ用選択手段２０の選択用トランジスタ２１は導通
状態になる。残りの選択用トランジスタ２１は非導通状
態のままである。従って、フラグ用ビット線群７（０）
〜７（３１）において、導通状態にされた選択用トラン
ジスタ２１に接続されたフラグ用ビット線ＢＬは第２の
共通ノード２４に接続される。

【００４４】第２の共通ノード２４の電位は導通状態に
された選択用トランジスタ２１を介して接続されるフラ
グ用ビット線ＢＬの電位にされる。つまり、フラグ用ビ
ット線ＢＬの電位がＬレベルであると、第２の共通ノー
ド２４の電位は選択用トランジスタ２１、フラグ用ビッ
ト線ＢＬ及びフラグメモリセル５を介して接地電位ノー
ドに放電されてＬレベルになる。フラグ用ビット線ＢＬ
の電位がＨレベルであると、第２の共通ノード２４の電
位はプリチャージ電位、つまり、Ｈレベルを維持する。
この第２の共通ノード２４の電位に基づいた電位、つま
り情報がインバータ２２を介して信号線２５に現れる。
この信号線２５に現れた情報は、行アドレス信号Ｘ０〜
Ｘ６及び列アドレス信号Ｙ０〜Ｙ２によって選択された
メモリセルアレイ１における１ワード（３２ビット）の
書き込みデータが反転情報であるか非反転情報であるか
を示す。

【００４５】信号線１９（０）〜１９（３１）に現れた
情報及び信号線２５に現れた情報は、出力回路２７に入
力される。出力回路２７の各出力部２８（０）〜２８
（３１）では対応の信号線１９にて入力された情報と信
号線２５にて入力された情報の排他的論理和を演算して
読み出しデータとして対応のデータ出力線ＤＬに出力す
る。すなわち、信号線２５にて入力された情報が「１」
の情報（フラグ用メモリセル５に記憶された情報は
「０」）である場合、信号線１９にて入力された情報は
記憶すべきデータ、つまり読み出すデータの反転データ
であるので、信号線１９にて入力された情報を反転して
データ出力線ＤＬに出力する。信号線２５にて入力され
た情報が「０」の情報（フラグ用メモリセル５に記憶さ
れた情報は「１」）である場合、信号線１９にて入力さ
れた情報は記憶すべきデータ、つまり読み出すデータで
あるので、信号線１９にて入力された情報をそのままデ
ータ出力線ＤＬに出力する。

【００４６】従って、テータ出力線ＤＬ０〜ＤＬ３１に
現れた情報は、行アドレス信号Ｘ０〜Ｘ６及び列アドレ
ス信号Ｙ０〜Ｙ２によって選択された各メモリセル群３
（０）〜３（３１）の１つのメモリセルの情報、つま
り、１ワード（３２ビット）の読み出しデータ（記憶す
べきデータ）である。このようにして１ワード単位でメ
モリセルアレイ１からデータが読み出される。

【００４７】読み出し期間終了後、上記したプリチャー
ジ期間になり、上記したように、選択されたワード線Ｗ
Ｌに接続された「０」の情報を記憶したメモリセル２が
接続され、Ｌレベルに放電されたビット線ＢＬは、第１
のプリチャージ手段１０によってＨレベルにプリチャー
ジされる。選択されたワード線ＷＬに接続された「０」
の情報を記憶したフラグメモリセル５が接続され、Ｌレ
ベルに放電されたフラグ用ビット線ＢＬは、第２のプリ
チャージ手段１０によってＨレベルにプリチャージされ
る。また、ビット線選択手段１３において、Ｌレベルに
放電されたビット線ＢＬが接続されてＬレベルに放電さ
れた第１の共通ノード１８もプリチャージ用トランジス
タ１７によってＨレベルにプリチャージされる。フラグ
用ビット線選択手段２０の第２の共通ノード２４もＬレ
ベルに放電されたフラグ用ビット線ＢＬが接続されてＬ
レベルに放電されるとプリチャージ用トランジスタ２３
によってＨレベルにプリチャージされる。

【００４８】このようにしてプリチャージ期間が終了
し、次の行アドレス信号Ｘ０〜Ｘ６及び列アドレス信号
Ｙ０〜Ｙ２に基づいた読み出し期間にて再び上記した読
み出しと同様の動作が行われる。これらプリチャージ期
間及び読み出し期間がくり返し行われることになる。

【００４９】上記のように構成された読み出し半導体記
憶装置にあっては、１ワード単位でメモリセル５に記憶
すべきデータを構成するビットを反転させるか非反転と
するかを判断、つまり、１ワード単位で「０」の数が
「１」の数を越える場合に反転させたデータを、以下の
場合にそのままのデータを書き込みデータとして書き込
み、読み出すときはフラグメモリセル群４のフラグメモ
リセル５に記憶されたフラグ情報（フラグビット）に基
づいて書き込みデータを反転又は非反転させて出力する
ので、電力消費の低減を好適に行なえる。

【００５０】この点につき、簡単な具体例を用いて説明
を加える。上記した実施の形態１においては、１ワード
は３２ビットであるが、電力消費の低減が理解できれば
良いので、記述の簡単化のために、１ワードが１０ビッ
トである場合について簡単に説明する。図４に記憶すべ
きデータと実際にメモリセル２に書き込まれるデータを
７ワード分示す。この図４から明らかなように、記憶す
べきデータをそのままメモリセル２に書き込んだ場合に
対して「０」の情報の書き込まれるメモリセル２が３８
個から２２個に低減される（略３０パーセントの低
減）。このことから、実施の形態１に示した８×１２８
ワード（３２ビット／ワード）において、「０」の情報
の書き込まれるメモリセル２が大幅に削減できることが
理解される。大容量になればなるほど削減効果が現れ、
電力消費に対して好適な効果が得られる。

【００５１】さらに、上記のように構成された読み出し
半導体記憶装置にあっては、出力回路２７を構成する出
力部２８（０）〜２８（３１）は、メモリセル群３
（０）〜３（３１）に対応して設けた構成としているた
め、メモリセルアレイ以外の周辺回路の回路規模を小さ
くできる。しかも、メモリセル群３（０）〜３（３１）
毎に出力部２８（０）〜２８（３１）を配置できるの
で、出力部２８（０）〜２８（３１）をワード線ＷＬと
並行に直線上に配置でき、高集積化しやすい構成とな
る。なお、ビット線選択手段１３のビット線選択部１３
（０）〜１３（３１）もメモリセル群３（０）〜３（３
１）毎に配置できるので、ビット線選択部１３（０）〜
１３（３１）及びフラグ用ビット線選択手段２０もワー
ド線ＷＬと並行に直線上に配置でき、高集積化しやすい
構成となっている。要するに、上記のように構成された
読み出し半導体記憶装置にあっては、回路規模の増大及
び高集積化の阻害を抑制した上で、消費電力の低減を図
れるという効果を有する。

【００５２】実施の形態２．図５は本発明の実施の形態
２を示すものである。この実施の形態２は、上記した実
施の形態１に示したものが１ワード（３２ビット）に対
してフラグメモリセル５を設けるようにして１ワード毎
にメモリセル２に記憶されるデータ（書き込みデータ）
を反転情報か非反転情報かにしているのに対して、１ワ
ード（３２ビット）の上位側ビット（１６ビット）及び
下位側ビット（１６ビット）それぞれにフラグメモリセ
ル５を設け、１ワード（３２ビット）の上位側ビット及
び下位側ビット毎に記憶されるデータを反転情報か非反
転情報かにしている点で相違するだけであり、その他の
点は同様である。従って、相違点を主として以下に説明
する。なお、図５において、上記した実施の形態１を示
す図１及び図２に符された符号と同一符号は同一または
相当部分を示している。

【００５３】図５において、１ａはメモリセルアレイ１
の上位側アレイで、１ワードの上位側ビットを記憶する
メモリセル２の集合体であり、上位側１６個のメモリセ
ル群３（０）〜３（１５）を有している。１ｂはメモリ
セルアレイ１の下位側アレイで、１ワードの下位側ビッ
トを記憶するメモリセル２の集合体であり、下位側１６
個のメモリセル群３（１６）〜３（３１）を有してい
る。

【００５４】４ａは上位側アレイ１ａに対応したフラグ
メモリセル群４の上位側群で、上位側アレイ１ａの各メ
モリセル群３（０）〜３（１５）と同数の複数行複数列
に配設される複数のフラグメモリセル５を有し、各フラ
グメモリセル５が複数のメモリセル群３（０）〜３（１
５）における対応の行及び対応の列に配設されるメモリ
セル２に記憶された情報が反転情報であるか非反転情報
であるかを示す「０」または「１」の情報を記憶する。
４ｂは下位側アレイ１ｂに対応したフラグメモリセル群
４の下位側群で、下位側アレイ１ｂの各メモリセル群３
（１６）〜３（３１）と同数の複数行複数列に配設され
る複数のフラグメモリセル５を有し、各フラグメモリセ
ル５が複数のメモリセル群３（１５）〜３（３１）にお
ける対応の行及び対応の列に配設されるメモリセル２に
記憶された情報が反転情報であるか非反転情報であるか
を示す「０」または「１」の情報を記憶する。

【００５５】７（０）〜７（１５）は上位側アレイ１ａ
に対応した複数のビット線群で、これらビット線群で上
位側群を構成する。７（１６）〜７（３１）は下位側ア
レイ１ｂに対応した複数のビット線群で、これらビット
線群で下位側群を構成する。８ａはフラグメモリセル群
４の上位側群に対応してフラグ用ビット線ＢＬ０〜ＢＬ
７を有するフラグ用ビット線群８の上位側群、８ｂはフ
ラグメモリセル群４の下位側群に対応してフラグ用ビッ
ト線ＢＬ０〜ＢＬ７を有するフラグ用ビット線群８の上
位側群、９ａは上位側アレイ１ａに対応した第１のプリ
チャージ手段９の上位側手段、９ａは下位側アレイ１ａ
に対応した第１のプリチャージ手段９の下位側手段、１
１ａはフラグメモリセル群４の上位側群に対応した第２
のプリチャージ手段１１の上位側手段、１１ｂはフラグ
メモリセル群４の下位側群に対応した第２のプリチャー
ジ手段１１の下位側手段である。

【００５６】１３ａは複数のビット線群７（０）〜７
（１５）に対応して設けられる複数のビット線選択部１
３（０）〜１３（１５）を有するビット線選択手段１３
の上位側群、１３ｂは複数のビット線群７（１６）〜７
（３１）に対応して設けられる複数のビット線選択部１
４（１６）〜１４（３１）を有するビット線選択手段１
３の下位側群、２０ａはフラグ用ビット線群８の上位側
群８ａのいずれか１つのフラグ用ビット線ＢＬ０〜ＢＬ
７を選択するフラグ用ビット選択手段２０の上位側フラ
グ用ビット線選択部、２０ｂはフラグ用ビット線群８の
下位側群８ｂのいずれか１つのフラグ用ビット線ＢＬ０
〜ＢＬ７を選択するフラグ用ビット選択手段２０の下位
側フラグ用ビット線選択部である。

【００５７】２７ａはビット線選択手段１３の複数のビ
ット線選択部１３（０）〜１４（１５）に対応して設け
られる複数の出力部２８（０）〜２８（１５）を有する
出力回路２７の上位側回路である。各出力部２８（０）
〜２８（１５）は第１の入力端がビット線選択手段１３
における対応のビット線選択部１４（０）〜１４（１
５）に接続される信号線１９（０）〜１９（１５）に接
続され、第２の入力端がフラグ用ビット線選択手段２０
の上位側フラグ用ビット線選択部２０ａに接続される信
号線２５ａに接続され、出力端が対応のデータ出力線Ｄ
Ｌ０とＤＬ１５に接続される排他的論理和回路（ＥＸ−
ＯＲ回路）である。２７ｂはビット線選択手段１３の複
数のビット線選択部１４（１６）〜１４（３１）に対応
して設けられる複数の出力部２８（１６）〜２８（３
１）を有する出力回路２７の下位側回路である。各出力
部２８（１６）〜２８（３１）は第１の入力端がビット
線選択手段１３における対応のビット線選択部１４（１
６）〜１４（３１）に接続される信号線１９（１６）〜
１９（３６）に接続され、第２の入力端がフラグ用ビッ
ト線選択手段２０の下位側フラグ用ビット線選択部２０
ｂに接続される信号線２５ｂに接続され、出力端が対応
のデータ出力線ＤＬ１６とＤＬ３１に接続される排他的
論理和回路（ＥＸ−ＯＲ回路）である。

【００５８】このように構成された読み出し専用半導体
記憶装置にあっても、メモリセルアレイ１を上位側アレ
イ１ａ及び下位側アレイ１ｂに分割しているものの、行
アドレス信号Ｘ０〜Ｘ６及び列アドレス信号Ｙ０〜Ｙ２
によって選択されたメモリセル２に記憶された情報が読
み出され、信号線１９（０）〜１９（３１）に現れるま
での動作は上記した実施の形態１に示したものの動作と
全く同じである。また、行アドレス信号Ｘ０〜Ｘ６及び
列アドレス信号Ｙ０〜Ｙ２によって選択されたフラグメ
モリセル群４の上位側群及び下位側群におけるフラグメ
モリセル５に記憶された情報が、それぞれ読み出され、
信号線２５ａ及び信号線２５ｂに現れるまでの動作も上
記した実施の形態１に示したものと同様である。

【００５９】このようにして信号線１９（０）〜１９
（１５）に現れた情報及び信号線２５ａに現れた情報
は、出力回路２７の上位側回路２７ａに入力され、信号
線１９（１６）〜１９（３１）に現れた情報及び信号線
２５ｂに現れた情報は、出力回路２７の下位側回路２７
ｂに入力される。上位側回路２７ａ及び下位側回路２７
ｂの各出力部２８（０）〜２８（３１）では、上記した
実施の形態１と同様に、対応の信号線１９にて入力され
た情報と信号線２５にて入力された情報の排他的論理和
を演算して読み出しデータとして対応のデータ出力線Ｄ
Ｌに出力する。従って、テータ出力線ＤＬ０〜ＤＬ３１
に現れた情報は、行アドレス信号Ｘ０〜Ｘ６及び列アド
レス信号Ｙ０〜Ｙ２によって選択された各メモリセル群
３（０）〜３（３１）の１つのメモリセルの情報、つま
り、１ワード（３２ビット）の読み出しデータ（記憶す
べきデータ）である。このようにして１ワード単位でメ
モリセルアレイ１からデータが読み出される。読みだし
期間終了後は、上記した実施の形態１と同様にプリチャ
ージ期間になり、上記した実施の形態１と同様なプリチ
ャージ動作が行われる。

【００６０】このように構成された読み出し専用半導体
記憶装置にあっても、上記した実施の形態１と同様な効
果を奏するものである。特に、１ワードの上位側ビット
がインストラクションを、下位側ビットがそれのアドレ
スを示すようなデータを記憶するインストラクションＲ
ＯＭのように、上位側ビットと下位側ビットに特異性が
あるデータに対してはさらに消費電力の低減化に寄与す
る。

【００６１】なお、消費電力の低減化が図れる点につい
て、以下簡単な具体例を用いて説明を加える。上記した
実施の形態２においては、１ワードは３２ビットである
が、電力消費の低減が理解できれば良いので、記述の簡
単化のために、１ワードが１４ビットである場合につい
て簡単に説明する。図６に記憶すべきデータと実際にメ
モリセル２に書き込まれるデータを７ワード分示す。こ
の図６から明らかなように、記憶すべきデータをそのま
まメモリセル２に書き込んだ場合に対して「０」の情報
の書き込まれるメモリセル２が４１個から２９個に低減
される（略３０パーセントの低減）。「０」の情報が上
位側ビットに偏り、「１」の情報が下位側ビットに偏っ
ている場合に電力消費に対して好適な効果が得られてい
ることがわかる。

【００６２】実施の形態３．図７は本発明の実施の形態
３を示すものである。この実施の形態３は、上記した実
施の形態１に示したものが記憶されるべき１ワード（３
２ビット）のデータに対して情報「０」の数が情報
「１」の数より多い場合は反転情報を、以下の場合は非
反転情報を記憶させているのに対して、特定パターンに
基づいて変換した変換情報か非変換情報を記憶させてい
る点で相違するだけであり、その他の点は同様である。
従って、相違点を主として以下に説明する。なお、図７
において、上記した実施の形態１を示す図１及び図２に
符された符号と同一符号は同一または相当部分を示して
いる。

【００６３】図７において、メモリセルアレイ１のメモ
リセル２には１ワード毎に次の規則に基づいて書き込み
データが決められ、記憶されている。すなわち、記憶さ
れるべき１ワードのデータ（以下、非変換情報と称
す。）と１ワード分に相当する３２ビットの特定パター
ンとの排他的論理和である変換情報を求め、非変換情報
における「０」の情報の数と変換情報における「０」の
情報の数とを比較し、「０」の情報の少ない方を書き込
みデータとする。この書き込みデータがメモリセル５に
書き込まれる。フラグメモリセル群４のフラグメモリ５
には、メモリセルアレイ１における対応の１ワードの書
き込みデータが変換情報であるか非変換情報であるかを
示す「０」または「１」の情報を記憶している。

【００６４】出力回路２７は、ビット線選択手段１３の
複数のビット線選択部１３（０）〜１３（３１）にて選
択されたビット線ＢＬ０〜ＢＬ７に現れた情報を、フラ
グ用ビット線選択手段２０にて選択されたフラグ用ビッ
ト線ＢＬ０〜ＢＬ７に現れた情報に基づき特定パターン
との排他的論理和を演算して出力するかそのまま出力す
る。出力回路２７は、特定パターン記憶部２９と、パタ
ーン切換手段３０と、出力手段３２とを備えている。

【００６５】特定パターン記憶部２９はメモリセルアレ
イ１における各メモリセル群３（０）〜３（３１）の列
数と同じ数のビット数（この実施の形態３では３２ビッ
ト）からなる特定パターンを記憶する。特定パターン記
憶部２９において、「０」の情報の記憶部は接地電位ノ
ードであり、「１」の情報の記憶部は電源電位ノードで
ある。パターン切換手段３０はフラグ用ビット線選択手
段２０にて選択されたフラグ用ビット線ＢＬ０〜ＢＬ７
に現れた情報を受け、受けた情報が変換情報を示すと特
定パターン記憶部２９からの特定パターンを出力し、非
変換情報を示すと非特定パターン、この実施の形態３で
はオール０のパターンを出力する。パターン切換手段３
０は各メモリセル群３（０）〜３（３１）の列数と同じ
数のアンド回路３１（０）〜３１（３１）を備えてい
る。各アンド回路３１（０）〜３１（３１）において、
一方の入力端は信号線２５に接続されて選択されたフラ
グメモリセル５の情報が入力され、他方の入力端は特定
パターン記憶部２９の対応の記憶部が接続されて特定パ
ターンの対応のビット情報が入力される。

【００６６】出力手段３２はビット線選択手段１３の複
数のビット線選択部１３（０）〜１３（３１）に対応し
て設けられる複数の出力部２８（０）〜２８（３１）を
有する。各出力部２８（０）〜２８（３１）は対応の信
号線１９（０）〜１９（３１）に接続されて対応のビッ
ト線選択部１３（０）〜１３（３１）にて選択されたビ
ット線ＢＬ０〜ＢＬ７に現れた情報と、パターン切換手
段３０から出力されるパターンにおける対応のビット情
報を受ける。各出力部２８（０）〜２８（３１）は受け
たパターン切換手段３０からのビット情報に基づき受け
た情報を反転または非反転して出力する排他的論理和回
路（ＥＸ−ＯＲ回路）である。

【００６７】そして、特定パターン記憶部２９に記憶さ
れる特定パターンは、以下のようにして設定される。つ
まり、メモリセルアレイ１に記憶される全ワードについ
てデータのパターンを調査し、最も数の多いパターンを
特定パターンとする。この場合、メモリセルアレイ１に
書き込まれるデータ及びフラグ用ビット線群４に書き込
まれるビット情報は以下のようになる。つまり、特定パ
ターンにされた最も数の多いパターンからなる１ワード
におけるデータは、特定パターンと排他的論理和を演算
されたデータであるため、全て１の情報になる。このワ
ードに対応するフラグ用ビット線群４のフラグメモリセ
ル５には書き込まれたデータが変換情報を示す「０」の
情報が書き込まれる。

【００６８】残りのワードに対する書き込まれるデータ
は、まず、記憶されるべきデータと特定パターンとの排
他的論理和を演算され、変換情報が求められる。この変
換情報と記憶されるべきデータ（非変換情報）との
「０」の数が比較され、「０」の数の少ない方が書き込
みデータとされる。各ワードに対応するフラグ用ビット
線群４のフラグメモリセル５には書き込まれたデータが
変換情報であると「０」の情報を、非変換情報であると
「１」の情報を書き込まれる。

【００６９】このようにメモリセルアレイ１に記憶され
る最も数の多いパターンを特定パターンに設定したもの
においては、特定パターンを容易に設定でき、しかも効
率よく、メモリセルアレイ１内における「０」の情報が
書き込まれるメモリセル２の数を減らせる。

【００７０】また、特定パターンの設定に際しては次の
ような第２及び第３の方法もある。第２の方法は、上記
した第１の方法と同様にまず、メモリセルアレイ１に記
憶される全ワードについてのデータのパターンを調査
し、数の多いパターン順にＫ個（例えば、例えば１００
個）のパターンを選ぶ。これら選ばれたＫ個のパターン
それぞれについて次のような演算を行い、メモリセルア
レイ１に書き込まれる「０」の情報のメモリセル２の数
を求める。つまり、選ばれたパターンと各ワードに対す
る記憶されるべきデータとの排他的論理和を演算し、変
換情報を求める。各ワード毎にこの求めた変換情報と記
憶されるべきデータ（非変換情報）との「０」の数を比
較し、「０」の数の少ない方を書き込みデータとする。
このようにして求められた全てのワード（この実施の形
態３では１０２４（＝８×１２８）ワード）に対する書
き込みデータの「０」の情報の数を求め、メモリセルア
レイ１に書き込まれる「０」の情報のメモリセル２の数
を求める。Ｋ個のパターンにおいて、求められたメモリ
セルアレイ１に書き込まれる「０」の情報のメモリセル
２の数を比較し、最も少ない数のもののパターンを特定
パターンとする。このようにして特定パターンを求めた
後、メモリセルアレイ１に書き込まれるデータ及びフラ
グ用ビット線群４に書き込まれるビット情報は上記した
第１の方法と同様に設定される。この第２の方法によれ
ば、第１の方法に比してメモリセルアレイ１内における
「０」の情報が書き込まれるメモリセル２の数を減らせ
る。

【００７１】第３の方法は、オール０を除いた２ｎ−１
（ｎは１ワード当たりのビット数で、この実施の形態３
では３２）パターンそれぞれについて次のような演算を
行い、メモリセルアレイ１に書き込まれる「０」の情報
のメモリセル２の数を求める。つまり、２ｎ−１パター
ンそれぞれにおいて、各ワードに対する記憶されるべき
データとの排他的論理和を演算し、変換情報を求める。
各ワード毎にこの求めた変換情報と記憶されるべきデー
タ（非変換情報）との「０」の数を比較し、「０」の数
の少ない方を書き込みデータとする。このようにして求
められた全てのワードに対する書き込みデータの「０」
の情報の数を求め、メモリセルアレイ１に書き込まれる
「０」の情報のメモリセル２の数を求める。２ｎ−１パ
ターンにおいて、求められたメモリセルアレイ１に書き
込まれる「０」の情報のメモリセル２の数を比較し、最
も少ない数のもののパターンを特定パターンとする。こ
のようにして特定パターンを求めた後、メモリセルアレ
イ１に書き込まれるデータ及びフラグ用ビット線群４に
書き込まれるビット情報は上記した第１の方法と同様に
設定される。この第３の方法によれば、特定パターンを
設定するために時間は要するものの、メモリセルアレイ
１内における「０」の情報が書き込まれるメモリセル２
の数を最も少ないものにできる。

【００７２】このように構成された読み出し専用半導体
記憶装置にあっても、行アドレス信号Ｘ０〜Ｘ６及び列
アドレス信号Ｙ０〜Ｙ２によって選択されたメモリセル
２に記憶された情報が読み出され、信号線１９（０）〜
１９（３１）に現れるまでの動作は上記した実施の形態
１に示したものの動作と全く同じである。また、行アド
レス信号Ｘ０〜Ｘ６及び列アドレス信号Ｙ０〜Ｙ２によ
って選択されたフラグメモリセル群４のフラグメモリセ
ル５に記憶された情報が読み出され、信号線２５に現れ
るまでの動作も上記した実施の形態１に示したものと同
様である。

【００７３】このようにして信号線１９（０）〜１９
（３１）に現れた情報及び信号線２５に現れた情報は出
力回路２７に入力される。出力回路２７では、信号線２
５に現れた情報に基づき、パターン切換手段３０が特定
パターン記憶部２９に記憶された特定パターンかオール
０のパターンを出力手段３２に与える。出力手段３２の
各出力部２８（０）〜２８（３１）では、対応の信号線
１９にて入力された情報とパターン切換手段３０から出
力されるパターンの対応のビット情報、つまり、パター
ン切換手段３０の対応のアンド回路３１からの情報の排
他的論理和を演算して読み出しデータとして対応のデー
タ出力線ＤＬに出力する。

【００７４】従って、テータ出力線ＤＬ０〜ＤＬ３１に
現れた情報は、行アドレス信号Ｘ０〜Ｘ６及び列アドレ
ス信号Ｙ０〜Ｙ２によって選択された各メモリセル群３
（０）〜３（３１）の１つのメモリセルの情報、つま
り、１ワード（３２ビット）の読み出しデータ（記憶す
べきデータ）である。このようにして１ワード単位でメ
モリセルアレイ１からデータが読み出される。読みだし
期間終了後は、上記した実施の形態１と同様にプリチャ
ージ期間になり、上記した実施の形態１と同様なプリチ
ャージ動作が行われる。

【００７５】上記のように構成された読み出し半導体記
憶装置にあっては、１ワード単位でメモリセル５に記憶
すべきデータを、特定パターンに基づく変換情報とする
か、非変換情報とするかを判断して書き込み、読み出す
ときはフラグメモリセル群４のフラグメモリセル５に記
憶されたフラグ情報（フラグビット）に基づいて書き込
みデータを特定パターンと排他的論理和を演算して出力
するかそのまま出力するので、メモリセルアレイ１にお
ける「０」の情報が書き込まれるメモリセルの数を効率
よく減らせ、電力消費の低減を好適に行なえる。

【００７６】なお、消費電力の低減化が図れる点につい
て、以下簡単な具体例を用いて説明を加える。上記した
実施の形態３においては、１ワードは３２ビットである
が、電力消費の低減が理解できれば良いので、記述の簡
単化のために、１ワードが１４ビットである場合につい
て簡単に説明する。図８に記憶すべきデータと実際にメ
モリセル２に書き込まれるデータを７ワード分示す。

【００７７】この図８から明らかなように、記憶すべき
データが特定パターンと同じであると書き込みデータは
オール１のデータになる。そして、記憶すべきデータを
そのままメモリセル２に書き込んだ場合に対して「０」
の情報の書き込まれるメモリセル２が４５個から２３個
に低減される（略４９パーセントの低減）。このことか
ら、実施の形態３に示した８×１２８ワード（３２ビッ
ト／ワード）において、「０」の情報の書き込まれるメ
モリセル２が大幅に削減できることが理解される。大容
量になればなるほど削減効果が現れ、電力消費に対して
好適な効果が得られる。

【００７８】しかも、この実施の形態３のものは、上記
した実施の形態１と同様に回路規模の増大及び高集積化
の阻害を抑制できる効果を有する。すなわち、出力回路
２７を構成する出力部２８（０）〜２８（３１）及びパ
ターン切換手段３０のアンド回路３１（０）〜３１（３
１）は、メモリセル群３（０）〜３（３１）に対応して
設けた構成としているため、メモリセルアレイ以外の周
辺回路の回路規模を小さくできる。しかも、メモリセル
群３（０）〜３（３１）毎に出力部２８（０）〜２８
（３１）及びアンド回路３１（０）〜３１（３１）を配
置できるので、出力部２８（０）〜２８（３１）及びア
ンド回路３１（０）〜３１（３１）をワード線ＷＬと並
行に直線上に配置でき、高集積化しやすい構成となる。
なお、特定パターン記憶部２９の各記憶部は、電源電位
ノード又は接地電位ノードで良いので、電源電位線及び
接地電位線をパターン切換手段３０に配置するだけで良
く、特定パターン記憶部２９による占有面積の増大は伴
わない。

【００７９】実施の形態４．図９は本発明の実施の形態
４を示すものである。この実施の形態４は、上記した実
施の形態３に示したものが１ワード（３２ビット）に対
してフラグメモリセル５を設けるようにして１ワード毎
にメモリセル２に記憶されるデータ（書き込みデータ）
を変換情報か非変換情報かにしているのに対して、１ワ
ード（３２ビット）の上位側ビット（１６ビット）及び
下位側ビット（１６ビット）それぞれにフラグメモリセ
ル５を設け、１ワード（３２ビット）の上位側ビットに
記憶されるデータを第１の特定パターンに基づく変換情
報か非変換情報かにし、下位側ビットに記憶されるデー
タを第２の特定パターンに基づく変換情報か非変換情報
かにしている点で相違するだけであり、その他の点は同
様である。実施の形態３に対する実施の形態４の関係
は、実施の形態２に対する実施の形態１の関係と同じで
あり、特に詳細な説明をせずとも理解されるものと考え
るので、簡単に以下に説明する。なお、図９において、
上記した実施の形態１ないし３を示す図に符された符号
と同一符号は同一または相当部分を示している。また、
符号に付したａは上位側を、ｂは下位側を示している。

【００８０】メモリセルアレイ１の上位側アレイ１ａに
対応する特定パターン記憶部２９ａに記憶される第１の
特定パターンは１ワードの上位側ビット分に相当する１
６ビットのパターンであり、上記した実施の形態３に示
した第１ないし第３の方法によって上位側アレイ１ａに
記憶される全ワードに基づいて設定される。下位側アレ
イ１ｂに対応する特定パターン記憶部２９ｂに記憶され
る第２の特定パターンは１ワードの下位側ビット分に相
当する１６ビットのパターンであり、上記した実施の形
態３に示した第１ないし第３の方法によって下位側アレ
イ１ｂに記憶される全ワードに基づいて設定される。従
って、第１及び第２の特定パターンは、上位側アレイ１
ａ及び下位側アレイ１ｂにそれぞれに適したパターンが
設定される。

【００８１】このように構成された読み出し専用半導体
記憶装置にあっても、メモリセルアレイ１を上位側アレ
イ１ａ及び下位側アレイ１ｂに分割しているものの、行
アドレス信号Ｘ０〜Ｘ６及び列アドレス信号Ｙ０〜Ｙ２
によって選択されたメモリセル２に記憶された情報が読
み出され、信号線１９（０）〜１９（３１）に現れるま
での動作は上記した実施の形態３（実施の形態１と同
様）に示したものの動作と全く同じである。また、行ア
ドレス信号Ｘ０〜Ｘ６及び列アドレス信号Ｙ０〜Ｙ２に
よって選択されたフラグメモリセル群４の上位側群４ａ
及び下位側群４ｂにおけるフラグメモリセル５に記憶さ
れた情報が、それぞれ読み出され、信号線２５ａ及び信
号線２５ｂに現れるまでの動作も上記した実施の形態３
（実施の形態１と同様）に示したものと同様である。

【００８２】このようにして信号線１９（０）〜１９
（１５）に現れた情報及び信号線２５ａに現れた情報
は、出力回路２７の上位側回路２７ａに入力され、信号
線１９（１６）〜１９（３１）に現れた情報及び信号線
２５ｂに現れた情報は、出力回路２７の下位側回路２７
ｂに入力される。出力回路２７の上位側回路２７ａで
は、信号線２５ａに現れた情報に基づき、パターン切換
手段３０ａが特定パターン記憶部２９ａに記憶された第
１の特定パターンかオール０のパターンを出力手段３２
ａに与える。出力手段３２ａの各出力部２８（０）〜２
８（１５）では、対応の信号線１９にて入力された情報
とパターン切換手段３０ａから出力されるパターンの対
応のビット情報、つまり、パターン切換手段３０ａの対
応のアンド回路３１からの情報の排他的論理和を演算し
て読み出しデータとして対応のデータ出力線ＤＬに出力
する。

【００８３】出力回路２７の下位側回路２７ｂでは、信
号線２５ｂに現れた情報に基づき、パターン切換手段３
０ｂが特定パターン記憶部２９ｂに記憶された第２の特
定パターンかオール０のパターンを出力手段３２ｂに与
える。出力手段３２ｂの各出力部２８（１６）〜２８
（３１）では、対応の信号線１９にて入力された情報と
パターン切換手段３０ｂから出力されるパターンの対応
のビット情報、つまり、パターン切換手段３０ｂの対応
のアンド回路３１からの情報の排他的論理和を演算して
読み出しデータとして対応のデータ出力線ＤＬに出力す
る。

【００８４】従って、テータ出力線ＤＬ０〜ＤＬ３１に
現れた情報は、行アドレス信号Ｘ０〜Ｘ６及び列アドレ
ス信号Ｙ０〜Ｙ２によって選択された各メモリセル群３
（０）〜３（３１）の１つのメモリセルの情報、つま
り、１ワード（３２ビット）の読み出しデータ（記憶す
べきデータ）である。このようにして１ワード単位でメ
モリセルアレイ１からデータが読み出される。読みだし
期間終了後は、上記した実施の形態３と同様にプリチャ
ージ期間になり、上記した実施の形態３と同様なプリチ
ャージ動作が行われる。

【００８５】このように構成された読み出し専用半導体
記憶装置にあっても、上記した実施の形態３と同様な効
果を奏するものである。特に、１ワードの上位側ビット
がインストラクションを、下位側ビットがそれのアドレ
スを示すようなデータを記憶するインストラクションＲ
ＯＭのように、上位側ビットと下位側ビットに特異性が
あるデータに対してはさらに消費電力の低減化が図れ
る。

【００８６】実施の形態５．図１０は本発明の実施の形
態５を示すものである。この実施の形態５は、上記した
実施の形態３に示したものがメモリセルアレイ１全体に
対して１つの特定パターンを設定し、この特定パターン
に基づいて、１ワード毎にメモリセル２に記憶されるデ
ータ（書き込みデータ）を変換情報か非変換情報かにし
ているのに対して、メモリセルアレイ１を行方向に２分
割、つまり、この実施の形態３では第０行から第６３行
を第１のアレイ１Ａとするとともに、第６４行から第１
２７行を第２のアレイ４Ｂとし、第１及び第２のアレイ
１Ａ、１Ｂ毎に特定パターンを設定し、各アレイ１Ａ、
１Ｂ毎に特定パターンに基づいて、１ワード毎にメモリ
セル２に記憶されるデータ（書き込みデータ）を変換情
報か非変換情報かにしている点で相違するだけであり、
その他の点は同様である。従って、相違点を主として以
下に説明する。なお、図１０において、上記した実施の
形態３を示す図７に符された符号と同一符号は同一また
は相当部分を示している。

【００８７】図１０において、出力回路２７は、第１及
び第２の特定パターン記憶部２９ａ、２９ｂと、パター
ン選択手段３３と、パターン切換手段３０と、出力手段
３２とを備えている。第１の特定パターン記憶部２９ａ
はメモリセルアレイ１の第１のアレイ４Ａに対応して設
けられ、各メモリセル群３（０）〜３（３１）の列数と
同じ数のビット数（この実施の形態５では３２ビット）
からなる第１の特定パターンを記憶する。第２の特定パ
ターン記憶部２９ｂはメモリセルアレイ１の第２のアレ
イ４Ｂに対応して設けられ、各メモリセル群３（０）〜
３（３１）の列数と同じ数のビット数からなる第２の特
定パターンを記憶する。各特定パターン記憶部２９ａ、
２９ｂにおいて、「０」の情報の記憶部は接地電位ノー
ドであり、「１」の情報の記憶部は電源電位ノードであ
る。

【００８８】第１の特定パターン記憶部２９ａに記憶さ
れる第１の特定パターンは、上記した実施の形態３に示
した第１ないし第３の方法によって第１のアレイ１Ａに
記憶される全ワードに基づいて設定される。第２の特定
パターン記憶部２９ｂに記憶される第２の特定パターン
は、上記した実施の形態３に示した第１ないし第３の方
法によって第２のアレイ１Ｂに記憶される全ワードに基
づいて設定される。従って、第１及び第２の特定パター
ンは、第１及び第２のアレイ１Ａ、１Ｂそれぞれに適し
たパターンが設定される。

【００８９】パターン選択手段３３は第１及び第２の特
定パターン記憶記憶部２９ａ、２９ｂからの第１及び第
２の特定パターンを行アドレス信号、この実施の形態５
では行アドレス信号の最上位アドレス信号Ｘ０に基づい
て第１及び第２の特定パターンのいずれか一方の特定パ
ターンを選択出力するパターン選択手段で、特定パター
ンの各ビットに対応して、最上位アドレス信号Ｘ０の反
転又は非反転信号がゲート電極に入力される２つのＭＯ
Ｓトランジスタを有する構成にされている。

【００９０】パターン切換手段３０はフラグ用ビット線
選択手段２０にて選択されたフラグ用ビット線ＢＬ０〜
ＢＬ７に現れた情報を受け、受けた情報が変換情報を示
すとパターン選択手段３３にて選択出力された特定パタ
ーンを出力し、非変換情報を示すと非特定パターン、こ
の実施の形態５ではオール０のパターンを出力する。パ
ターン切換手段３０は上記した実施の形態３と同様の構
成をしている。出力手段３２はビット線選択手段１３の
複数のビット線選択部１３（０）〜１３（３１）に対応
して設けられる複数の出力部２８（０）〜２８（３１）
を有する。各出力部２８（０）〜２８（３１）は上記し
た実施の形態３と同様の構成をしている。

【００９１】このように構成された読み出し専用半導体
記憶装置にあっても、メモリセルアレイ１を行方向に２
分割しているものの、行アドレス信号Ｘ０〜Ｘ６及び列
アドレス信号Ｙ０〜Ｙ２によって選択されたメモリセル
２に記憶された情報が読み出され、信号線１９（０）〜
１９（３１）に現れるまでの動作は上記した実施の形態
３（実施の形態１と同様）に示したものの動作と全く同
じである。また、行アドレス信号Ｘ０〜Ｘ６及び列アド
レス信号Ｙ０〜Ｙ２によって選択されたフラグメモリセ
ル群４のフラグメモリセル５に記憶された情報が読み出
され、信号線２５に現れるまでの動作も上記した実施の
形態３（実施の形態１と同様）に示したものと同様であ
る。

【００９２】このようにして信号線１９（０）〜１９
（３１）に現れた情報及び信号線２５に現れた情報は、
出力回路２７に入力される。出力回路２７では、行アド
レス信号の最上位アドレス信号を受けたパターン選択手
段３３が、行アドレス信号Ｘ０〜Ｘ６によって選択され
るメモリセル２がメモリセルアレイ１の第１及び第２の
アレイ１Ａ、１Ｂのいずれかに存在するかを判断し、第
１及び第２の特定パターン記憶部２９ａ、２９ｂのいず
れか一方からの特定パターンを選択出力する。そして、
信号線２５に現れた情報に基づき、パターン切換手段３
０がパターン選択手段３３によって選択出力された特定
パターンかオール０のパターンを出力手段３２に与え
る。出力手段３２の各出力部２８（０）〜２８（３１）
では、対応の信号線１９にて入力された情報とパターン
切換手段３０から出力されるパターンの対応のビット情
報、つまり、パターン切換手段３０の対応のアンド回路
３１からの情報の排他的論理和を演算して読み出しデー
タとして対応のデータ出力線ＤＬに出力する。

【００９３】従って、テータ出力線ＤＬ０〜ＤＬ３１に
現れた情報は、行アドレス信号Ｘ０〜Ｘ６及び列アドレ
ス信号Ｙ０〜Ｙ２によって選択された各メモリセル群３
（０）〜３（３１）の１つのメモリセルの情報、つま
り、１ワード（３２ビット）の読み出しデータ（記憶す
べきデータ）である。このようにして１ワード単位でメ
モリセルアレイ１からデータが読み出される。読みだし
期間終了後は、上記した実施の形態３と同様にプリチャ
ージ期間になり、上記した実施の形態３と同様なプリチ
ャージ動作が行われる。

【００９４】このように構成された読み出し専用半導体
記憶装置にあっても、上記した実施の形態３と同様な効
果を奏するものである。特に、メモリセルアレイ１に記
憶されるデータに、行方向の偏りがある場合に対しては
さらに消費電力の低減化が図れる。なお、この実施の形
態５においては、メモリセルアレイ１を行方向に２分割
したものを示したが、２分割に限られるものではなく、
３分割以上に分割し、各分割されたアレイに対してそれ
ぞれ特定パターンを設定し、パターン選択手段３３によ
って行アドレス信号に応じて選択出力するようにしても
よい。

【００９５】実施の形態６．図１１は本発明の実施の形
態６を示すものである。この実施の形態６は、上記した
実施の形態３に示したものがメモリセルアレイ１に対し
て１つの特定パターンを設定し、この特定パターンに基
づいて、１ワード毎にメモリセル２に記憶されるデータ
（書き込みデータ）を変換情報か非変換情報かにしてい
るのに対して、メモリセルアレイ１に対して２つの特定
パターンを設定し、１ワード毎にメモリセル２に記憶さ
れるデータを第１の特定パターンによる第１の変換情報
か第２の特定パターンによる第２の変換情報かにしてい
る点で相違するだけであり、その他の点は同様である。
従って、相違点を主として以下に説明する。なお、図１
１において、上記した実施の形態３を示す図７に符され
た符号と同一符号は同一または相当部分を示している。

【００９６】図１１において、メモリセルアレイ１のメ
モリセル２には１ワード毎に次の規則に基づいて書き込
みデータが決められ、記憶されている。すなわち、記憶
されるべき１ワードのデータと１ワード分に相当する３
２ビットの第１の特定パターンとの排他的論理和である
第１の変換情報を求めるとともに、１ワード分に相当す
る３２ビットの第２の特定パターンとの排他的論理和で
ある第２の変換情報を求め、第１の変換情報における
「０」の情報の数と第２の変換情報における「０」の情
報の数とを比較し、「０」の情報の少ない方を書き込み
データとする。この書き込みデータがメモリセル５に書
き込まれる。フラグメモリセル群４のフラグメモリ５に
は、メモリセルアレイ１における対応の１ワードの書き
込みデータが第１の変換情報であるか第２の変換情報で
あるかを示す「０」または「１」の情報を記憶してい
る。

【００９７】出力回路２７は、フラグ用選択手段２０に
て選択されたフラグ用ビット線ＢＬ０〜ＢＬ７に現れた
情報に基づき、ビット線選択手段１３の複数のビット線
選択部１３（０）〜１３（３１）にて選択されたビット
線ＢＬ０〜ＢＬ７に現れた情報を第１又は第２の特定パ
ターンのいずれかに従って変換し、出力する。出力回路
２７は、第１及び第２の特定パターン記憶部２９ａ、２
９ｂと、パターン切換手段３４と、出力手段３２とを備
えている。第１の特定パターン記憶部２９ａはメモリセ
ルアレイ１における各メモリセル群３（０）〜３（３
１）の列数と同じ数のビット数（この実施の形態６では
３２ビット）からなる第１の特定パターンを記憶する。
第２の特定パターン記憶部２９ｂはメモリセルアレイ１
における各メモリセル群３（０）〜３（３１）の列数と
同じ数のビット数からなる第２の特定パターンを記憶す
る。特定パターン記憶部２９において、「０」の情報の
記憶部は接地電位ノードであり、「１」の情報の記憶部
は電源電位ノードである。

【００９８】パターン切換手段３０はフラグ用ビット線
選択手段２０にて選択されたフラグ用ビット線ＢＬ０〜
ＢＬ７に現れた情報を受け、受けた情報が第１の変換情
報を示すと第１の特定パターン記憶部２９ａからの第１
の特定パターンを出力し、第２の変換情報を示すと第２
の特定パターン記憶部２９ｂからの第２の特定パターン
を出力する。パターン切換手段３４は１ワードの各ビッ
トに対応して、フラグ用ビット線選択手段２０にて選択
されたフラグ用ビット線ＢＬ０〜ＢＬ７に現れた情報、
つまり、信号線２５にて伝達される情報の反転又は非反
転信号がゲート電極に入力される２つのＭＯＳトランジ
スタを有する構成にされている。

【００９９】出力手段３２はビット線選択手段１３の複
数のビット線選択部１３（０）〜１３（３１）に対応し
て設けられる複数の出力部２８（０）〜２８（３１）を
有する。各出力部２８（０）〜２８（３１）は対応の信
号線１９（０）〜１９（３１）に接続されて対応のビッ
ト線選択部１３（０）〜１３（３１）にて選択されたビ
ット線ＢＬ０〜ＢＬ７に現れた情報と、パターン切換手
段３０から出力されるパターンにおける対応のビット情
報を受ける。各出力部２８（０）〜２８（３１）は受け
たパターン切換手段３０からのビット情報に基づき受け
た情報を反転または非反転して出力する排他的論理和回
路（ＥＸ−ＯＲ回路）である。

【０１００】そして、第１及び第２の特定パターン記憶
部２９に記憶される第１及び第２の特定パターンは、以
下のようにして設定される。つまり、メモリセルアレイ
１に記憶される全ワードについてデータのパターンを調
査し、最も数の多いパターンを第１の特定パターンと
し、２番目に数の多いパターンを第２の特定パターンと
する。この場合、メモリセルアレイ１に書き込まれるデ
ータ及びフラグ用ビット線群４に書き込まれるビット情
報は以下のようになる。つまり、第１の特定パターンに
された最も数の多いパターンからなる１ワードにおける
データは、第１の特定パターンと排他的論理和を演算さ
れたデータであるため、全て１の情報になる。このワー
ドに対応するフラグ用ビット線群４のフラグメモリセル
５には書き込まれたデータが第１の変換情報を示す
「０」の情報が書き込まれる。また、２番目に数の多い
パターンからなる１ワードにおけるデータは、第２の特
定パターンと排他的論理和を演算されたデータであるた
め、全て１の情報になる。このワードに対応するフラグ
用ビット線群４のフラグメモリセル５には書き込まれた
データが第２の変換情報を示す「１」の情報が書き込ま
れる。

【０１０１】残りのワードに対する書き込まれるデータ
は、まず、記憶されるべきデータと第１の特定パターン
との排他的論理和を演算され、第１の変換情報が求めら
れ、第２の特定パターンとの排他的論理和を演算され、
第２の変換情報が求められる。これら第１の変換情報と
第２の変換情報との「０」の数が比較され、「０」の数
の少ない方が書き込みデータとされる。各ワードに対応
するフラグ用ビット線群４のフラグメモリセル５には書
き込まれたデータが第１の変換情報であると「０」の情
報を、第２の変換情報であると「１」の情報を書き込ま
れる。

【０１０２】このようにメモリセルアレイ１に記憶され
る最も数の多いパターンを第１の特定パターンに、２番
目に数の多いパターンを第２の特定パターンに設定した
ものにおいては、第１及び第２の特定パターンを容易に
設定でき、しかも効率よく、メモリセルアレイ１内にお
ける「０」の情報が書き込まれるメモリセル２の数を減
らせる。なお、第１及び第２の特定パターンの設定を、
最も数の多いパターンと３番目に数の多いパターン、最
も数の多いパターンと４番目に数の多いパターン、２番
目に数の多いパターンと３番目に数の多いパターン、３
番目に数の多いパターンと４番目に数の多いパターン等
の組み合わせに設定しても良い。この場合、メモリセル
アレイ１内における「０」の情報が書き込まれるメモリ
セル２の数がなるべく少なくなる組み合わせを選択する
と良い。

【０１０３】このように構成された読み出し専用半導体
記憶装置にあっても、行アドレス信号Ｘ０〜Ｘ６及び列
アドレス信号Ｙ０〜Ｙ２によって選択されたメモリセル
２に記憶された情報が読み出され、信号線１９（０）〜
１９（３１）に現れるまでの動作は上記した侍史の形態
３（実施の形態１と同様）に示したものの動作と全く同
じである。また、行アドレス信号Ｘ０〜Ｘ６及び列アド
レス信号Ｙ０〜Ｙ２によって選択されたフラグメモリセ
ル群４のフラグメモリセル５に記憶された情報が読み出
され、信号線２５に現れるまでの動作も上記した実施の
形態３（実施の形態１と同様）に示したものと同様であ
る。

【０１０４】このようにして信号線１９（０）〜１９
（３１）に現れた情報及び信号線２５に現れた情報は出
力回路２７に入力される。出力回路２７では、信号線２
５に現れた情報に基づき、パターン切換手段３４が第１
の特定パターン記憶部２９ａに記憶された第１の特定パ
ターンか第２の特定パターン記憶部２９ｂに記憶された
第２の特定パターンかを出力手段３２に与える。出力手
段３２の各出力部２８（０）〜２８（３１）では、対応
の信号線１９にて入力された情報とパターン切換手段３
０から出力されるパターンの対応のビット情報の排他的
論理和を演算して読み出しデータとして対応のデータ出
力線ＤＬに出力する。

【０１０５】従って、テータ出力線ＤＬ０〜ＤＬ３１に
現れた情報は、行アドレス信号Ｘ０〜Ｘ６及び列アドレ
ス信号Ｙ０〜Ｙ２によって選択された各メモリセル群３
（０）〜３（３１）の１つのメモリセルの情報、つま
り、１ワード（３２ビット）の読み出しデータ（記憶す
べきデータ）である。このようにして１ワード単位でメ
モリセルアレイ１からデータが読み出される。読みだし
期間終了後は、上記した実施の形態３と同様にプリチャ
ージ期間になり、上記した実施の形態３と同様なプリチ
ャージ動作が行われる。

【０１０６】上記のように構成された読み出し半導体記
憶装置にあっては、１ワード単位でメモリセル５に記憶
すべきデータを、第１の特定パターンに基づく第１の変
換情報とするか、第２の特定パターンに基づく第２の変
換情報とするかを判断して書き込み、読み出すときはフ
ラグメモリセル群４のフラグメモリセル５に記憶された
フラグ情報（フラグビット）に基づいて書き込みデータ
を第１又は第２の特定パターンと排他的論理和を演算し
て出力するので、メモリセルアレイ１における「０」の
情報が書き込まれるメモリセルの数を効率よく減らせ、
電力消費の低減を好適に行なえる。

【０１０７】なお、消費電力の低減化が図れる点につい
て、以下簡単な具体例を用いて説明を加える。上記した
実施の形態６においては、１ワードは３２ビットである
が、電力消費の低減が理解できれば良いので、記述の簡
単化のために、１ワードが１４ビットである場合につい
て簡単に説明する。図１２に記憶すべきデータと実際に
メモリセル２に書き込まれるデータを７ワード分示す。
この図１２から明らかなように、記憶すべきデータが第
１及び第２の特定パターンとそれぞれ同じであると書き
込みデータはオール１のデータになる。そして、記憶す
べきデータをそのままメモリセル２に書き込んだ場合に
対して「０」の情報の書き込まれるメモリセル２が４７
個から１６個に低減される（略６６パーセントの低
減）。このことから、実施の形態６に示した８×１２８
ワード（３２ビット／ワード）において、「０」の情報
の書き込まれるメモリセル２が大幅に削減できることが
理解される。大容量になればなるほど削減効果が現れ、
電力消費に対して好適な効果が得られる。特に、マイク
ロプロセッサの命令ＲＯＭデータのようにあるビットの
「０」と「１」の発生確率に著しく偏りがある場合など
に特に効果的に「０」の数を減らすことができる。しか
も、実施の形態３と同様に、回路規模の増大及び高集積
化の阻害を抑制できる効果を有する。

【０１０８】なお、上記実施の形態６では、第１の特定
パターンと第２の特定パターンを用いたものを示した
が、第１ないし第４の特定パターンを用いたものであっ
ても良い。この場合、第１ないし第４の特定パターンの
設定は、メモリセルアレイ１に記憶される最も数の多い
パターンを第１の特定パターンに、２番目に数の多いパ
ターンを第２の特定パターンに、３番目に数の多いパタ
ーンを第３の特定パターンに、４番目に数の多いパター
ンを第４の特定パターンにすればよい。また、メモリセ
ルアレイ１に記憶される各ワードに対するフラグメモリ
セル群のフラグメモリは２ビットで構成すれば良い。要
するに、複数（２のべき乗がよい）の特定パターンを用
いることによって、さらにきめ細かくメモリセルアレイ
１における「０」の情報が書き込まれるメモリセル２の
数を減らせる。

【０１０９】

【発明の効果】本発明の第１の発明は、複数行及び複数
列に配設され、それぞれが「０」または「１」の情報を
記憶する複数のメモリセルを有するメモリセル群を複数
列備えるメモリセルアレイと、各メモリセル群と同数の
複数行複数列に配設される複数のフラグメモリセルを有
し、各フラグメモリセルが複数のメモリセル群における
対応の行及び対応の列に配設されるメモリセルに記憶さ
れた情報が記憶すべきデータを変換して記憶された変換
情報であるかそのまま記憶された非変換情報であるかを
示す「０」または「１」の情報を記憶するフラグメモリ
セル群と、各メモリセル群に対応して設けられる複数の
ビット線群に対応して設けられる複数のビット線選択部
を有し、各ビット線選択部がビット線選択信号を受けて
対応のビット線群のいずれか１つのビット線を選択する
ビット線選択手段と、ビット線選択信号を受けて、フラ
グメモリセル群に対応して設けられるフラグ用ビット線
群のいずれか１つのフラグ用ビット線を選択するフラグ
用ビット線選択手段と、フラグ用ビット線選択手段にて
選択されたフラグ用ビット線に現れた情報に基づきビッ
ト線選択手段の複数のビット線選択部にて選択されたビ
ット線に現れた情報を変換して出力するかそのまま出力
する出力回路とを設けたので、回路規模の増大及び高集
積化の阻害を抑制した上で、消費電力の低減を図れると
いう効果を有する。

【０１１０】本発明の第２の発明は、第１の発明におい
て、出力回路を、ビット線選択手段の複数のビット線選
択部に対応して設けられる複数の出力部を有するものと
し、かつ、各出力部がフラグ用ビット線選択手段にて選
択されたフラグ用ビット線に現れた情報に基づき対応の
ビット線選択部にて選択されたビット線に現れた情報を
反転または非反転して出力するものとしたので、第１の
発明の効果を有するとともに、出力回路の半導体基板上
への設計裕度が向上するという効果を有する。

【０１１１】本発明の第３の発明は、第１の発明におい
て、出力回路を、メモリセルアレイにおけるメモリセル
群の列数と同じ数のビット数からなる特定パターンを記
憶する特定パターン記憶部と、フラグ用ビット線選択手
段にて選択されたフラグ用ビット線に現れた情報を受
け、受けた情報が変換情報を示すと特定パターン記憶部
からの特定パターンを出力し、非変換情報を示すと非特
定パターンを出力するパターン切換手段と、ビット線選
択手段の複数のビット線選択部に対応して設けられ、そ
れぞれが対応のビット線選択部にて選択されたビット線
に現れた情報と、パターン切換手段から出力されるパタ
ーンにおける対応のビット情報を受け、受けたパターン
切換手段からのビット情報に基づき受けた情報を反転ま
たは非反転して出力する複数の出力部とを有するものと
したしたので、第１の発明の効果を有するとともに、好
適な消費電力の低減が図れるとともに、出力回路の半導
体基板上への設計裕度が向上するという効果を有する。

【０１１２】本発明の第４の発明は、複数行及び複数列
に配設され、それぞれが「０」または「１」の情報を記
憶する複数のメモリセルを有するメモリセル群を複数列
備え、上位側アレイと下位側アレイに分割されるメモリ
セルアレイと、このメモリセルアレイの上位側及び下位
側アレイに対応して上位側群及び下位側群を有し、上位
側群及び下位側群それぞれが各メモリセル群と同数の複
数行複数列に配設される複数のフラグメモリセルを有
し、各フラグメモリセルが上記メモリセルアレイの対応
の上位側又は下位側アレイの複数のメモリセル群におけ
る対応の行及び対応の列に配設されるメモリセルに記憶
された情報が記憶すべきデータを変換して記憶された変
換情報であるかそのまま記憶された非変換情報であるか
を示す「０」または「１」の情報を記憶するフラグメモ
リセル群と、各メモリセル群に対応して設けられる複数
のビット線群に対応して設けられる複数のビット線選択
部を有し、各ビット線選択部がビット線選択信号を受け
て対応のビット線群のいずれか１つのビット線を選択
し、複数のビット線群の上位側群及び下位側群に対応し
て上位側群及び下位側群に分割されるビット線選択手段
と、フラグメモリセル群の上位側群及び下位側群に対応
して上位側群及び下位側群に分割されて設けられるフラ
グ用ビット線群の上位側群及び下位側群に対応して上位
側フラグ用ビット線選択部及び下位側フラグ用ビット線
選択部が設けられ、各選択部がビット線選択信号を受け
て上記フラグ用ビット線群の対応の群のいずれか１つの
フラグ用ビット線を選択するフラグ用ビット線選択手段
と、ビット線選択手段の上位側群及び下位側群に対応し
て上位側回路及び下位側回路に分割されて設けられ、上
位側回路及び下位側回路それぞれがフラグ用ビット線選
択手段の対応のフラグ用ビット線選択部にて選択された
フラグ用ビット線に現れた情報に基づきビット線選択手
段の対応の群の複数のビット線選択部にて選択されたビ
ット線に現れた情報を変換して出力するかそのまま出力
する出力回路とを設けたので、回路規模の増大及び高集
積化の阻害を抑制した上で、消費電力の低減を図れると
いう効果を有する。

【０１１３】本発明の第５の発明は、複数行及び複数列
に配設され、それぞれが「０」または「１」の情報を記
憶する複数のメモリセルを有するメモリセル群を複数列
備えるメモリセルアレイと、各メモリセル群と同数の複
数行複数列に配設される複数のフラグメモリセルを有
し、各フラグメモリセルが複数のメモリセル群における
対応の行及び対応の列に配設されるメモリセルに記憶さ
れた情報が記憶すべきデータを第１の特定パターンに基
づいて変換して記憶された第１の変換情報であるか第２
の特定パターンに基づいて変換して記憶された第２の変
換情報であるかを示す「０」または「１」の情報を記憶
するフラグメモリセル群と、各メモリセル群に対応して
設けられる複数のビット線群に対応して設けられる複数
のビット線選択部を有し、各ビット線選択部がビット線
選択信号を受けて対応のビット線群のいずれか１つのビ
ット線を選択するビット線選択手段、ビット線選択信号
を受けて、フラグメモリセル群に対応して設けられるフ
ラグ用ビット線群のいずれか１つのフラグ用ビット線を
選択するフラグ用ビット線選択手段と、フラグ用ビット
線選択手段にて選択されたフラグ用ビット線に現れた情
報に基づきビット線選択手段の複数のビット線選択部に
て選択されたビット線に現れた情報を第１又は第２の特
定パターンのいずれかに従って変換して出力する出力回
路とを設けたので、回路規模の増大及び高集積化の阻害
を抑制した上で、消費電力の低減を図れるという効果を
有する。

【図面の簡単な説明】

【図１】 本発明の実施の形態１を示すブロック図で
ある。

【図２】 本発明の実施の形態１を示す回路図であ
る。

【図３】 本発明の実施の形態１における各信号のタ
イミングを示す図である。

【図４】 本発明の実施の形態１における記憶すべき
データと書き込みデータの一例を示す図である。

【図５】 本発明の実施の形態２を示すブロック図で
ある。

【図６】 本発明の実施の形態２における記憶すべき
データと書き込みデータの一例を示す図である。

【図７】 本発明の実施の形態３を示すブロック図で
ある。

【図８】 本発明の実施の形態３における記憶すべき
データと書き込みデータの一例を示す図である。

【図９】 本発明の実施の形態４を示すブロック図で
ある。

【図１０】 本発明の実施の形態５を示すブロック図で
ある。

【図１１】 本発明の実施の形態６を示すブロック図で
ある。

【図１２】 本発明の実施の形態６における記憶すべき
データと書き込みデータの一例を示す図である。

【符号の説明】

１ メモリセルアレイ、２ メモリセル、３（０）〜３
（３１） メモリセル群、４ フラグメモリセル群、５
フラグメモリセル、７（０）〜７（３１）ビット線群、
８ フラグ用ビット線群、９ 第１のプリチャージ手
段、 １１第２のプリチャージ手段、１３ ビット線選
択手段、２０ フラク用ビット線選択手段、２７ 出力
回路、２８（０）〜２８（３１） 出力部、ＷＬ０〜Ｗ
Ｌ１２７ ワード線、ＢＬ０〜ＢＬ７ ビット線

Claims (14)

【特許請求の範囲】
1. 【請求項１】 複数行及び複数列に配設され、それぞれ
   が「０」または「１」の情報を記憶する複数のメモリセ
   ルを有するメモリセル群を複数列備えるメモリセルアレ
   イ、 上記各メモリセル群と同数の複数行複数列に配設される
   複数のフラグメモリセルを有し、各フラグメモリセルが
   上記複数のメモリセル群における対応の行及び対応の列
   に配設されるメモリセルに記憶された情報が記憶すべき
   データを変換して記憶された変換情報であるかそのまま
   記憶された非変換情報であるかを示す「０」または
   「１」の情報を記憶するフラグメモリセル群、 複数行に配設され、それぞれが対応の行に配設される複
   数のメモリセル及び複数のフラグメモリに接続される複
   数のワード線、 上記各メモリセル群に対応して設けられ、それぞれが複
   数列に配設される複数のビット線を有し、各ビット線が
   対応のメモリセル群における対応の列に配設される複数
   のメモリセルに接続される複数のビット線群、 上記フラグメモリセル群に対応して複数列に配設される
   複数のフラグ用ビット線を有し、各フラグ用ビット線が
   上記フラグメモリセル群における対応の列に配設される
   複数のフラグメモリセルに接続されるフラグ用ビット線
   群、 上記複数のビット線群の複数のビット線をプリチャージ
   するための第１のプリチャージ手段、 上記フラグ用ビット線群の複数のフラグ用ビット線をプ
   リチャージするための第２のプリチャージ手段、 上記複数のビット線群に対応して設けられる複数のビッ
   ト線選択部を有し、各ビット線選択部がビット線選択信
   号を受けて対応のビット線群のいずれか１つのビット線
   を選択するビット線選択手段、 上記ビット線選択信号を受けて上記フラグ用ビット線群
   のいずれか１つのフラグ用ビット線を選択するフラグ用
   ビット線選択手段、 上記フラグ用ビット線選択手段にて選択されたフラグ用
   ビット線に現れた情報に基づき上記ビット線選択手段の
   複数のビット線選択部にて選択されたビット線に現れた
   情報を変換して出力するかそのまま出力する出力回路を
   備えた読み出し専用半導体記憶装置。
2. 【請求項２】 上記出力回路は、上記ビット線選択手段
   の複数のビット線選択部に対応して設けられる複数の出
   力部を有し、各出力部が上記フラグ用ビット線選択手段
   にて選択されたフラグ用ビット線に現れた情報に基づき
   対応のビット線選択部にて選択されたビット線に現れた
   情報を反転または非反転して出力することを特徴とする
   請求項１記載の読み出し専用半導体記憶装置。
3. 【請求項３】 上記第１のプリチャージ手段は、複数の
   ビット線群の複数のビット線に対応して設けられる複数
   のプリチャージ用トランジスタを有し、各プリチャージ
   用トランジスタが対応のビット線と電源電位が印加され
   る電源電位ノードとの間に接続され、 上記第２のプリチャージ手段は、フラグ用ビット線群の
   複数のフラグ用ビット線に対応して設けられる複数のプ
   リチャージ用トランジスタを有し、各プリチャージ用ト
   ランジスタが対応のフラグ用ビット線と上記電源電位ノ
   ードとの間に接続され、 上記ビット線選択手段の各ビット線選択部は、対応のビ
   ット線群の複数のビット線に対応して設けられ、それぞ
   れが対応のビット線と第１の共通ノードとの間に接続さ
   れ、制御電極に上記ビット線選択信号が入力される複数
   の選択用トランジスタと、上記第１の共通ノードと上記
   出力回路における対応の出力部に接続される信号線に接
   続されるバッファと、上記電源電位ノードと上記第１の
   共通ノードとの間に接続されるプリチャージ用トランジ
   スタとを有し、 上記フラグ用ビット線選択手段は、上記フラグ用ビット
   線群の複数のフラグ用ビット線に対応して設けられ、そ
   れぞれが対応のフラグ用ビット線と第２の共通ノードと
   の間に接続され、制御電極に上記ビット線選択信号が入
   力される複数の選択用トランジスタと、上記第２の共通
   ノードと上記出力回路における複数の出力部に接続され
   る信号線に接続されるインバータと、上記電源電位ノー
   ドと上記第２の共通ノードとの間に接続されるプリチャ
   ージ用トランジスタとを有し、 上記出力回路の各出力部は第１の入力端が上記ビット線
   選択手段における対応のビット線選択部に接続される信
   号線に接続され、第２の入力端が上記フラグ用ビット線
   選択手段に接続される信号線に接続され、出力端がデー
   タ線に接続される排他的論理和回路であることを特徴と
   する請求項２記載の読み出し専用半導体記憶装置。
4. 【請求項４】 上記出力回路は、 上記メモリセルアレイにおけるメモリセル群の列数と同
   じ数のビット数からなる特定パターンを記憶する特定パ
   ターン記憶部と、 上記フラグ用ビット線選択手段にて選択されたフラグ用
   ビット線に現れた情報を受け、受けた情報が変換情報を
   示すと特定パターン記憶部からの特定パターンを出力
   し、非変換情報を示すと非特定パターンを出力するパタ
   ーン切換手段と、 上記ビット線選択手段の複数のビット線選択部に対応し
   て設けられ、それぞれが対応のビット線選択部にて選択
   されたビット線に現れた情報と、パターン切換手段から
   出力されるパターンにおける対応のビット情報を受け、
   受けたパターン切換手段からのビット情報に基づき受け
   た情報を反転または非反転して出力する複数の出力部と
   を有することを特徴とする請求項１記載の読み出し専用
   半導体記憶装置。
5. 【請求項５】 上記出力回路は、 上記メモリセルアレイの複数行を分割した複数のアレイ
   に対応して設けられ、それぞれが上記メモリセルアレイ
   におけるメモリセル群の列数と同じ数のビット数からな
   リ、対応のアレイに対する特定パターンを記憶する複数
   の特定パターン記憶部と、 これら複数の特定パターン記憶部からの特定パターンを
   行アドレス信号に基づいて１つの特定パターンを選択出
   力するパターン選択手段と、 上記フラグ用ビット線選択手段にて選択されたフラグ用
   ビット線に現れた情報を受け、受けた情報が変換情報を
   示すとパターン選択手段からの特定パターンを出力し、
   非変換情報を示すと非特定パターンを出力するパターン
   切換手段と、 上記ビット線選択手段の複数のビット線選択部に対応し
   て設けられ、それぞれが対応のビット線選択部にて選択
   されたビット線に現れた情報と、パターン切換手段から
   出力されるパターンにおける対応のビット情報を受け、
   受けたビット情報に基づき受けた情報を反転または非反
   転して出力する複数の出力部とを有することを特徴とす
   る請求項１記載の読み出し専用半導体記憶装置。
6. 【請求項６】 上記第１のプリチャージ手段は、複数の
   ビット線群の複数のビット線に対応して設けられる複数
   のプリチャージ用トランジスタを有し、各プリチャージ
   用トランジスタが対応のビット線と電源電位が印加され
   る電源電位ノードとの間に接続され、 上記第２のプリチャージ手段は、フラグ用ビット線群の
   複数のフラグ用ビット線に対応して設けられる複数のプ
   リチャージ用トランジスタを有し、各プリチャージ用ト
   ランジスタが対応のフラグ用ビット線と上記電源電位ノ
   ードとの間に接続され、 上記ビット線選択手段の各ビット線選択部は、対応のビ
   ット線群の複数のビット線に対応して設けられ、それぞ
   れが対応のビット線と第１の共通ノードとの間に接続さ
   れ、制御電極に上記ビット線選択信号が入力される複数
   の選択用トランジスタと、上記第１の共通ノードと上記
   出力回路における対応の出力部に接続される信号線に接
   続されるバッファと、上記電源電位ノードと上記第１の
   共通ノードとの間に接続されるプリチャージ用トランジ
   スタとを有し、 上記フラグ用ビット線選択手段は、上記フラグ用ビット
   線群の複数のフラグ用ビット線に対応して設けられ、そ
   れぞれが対応のフラグ用ビット線と第２の共通ノードと
   の間に接続され、制御電極に上記ビット線選択信号が入
   力される複数の選択用トランジスタと、上記第２の共通
   ノードと上記出力回路における複数の出力部に接続され
   る信号線に接続されるインバータと、上記電源電位ノー
   ドと上記第２の共通ノードとの間に接続されるプリチャ
   ージ用トランジスタとを有し、 上記出力回路の各出力部は第１の入力端が上記ビット線
   選択手段における対応のビット線選択部に接続される信
   号線に接続され、第２の入力端が上記パターン切換手段
   からのパターンにおける対応のビット情報を伝達する信
   号線に接続され、出力端がデータ線に接続される排他的
   論理和回路であることを特徴とする請求項４又は請求項
   ５記載の読み出し専用半導体記憶装置。
7. 【請求項７】 複数行及び複数列に配設され、それぞれ
   が「０」または「１」の情報を記憶する複数のメモリセ
   ルを有するメモリセル群を複数列備え、上位側アレイと
   下位側アレイに分割されるメモリセルアレイ、 このメモリセルアレイの上位側及び下位側アレイに対応
   して上位側群及び下位側群を有し、上位側群及び下位側
   群それぞれが上記各メモリセル群と同数の複数行複数列
   に配設される複数のフラグメモリセルを有し、各フラグ
   メモリセルが上記メモリセルアレイの対応の上位側又は
   下位側アレイの複数のメモリセル群における対応の行及
   び対応の列に配設されるメモリセルに記憶された情報が
   記憶すべきデータを変換して記憶された変換情報である
   かそのまま記憶された非変換情報であるかを示す「０」
   または「１」の情報を記憶するフラグメモリセル群、 複数行に配設され、それぞれが対応の行に配設される複
   数のメモリセル及び複数のフラグメモリセルに接続され
   る複数のワード線、 上記各メモリセル群に対応して設けられ、それぞれが複
   数列に配設される複数のビット線を有し、各ビット線が
   対応のメモリセル群における対応の列に配設される複数
   のメモリセルに接続され、上記メモリセルアレイの上位
   側及び下位側アレイに対応して上位側群及び下位側群に
   分割される複数のビット線群、 上記フラグメモリセル群の上位側群及び下位側群に対応
   して上位側群及び下位側群に分割されて設けられ、上位
   側群及び下位側群それぞれが複数列に配設される複数の
   フラグ用ビット線を有し、各フラグ用ビット線が上記フ
   ラグメモリセル群の対応の群における対応の列に配設さ
   れる複数のフラグメモリセルに接続されるフラグ用ビッ
   ト線群、 上記複数のビット線群の複数のビット線をプリチャージ
   するための第１のプリチャージ手段、 上記フラグ用ビット線群の複数のフラグ用ビット線をプ
   リチャージするための第２のプリチャージ手段、 上記複数のビット線群に対応して設けられる複数のビッ
   ト線選択部を有し、各ビット線選択部がビット線選択信
   号を受けて対応のビット線群のいずれか１つのビット線
   を選択し、上記複数のビット線群の上位側群及び下位側
   群に対応して上位側群及び下位側群に分割されるビット
   線選択手段、 上記フラグ用ビット線群の上位側群及び下位側群に対応
   して上位側フラグ用ビット線選択部及び下位側フラグ用
   ビット線選択部が設けられ、各選択部が上記ビット線選
   択信号を受けて上記フラグ用ビット線群の対応の群のい
   ずれか１つのフラグ用ビット線を選択するフラグ用ビッ
   ト線選択手段、 上記ビット線選択手段の上位側群及び下位側群に対応し
   て上位側回路及び下位側回路に分割されて設けられ、上
   位側回路及び下位側回路それぞれが上記フラグ用ビット
   線選択手段の対応のフラグ用ビット線選択部にて選択さ
   れたフラグ用ビット線に現れた情報に基づき上記ビット
   線選択手段の対応の群の複数のビット線選択部にて選択
   されたビット線に現れた情報を変換して出力するかその
   まま出力する出力回路を備えた読み出し専用半導体記憶
   装置。
8. 【請求項８】 上記出力回路における上位側回路及び下
   位側回路それぞれは、上記ビット線選択手段の対応の群
   の複数のビット線選択部に対応して設けられる複数の出
   力部を有し、各出力部が上記フラグ用ビット線選択手段
   の対応のフラグ用ビット線選択部にて選択されたフラグ
   用ビット線に現れた情報に基づき対応のビット線選択部
   にて選択されたビット線に現れた情報を反転または非反
   転して出力することを特徴とする請求項７記載の読み出
   し専用半導体記憶装置。
9. 【請求項９】 上記第１のプリチャージ手段は、複数の
   ビット線群の複数のビット線に対応して設けられる複数
   のプリチャージ用トランジスタを有し、各プリチャージ
   用トランジスタが対応のビット線と電源電位が印加され
   る電源電位ノードとの間に接続され、 上記第２のプリチャージ手段は、フラグ用ビット線群の
   複数のフラグ用ビット線に対応して設けられる複数のプ
   リチャージ用トランジスタを有し、各プリチャージ用ト
   ランジスタが対応のフラグ用ビット線と上記電源電位ノ
   ードとの間に接続され、 上記ビット線選択手段の各ビット線選択部は、対応のビ
   ット線群の複数のビット線に対応して設けられ、それぞ
   れが対応のビット線と第１の共通ノードとの間に接続さ
   れ、制御電極に上記ビット線選択信号が入力される複数
   の選択用トランジスタと、上記第１の共通ノードと上記
   出力回路における対応の出力部に接続される信号線に接
   続されるバッファと、上記電源電位ノードと上記第１の
   共通ノードとの間に接続されるプリチャージ用トランジ
   スタとを有し、 上記フラグ用ビット線選択手段の各フラグ用ビット線選
   択部は、対応のフラグ用ビット線群の複数のフラグ用ビ
   ット線に対応して設けられ、それぞれが対応のフラグ用
   ビット線と第２の共通ノードとの間に接続され、制御電
   極に上記ビット線選択信号が入力される複数の選択用ト
   ランジスタと、上記第２の共通ノードと上記出力回路の
   対応の回路における複数の出力部に接続される信号線に
   接続されるインバータと、上記電源電位ノードと上記第
   ２の共通ノードとの間に接続されるプリチャージ用トラ
   ンジスタとを有し、 上記出力回路の各出力部は第１の入力端が上記ビット線
   選択手段の対応の群における対応のビット線選択部に接
   続される信号線に接続され、第２の入力端が上記フラグ
   用ビット線選択手段の対応のフラグ用ビット線選択部に
   接続される信号線に接続され、出力端がデータ線に接続
   される排他的論理和回路であることを特徴とする請求項
   ８記載の読み出し専用半導体記憶装置。
10. 【請求項１０】 上記出力回路における上位側回路及び
    下位側回路それぞれは、 上記メモリセルアレイにおけるメモリセル群の列数と同
    じ数のビット数からなり、対応の上位側又は下位側アレ
    イに対する特定パターンを記憶する特定パターン記憶部
    と、 上記フラグ用ビット線選択手段の対応のフラグ用ビット
    線選択部にて選択されたフラグ用ビット線に現れた情報
    を受け、受けた情報が変換情報を示すと特定パターン記
    憶部からの特定パターンを出力し、非変換情報を示すと
    非特定パターンを出力するパターン切換手段と、 上記ビット線選択手段の対応の群における複数のビット
    線選択部に対応して設けられ、それぞれが対応のビット
    線選択部にて選択されたビット線に現れた情報と、パタ
    ーン切換手段から出力されるパターンにおける対応のビ
    ット情報を受け、受けたパターン切換手段からのビット
    情報に基づき受けた情報を反転または非反転して出力す
    る複数の出力部とを有することを特徴とする請求項７記
    載の読み出し専用半導体記憶装置。
11. 【請求項１１】 上記第１のプリチャージ手段は、複数
    のビット線群の複数のビット線に対応して設けられる複
    数のプリチャージ用トランジスタを有し、各プリチャー
    ジ用トランジスタが対応のビット線と電源電位が印加さ
    れる電源電位ノードとの間に接続され、 上記第２のプリチャージ手段は、フラグ用ビット線群の
    複数のフラグ用ビット線に対応して設けられる複数のプ
    リチャージ用トランジスタを有し、各プリチャージ用ト
    ランジスタが対応のフラグ用ビット線と上記電源電位ノ
    ードとの間に接続され、 上記ビット線選択手段の各ビット線選択部は、対応のビ
    ット線群の複数のビット線に対応して設けられ、それぞ
    れが対応のビット線と第１の共通ノードとの間に接続さ
    れ、制御電極に上記ビット線選択信号が入力される複数
    の選択用トランジスタと、上記第１の共通ノードと上記
    出力回路における対応の出力部に接続される信号線に接
    続されるバッファと、上記電源電位ノードと上記第１の
    共通ノードとの間に接続されるプリチャージ用トランジ
    スタとを有し、 上記フラグ用ビット線選択手段の各フラグ用ビット線選
    択部は、対応のフラグ用ビット線群の複数のフラグ用ビ
    ット線に対応して設けられ、それぞれが対応のフラグ用
    ビット線と第２の共通ノードとの間に接続され、制御電
    極に上記ビット線選択信号が入力される複数の選択用ト
    ランジスタと、上記第２の共通ノードと上記出力回路の
    対応の回路における複数の出力部に接続される信号線に
    接続されるインバータと、上記電源電位ノードと上記第
    ２の共通ノードとの間に接続されるプリチャージ用トラ
    ンジスタとを有し、 上記出力回路の各出力部は第１の入力端が上記ビット線
    選択手段の対応の群における対応のビット線選択部に接
    続される信号線に接続され、第２の入力端が対応のパタ
    ーン切換手段からのパターンにおける対応のビット情報
    を伝達する信号線に接続され、出力端がデータ線に接続
    される排他的論理和回路であることを特徴とする請求項
    １０記載の読み出し専用半導体記憶装置。
12. 【請求項１２】 複数行及び複数列に配設され、それぞ
    れが「０」または「１」の情報を記憶する複数のメモリ
    セルを有するメモリセル群を複数列備えるメモリセルア
    レイ、 上記各メモリセル群と同数の複数行複数列に配設される
    複数のフラグメモリセルを有し、各フラグメモリセルが
    上記複数のメモリセル群における対応の行及び対応の列
    に配設されるメモリセルに記憶された情報が記憶すべき
    データを第１の特定パターンに基づいて変換して記憶さ
    れた第１の変換情報であるか第２の特定パターンに基づ
    いて変換して記憶された第２の変換情報であるかを示す
    「０」または「１」の情報を記憶するフラグメモリセル
    群、 複数行に配設され、それぞれが対応の行に配設される複
    数のメモリセル及び複数のフラグメモリに接続される複
    数のワード線、 上記各メモリセル群に対応して設けられ、それぞれが複
    数列に配設される複数のビット線を有し、各ビット線が
    対応のメモリセル群における対応の列に配設される複数
    のメモリセルに接続される複数のビット線群、 上記フラグメモリセル群に対応して複数列に配設される
    複数のフラグ用ビット線を有し、各フラグ用ビット線が
    上記フラグメモリセル群における対応の列に配設される
    複数のフラグメモリセルに接続されるフラグ用ビット線
    群、 上記複数のビット線群の複数のビット線をプリチャージ
    するための第１のプリチャージ手段、 上記フラグ用ビット線群の複数のフラグ用ビット線をプ
    リチャージするための第２のプリチャージ手段、 上記複数のビット線群に対応して設けられる複数のビッ
    ト線選択部を有し、各ビット線選択部がビット線選択信
    号を受けて対応のビット線群のいずれか１つのビット線
    を選択するビット線選択手段、 上記ビット線選択信号を受けて上記フラグ用ビット線群
    のいずれか１つのフラグ用ビット線を選択するフラグ用
    ビット線選択手段、 上記フラグ用ビット線選択手段にて選択されたフラグ用
    ビット線に現れた情報に基づき上記ビット線選択手段の
    複数のビット線選択部にて選択されたビット線に現れた
    情報を第１又は第２の特定パターンのいずれかに従って
    変換して出力する出力回路を備えた読み出し専用半導体
    記憶装置。
13. 【請求項１３】 上記出力回路は、 第１の特定パターンを記憶する第１の特定パターン記憶
    部と、 第２の特定パターンを記憶する第２の特定パターン記憶
    部と、 上記フラグ用ビット線選択手段にて選択されたフラグ用
    ビット線に現れた情報に基づき第１又は第２の特定パタ
    ーンのいずれかを出力するパターン切換手段と、 上記ビット線選択手段の複数のビット線選択部に対応し
    て設けられ、それぞれが対応のビット線選択部にて選択
    されたビット線に現れた情報と、パターン切換手段から
    出力されるパターンにおける対応のビット情報を受け、
    受けたパターン切換手段からのビット情報に基づき受け
    た情報を反転または非反転して出力する複数の出力部と
    を有することを特徴とする請求項１２記載の読み出し専
    用半導体記憶装置。
14. 【請求項１４】 上記第１のプリチャージ手段は、複数
    のビット線群の複数のビット線に対応して設けられる複
    数のプリチャージ用トランジスタを有し、各プリチャー
    ジ用トランジスタが対応のビット線と電源電位が印加さ
    れる電源電位ノードとの間に接続され、 上記第２のプリチャージ手段は、フラグ用ビット線群の
    複数のフラグ用ビット線に対応して設けられる複数のプ
    リチャージ用トランジスタを有し、各プリチャージ用ト
    ランジスタが対応のフラグ用ビット線と上記電源電位ノ
    ードとの間に接続され、 上記ビット線選択手段の各ビット線選択部は、対応のビ
    ット線群の複数のビット線に対応して設けられ、それぞ
    れが対応のビット線と第１の共通ノードとの間に接続さ
    れ、制御電極に上記ビット線選択信号が入力される複数
    の選択用トランジスタと、上記第１の共通ノードと上記
    出力回路における対応の出力部に接続される信号線に接
    続されるバッファと、上記電源電位ノードと上記第１の
    共通ノードとの間に接続されるプリチャージ用トランジ
    スタとを有し、 上記フラグ用ビット線選択手段は、上記フラグ用ビット
    線群の複数のフラグ用ビット線に対応して設けられ、そ
    れぞれが対応のフラグ用ビット線と第２の共通ノードと
    の間に接続され、制御電極に上記ビット線選択信号が入
    力される複数の選択用トランジスタと、上記第２の共通
    ノードと上記出力回路における複数の出力部に接続され
    る信号線に接続されるインバータと、上記電源電位ノー
    ドと上記第２の共通ノードとの間に接続されるプリチャ
    ージ用トランジスタとを有し、 上記出力回路の各出力部は第１の入力端が上記ビット線
    選択手段における対応のビット線選択部に接続される信
    号線に接続され、第２の入力端が上記パターン切換手段
    からのパターンにおける対応のビット情報を伝達する信
    号線に接続され、出力端がデータ線に接続される排他的
    論理和回路であることを特徴とする請求項１３記載の読
    み出し専用半導体記憶装置。