JP4121360B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、SRAM等の半導体記憶装置に関する。
【0002】
【従来の技術】
図13は、半導体記憶装置であるSRAM300の周知の内部構成を示す図である。SRAM300は、説明の簡単化のため、16個の4ビットデータを記憶するものを示す。4つのメモリ部ME[0]〜ME[3]は、(m=4)列×(n=4)行の合計16個のメモリセルSMCで構成されるメモリセルアレイを備え、4ビットデータの1ビット目〜4ビット目のビットデータを記憶する。
【0003】
図14は、メモリ部ME[0]〜ME[3]にビット単位で記憶される16個の4ビットデータD1〜D16を立体的に表した図である。本図では、データD1のLSB(Least Significant Bit)から数えて1ビット目のデータをD1[0],2ビット目のデータをD1[1],3ビット目のデータをD1[2],MSB(Most significant Bit)である4ビット目のデータをD1[3]と表す。
【0004】
例えば、図13に示すSRAM300において、図示しないCPUより、内部制御回路301にメモリ部ME[0]〜ME[3]をアクティブに切り換えるチップネーブル信号CEB、及び、データの読み出しを要求する信号WEBが入力されると共に、アドレス入力回路302に対してデータD1を指定するアドレスADDが入力された場合、図14に示すように、メモリ部ME[0]〜ME[3]のメモリセルSMC303[0]〜SMC303[3]に記憶されているD1[0]〜D1[3]が各データ入出力回路304[0]〜304[3]に読み出され、4ビットデータD1としてパラレルに出力される。
【0005】
【発明が解決しようとする課題】
例えば、画像処理の分野ではJPEG2000方式の符号化処理が知られている。当該JPEG2000方式の符号化処理の中では、64×64又は32×32といった所定の画素マトリクスの画像データ(16ビットデータ)を16枚のビットプレーン(LSB又はMSBから同一ビット目の1ビットデータで成る平面をいう。)に分解し、各ビットプレーンのデータに対して係数モデリング処理と呼ばれる3×3画素近傍処理を実行する。従って、当該係数モデリング処理を実行するには、通常、画像データ単位で読み書きする16ビットデータを16枚のビットプレーンに分解し、各ビットプレーン上のデータに対して迅速にアクセスできる半導体記憶装置が求められる。
【0006】
以下、図14に示した4×4個の4ビットデータを4枚のビットプレーンに分解し、各ビットプレーン上で図面上同一の行(メモリ内で同一ワードライン)に並ぶ4ビットのデータを1ワードとするワードデータという。例えば、4ビットデータD1〜D4のMSBのデータであるD1[3],D2[3],D3[3],D4[3]で成る4ビットのデータを1つのワードデータという。
【0007】
図13に示した従来のSRAM300は、指定されたアドレスの4ビットデータを読み出すことしかできない。上記構成のワードデータを読み出すには、上記SRAM300と同じ構成のSRAMを4個用意し、各SRAMの出力部に、各SRAMよりパラレルに出力される4ビットのデータD1〜D4の内、指定したビット、例えば、MSBのデータをワードデータとして出力させる回路が考えられる。
【0008】
しかし、上記構成を採用した場合、半導体記憶装置の面積が4倍以上に広がるため実用的でない。
【0009】
そこで、本発明は、より簡単な(小規模な)構成で、書き込みを行ったデータとは異なる形式のデータの読み出しができる半導体装置を提供することを目的とする。
【0010】
【課題を解決するための手段】
請求項1に記載の半導体記憶装置は、複数のメモリセル( MC[0,0] 〜 MC[m-1,n-1] )で構成される複数のメモリセルアレイと、ビットデータ入力回路と、ワードデータ出力回路と、を含んでいる半導体記憶装置であって、上記メモリセルの各々が、ビットデータ用のビットライン及びワードデータ用のビットライン、並びに、ビットデータ用のワードライン及びワードデータ用のワードラインを備えており、上記ビットデータ入力回路が、ビットデータ用のビットライン及びワードラインを用いて、入力されるアドレス信号から第1の定義に従って特定される各メモリセルアレイの1つのメモリセルに、入力されるビットデータを構成する各ビットのデータの書き込みを行い、上記ワードデータ出力回路が、ワードデータ用のビットライン及びワードラインを用いて、入力されるアドレス信号から上記第1の定義とは異なる第2の定義に従って特定される1つのメモリセルアレイの1以上のメモリセルのデータで成るワードデータを出力することを特徴とする。
【0011】
請求項2に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置において、更に、上記ビットデータ入力回路をアクティブにするビットデータ入力モードと、上記ワードデータ出力回路をアクティブにするワードデータ読み出しモードとの切り替え手段を含んでいることを特徴とする。
【0012】
請求項3に記載の半導体記憶装置は、複数のメモリセル( MC[0,0] 〜 MC[m-1,n-1] )で構成される複数のメモリセルアレイと、ワードデータ入力回路と、ビットデータ出力回路と、を含んでいる半導体記憶装置であって、上記メモリセルの各々が、ビットデータ用のビットライン及びワードデータ用のビットライン、並びに、ビットデータ用のワードライン及びワードデータ用のワードラインを備えており、上記ワードデータ入力回路が、ワードデータ用のビットライン及びワードラインを用いて、入力されるアドレス信号から第1の定義に従って特定される1つのメモリセルアレイの1以上のメモリセルに、入力されるワードデータを構成する各ビットのデータの書き込みを行い、上記ビットデータ出力回路が、ビットデータ用のビットライン及びワードラインを用いて、入力されるアドレス信号から上記第1の定義とは異なる第2の定義に従って特定される各メモリセルアレイの1つのメモリセルのデータで成るビットデータを出力することを特徴とする。
【0013】
請求項4に記載の半導体記憶装置は、請求項3に記載の半導体記憶装置において、更に、上記ワードデータ入力回路をアクティブにするワードデータ入力モードと、上記ビットデータ出力回路をアクティブにするビットデータ読み出しモードとの切り替え手段を含んでいることを特徴とする。
【0017】
【発明の実施の形態】
(1)発明の概要
本発明の半導体記憶装置は、各々1ビットのデータを記憶するm列×n行のメモリセルで成る1以上のメモリセルアレイに対し、第1の定義に従うデータの書き込み(例えば、各ビットのデータが各メモリセルアレイの同一位置のメモリセルに記憶しているデータで構成されるという第1の定義に従うビットデータの書き込み)を行うデータ書き込み手段と、上記第1の定義とは異なる第2の定義に従うデータの読み出し(例えば、各ビットのデータが1のワードラインに並ぶメモリセルのデータで構成されるという第2の定義に従うワードデータの読み出し)を行うデータ読み出し手段を備えることを特徴とする。共通のメモリセルを利用することで回路規模の増加を抑えつつ、書き込みを行ったデータ(ビットデータ)とは異なる形式のデータ(ワードデータ)の読み出しを行うことができる。
【0018】
例えば、JPEG2000方式の符号化処理において、本発明の半導体記憶装置を用いれば、64×64や32×32の画素マトリクス(いわゆるコードブロック呼ばれる)のデータの各ビットプレーン上のデータに対して実行する係数モデリング処理(3×3画素近傍処理)を、上記従来技術の欄において参照した図13に示す従来のビットデータの読み書きしかできない半導体記憶装置を使用する場合に比べて飛躍的に小規模な回路で迅速かつ正確に実行する画像処理装置を構成することができる。
【0019】
(2)実施の形態1
(2-1)半導体記憶装置の概要
実施の形態1に係る半導体記憶装置100の構成について説明する前に、当該半導体記憶装置100において実現されるデータの読み出し及び書き込み処理の内容について説明しておく。
【0020】
図1の(a)は、4×4個の4ビットデータZD1〜ZD16を立体的に表した図であり、(b)は、各4ビットデータZD1〜ZD16を4枚のビットプレーンに分解した状態を表した図である。本図では、例えば、データZD1のLSBから数えて1ビット目のデータ、即ち最下位ビットのデータをZD1[0]と表し、2ビット目のデータをZD1[1]と表し、3ビット目のデータをZD1[2]と表し、4ビット目のデータをZD1[3]と表す。従って、4ビットデータZD1を構成する各ビットのデータは、ZD1[3],ZD1[2],ZD1[1],ZD1[0]と表される。
【0021】
以下に説明する実施の形態1に係る半導体装置100では、4ビットのアドレス信号ADD(“0000”〜“1111”)の入力に応じて4ビットデータZD1〜ZD16を入出力する他、外部から入力されるZY−SEL信号がHighレベルからLowレベルに切り換えられた場合、上記アドレス信号ADDZD1〜ADDZD16の入力に応じて、ビットプレーン内において、図面上同一のワードラインに並ぶ4個のメモリセルのビットデータを1ワードとするワードデータYD1〜YD16を入出力する機能を備える。
【0022】
例えば、ワードデータYD1は、ZD1[0],ZD2[0],ZD3[0],ZD4[0]で構成される。ワードデータYD2は、ZD5[0],ZD6[0],ZD7[0],ZD8[0]で構成される。ワードデータのアドレスは、図面上において、各ビットプレーン上で手前から奥に向かって増加し、更に、LSB(Least Significant Bit)からMSB(Most Significant Bit)のビットプレーンに向かって増加するように定義されている。当該定義において、最終アドレスに位置するワードデータYD16は、ZD13[3],ZD14[3],ZD15[3],ZD16[3]で構成される。
【0023】
図2は、実施の形態1に係る半導体記憶装置100の構成を示す図である。半導体記憶装置100は、4×4個、合計16個の4ビットデータを記憶する。なお、各メモリ部ME[0]〜ME[3]におけるメモリセルMCの行数及び列数、データのビット数の全てが4であり、説明中の混同を防止するため、図2及び説明文では必要に応じてメモリセルの行をn(=4)、列をm(=4)、データのビット数をh(=4)と表す。
【0024】
内部制御回路1は、外部の制御装置、例えば図示しないCPUからの制御信号(CEB,WEB,ZY−SEL)の入力に応じて各内部回路をビットデータの書き込み/読み出し、又は、ワードデータの書き込み/読み出しの動作を行うように設定する。上記制御信号CEB及びWEBは、当該信号が信号CEやWEの反転信号であることを意味する。なお、内部制御回路1の実行する制御内容については、後に詳しく説明する。
【0025】
アドレス入力回路2は、内部制御回路1より入力されるZY−SEL信号の値及び入力される4ビットのアドレス信号ADD(“0000”〜“1111”)の値より特定される2ビットの行アドレスのデータを行デコーダ3に出力すると共に、2ビットの列アドレスのデータを列デコーダ5に出力する。以下、4ビットのアドレス信号ADDのLSBから数えて1ビット目のデータをADD[0]、2ビット目のデータをADD[1]、3ビット目のデータをADD[2]、MSBのデータをADD[3]と表す。なお、アドレス入力回路2の構成及び動作については後に詳しく説明する。
【0026】
4個のメモリ部ME[0]〜ME[h−1(=3)]は、4ビットデータのLSBから1ビット目〜4ビット目の4列×4行で成る各ビットプレーンのデータを記憶する。メモリ部ME[0]〜ME[3]は、第2センスアンプ14と第2ライトバッファ15の配線部7への接続先が異なるだけで他の構成は同じである。従って、まず、メモリ部ME[0]の構成を説明した後に、メモリ部ME[0]と他のメモリ部ME[1]〜ME[3]との構成上の違いについて説明する。
【0027】
メモリ部ME[0]は、(m=4)列×(n=4)行の合計16個のメモリセルMC[0,0]〜MC[m−1,n−1]で成るメモリセルアレイ、列ゲートCG[0]〜CG[m−1]、各列ゲートとメモリセルをつなぐビットデータ用のビットラインZBL[0]及びZBL[0]B(最後のBの添字は、当該信号がZBL[0]の反転信号であることを表す)及びワードデータ用のビットラインYBL[0]及びYBL[0]B(最後のBの添字は、当該信号がYBL[0]の反転信号であることを表す)、各ビットラインをプリチャージするプリチャージ回路PRC[0]〜PRC[m−1]、各列ゲートに接続される信号を並び替える配線部7、上記配線部7の内、ビットデータ用のデータ線に接続された第1センスアンプ12[0]及び第1ライトバッファ13[0]、上記配線部7の内、ワードデータ用のデータ線に接続された第2センスアンプ14[0]及び第2ライトバッファ15[0]、並びに、上記内部制御回路1からの制御信号に応じて必要なデータの入出力を行うデータ入出力回路16[0]で構成される。
【0028】
メモリ部ME[0]と他のメモリ部ME[1]〜ME[3]との構成上の違いは、メモリ部ME[0]の第2センスアンプ14[0]及び第2ライトバッファ15[0]が共に、配線部7のワードデータ用の信号線YD[0]及びYD[0]Bに接続されているのに対し、ME[1]〜ME[3]の第2センスアンプ14[1]及び第2ライトバッファ15[1]〜第2センスアンプ14[3]及び第2ライトバッファ15[3]が、ワードデータ用の信号線YD[1]及びYD[1]B〜YD[3]及びYD[3]Bに接続されている点である。
【0029】
なお、配線部7を構成する各信号線と、各メモリ部ME[0]〜ME[3]の4つの列ゲートCG[0]〜CG[3]、第1センスアンプ12[0]〜12[3]、第1ライトバッファ13[0]〜13[3]、第2センスアンプ14[0]〜14[3]、及び、第2ライトバッファ15[0]〜15[3]との接続状態については、列ゲート、及び、センスアンプ/ライトバッファの説明の欄で詳しく説明する。また、各メモリ部ME[0]〜ME[3]を構成するメモリセルMC、及び、データ入出力回路16の構成についても後に詳しく説明する。
【0030】
行デコーダ3は、4つのメモリ部MEにそれぞれn=4行設けられているメモリセルMCに対応する、当該行デコーダ3から行スイッチ回路4への4本のワードラインWLの内、アドレス入力回路2より入力される2ビットの行アドレス信号により特定される位置のワードラインをアクティブにするHighレベルのワードライン信号WLを出力する。
【0031】
行スイッチ回路4は、書き込み/読み出しを行うデータの種類をビットデータ又はワードデータに切り換えるZY−SEL信号の値に応じて、上記行デコーダ3により出力されるワードライン信号WLをビットデータ用のワードライン信号ZWL、又は、ワードデータ用のワードライン信号YWLとして出力する。なお、列スイッチ回路4の構成については後に詳しく説明する。
【0032】
列デコーダ5は、アドレス入力回路2より入力される2ビットの列アドレス信号に応じて、当該列デコーダ5から列スイッチ回路6への列ゲート信号G[0]〜G[m−1]を出力し、メモリ部ME[0]〜ME[h−1]の各々にm個設けてある列ゲートCG[0]〜CG[m−1]の内の1つを列スイッチ回路6を介してアクティブに切り換える。
【0033】
列スイッチ回路6は、上記ZY−SEL信号の値に応じて列デコーダ5の出力した列ゲート信号G[0]〜G[m−1]をビットデータ用の列ゲート信号ZG[0]〜ZG[m−1]、又は、ワードデータ用の列ゲート信号YG[0]〜YG[h−1]として出力する。なお、列スイッチ回路6の構成については後に詳しく説明する。
【0034】
(2-2)内部制御回路
内部制御回路1は、外部の制御装置、例えば、図示しないCPUからLowレベルのチップイネーブル信号CEBを受けた場合に、行デコーダ3及び列コデーダ5をアクティブに切り換える制御信号を出力する。内部制御回路1には、外部の制御装置から、上記チップイネーブル信号CEBの他、データの読み出し/書き込みの何れを行うかを決めるライトイネーブル信号WEB、及び、ビットデータ及びワードデータの何れの形式でデータの読み出し/書き込みを行うのかを設定するZY−SEL信号が入力される。
【0035】
内部制御回路1は、ZY−SEL信号をそのまま行スイッチ回路4、列スイッチ回路6及びアドレス入力回路2に出力する。また、内部制御回路1は、ライトイネーブル信号WEBがLowレベルであり、かつ、ZY−SEL信号がHighレベルの場合、ビットデータの書き込みを行うため、各メモリ部ME[0]〜ME[h−1]にHighレベルのライトイネーブル信号ZWEを出力すると共に、Lowレベルの信号YWE,ZSE,YSEを出力する。他方、ライトイネーブル信号WEBがLowレベルであって、ZY−SEL信号がLowレベルの場合、ワードデータの書き込みを行うため、各メモリ部ME[0]〜ME[h−1]にHighレベルのYWEを出力すると共に、Lowレベルの信号ZWE,ZSE,YSEを出力する。
【0036】
一方、内部制御回路1は、ライトイネーブル信号WEBがHighレベルであって、かつ、ZY−SEL信号がHighレベルの場合、ビットデータの読み出しを行うため、各メモリ部ME[0]〜ME[h−1]にHighレベルのZSEを出力すると共に、Lowレベルの信号ZWE,YWE,YSEを出力する。また、ライトイネーブル信号WEBがHighレベルであって、ZY−SEL信号がLowレベルの場合、ワードデータの読み出しを行うため、各メモリ部ME[0]〜ME[h−1]にHighレベルのYSE信号を出力すると共に、Lowレベルの信号ZWE,YWE,ZSEを出力する。
【0037】
(2-3)アドレス入力回路
図3は、アドレス入力回路2の構成を示す図である。入力される4ビットのアドレス信号ADD(“0000”〜“1111”)の内、最上位ビットのデータADD[3]は、トランスファーゲート(以下、TGと表す)2c及びTG2fに入力される。LSBより数えて3ビット目のデータADD[2]は、TG2e及びTG2hに入力される。LSBより数えて2ビット目のデータADD[1]は、TG2g及びTG2bに入力される。最下位ビットであるデータADD[0]は、TG2i及びTG2dに入力される。
【0038】
内部制御回路1より入力されるZY−SEL信号は、TG2bのpMOSのゲート、TG2cのnMOSのゲート、TG2dのpMOSのゲート、TG2eのnMOSのゲート、TG2fのpMOSのゲート、TG2gのnMOSのゲート、TG2hのpMOSのゲート、及び、TG2iのnMOSのゲートに印加される一方、インバータ2aを介してTG2bのnMOSのゲート、TG2cのpMOSのゲート、TG2dのnMOSのゲート、TG2eのpMOSのゲート、TG2fのnMOSのゲート、TG2gのpMOSのゲート、TG2hのnMOSのゲート、及び、TG2iのpMOSのゲートに印加される。
【0039】
TG2b及びTG2cの出力は、2ビットの行アドレス信号の内、上位ビットのデータとして行デコーダ3に入力される。TG2d及びTG2eの出力は、2ビットの行アドレス信号の内、下位ビットのデータとして行デコーダ3に入力される。
【0040】
TG2f及びTG2gの出力は、2ビットの列アドレス信号の内、上位ビットのデータとして列デコーダ5に入力される。TG2h及びTG2iの出力は、2ビットの列アドレス信号の内、下位ビットのデータとして列デコーダに入力される。
【0041】
上記構成において、アドレス入力回路2は、ZY−SEL信号がHighレベルの場合、入力される4ビットのアドレス信号ADDの上位2つのビットデータADD[3],ADD[2]を2ビットの行アドレス信号の上位ビットデータ,下位ビットデータとして行デコーダ3に出力すると共に、アドレス信号ADDの下位2つのビットデータADD[1],ADD[0]を2ビットの列アドレス信号の上位ビットデータ,下位ビットデータとして列デコーダ5に出力する。
【0042】
他方、ZY−SEL信号がLowレベルの場合、入力される4ビットのアドレス信号ADDの下位2つのビットデータADD[1],ADD[0]を2ビットの行アドレス信号の上位ビットデータ,下位ビットデータとして行デコーダ3に出力すると共に、アドレス信号ADDの上位2つのビットデータADD[3],ADD[2]を2ビットの列アドレス信号の上位ビットデータ,下位ビットデータとして列デコーダ5に出力する。
【0043】
行デコーダ3は、入力される2ビットの行アドレス信号の値が“00”の場合には1ビット目のワードラインWL[0]をHighレベルに切り換え、行アドレス信号の値が“01”の場合には2ビット目のワードラインWL[1]をHighレベルに切り換える。また、行アドレス信号の値が“10”の場合には3ビット目のワードラインWL[2]をHighレベルに切り換え、行アドレス信号の値が“11”の場合には4ビット目のワードラインWL[3]をHighレベルに切り換える。
【0044】
列デコーダ5は、入力される2ビットの列アドレスの値が“00”の場合、4つの列ゲート信号G[0]〜G[3]の内、列ゲート信号G[0]のみをHighレベルにして出力し、“01”の場合、G[1]のみをHighレベルにして出力し、“10”の場合、G[2]のみをHighレベルにして出力し、“11”の場合、G[3]のみをHighレベルにして出力する。
【0045】
(2-4)行スイッチ回路
図4は、行スイッチ回路4の構成を示す図である。行デコーダ3より出力される4本のワードラインWL[0]〜WL[3]の各々は、点線で囲んで示すスイッチ回路4[0]〜4[3]にそれぞれ入力される。スイッチ回路4[0]〜4[3]の構成は、同じである。
【0046】
以下、スイッチ回路4[0]に着目して構成及び動作の説明を行う。なお、他のスイッチ回路4[1]〜4[3]の構成及び動作の説明は省略する。スイッチ回路4[0]は、2個のANDゲートと1個のインバータで構成される。2個の2入力ANDゲート4d及び4fの1の信号入力端子には、ワードラインWL[0]が接続される。ANDゲート4dの残りの信号入力端子には、ZY−SEL信号がそのまま入力され、ANDゲート4fの残りの信号入力端子にはZY−SEL信号がインバータ4eにより反転された後に入力される。上記構成のスイッチ回路4[0]では、ZY−SEL信号がHighレベルの時、ワードラインWL[0]をビットデータ用のワードラインZWL[0]と接続する。ZY−SEL信号がLowレベルの時、ワードラインWL[0]をワードデータ用のワードラインYWL[0]に接続する。
【0047】
ZY−SEL信号がHighレベルであって、行デコーダ3より出力されるワードラインWL[0]がHighレベルの場合、図2に示すように4つのメモリ部ME[0]〜ME[3]の図面上で下から1行目のワードラインZWL[0]がHighレベルに切り換えられる。また、ZY−SEL信号がLowレベルであって、行デコーダより出力されるワードラインWL[0]がHighレベルの場合、図2に示すように、4つのメモリ部ME[0]〜ME[3]の図面上で下から1行目のワードラインYWL[0]がHighレベルに切り換えられる。
【0048】
図5は、図2に示すように、4つある各メモリ部ME[0]〜ME[3]内に4×4個設けられる各同じ構成のメモリセルMC[0,0]〜MC[m−1,n−1]の内の1つであるMC[0,n−1]の構成を示す図である。メモリセルMCは、通常のSRAMメモリセルと同様に、インバータINVa及びインバータINVbをクロスカップ(交差接続)させたフリップフロップFFと、2個のトランスファーゲートTra,Trb(双方向スイッチ)で構成され、上記トランスファーゲートTra,Trbのゲート及びドレイン又はソースに接続されるビットデータ用のワードラインZWL及びビットラインZBL,ZBLBを備えるが、更に、2個のトランスファーゲートTrc,Trd(双方向スイッチ)と、上記トランスファーゲートTrc,Trdのゲート及びドレイン又はソースに接続されるワードデータ用のワードラインYWL及びビットラインYBL,YBLBを備えることを特徴とする。
【0049】
上記構成を採用することで、ビットデータの読み出し又は書き込みとワードデータの読み出し又は書き込み処理を独立して行うことが可能になる。
【0050】
(2-5)列スイッチ回路
図6は、列スイッチ回路6の構成を示す図である。当該回路は、各々2個のANDゲート6a,6cと1個のインバータ6bで構成されるスイッチ回路6[0]〜6[3](行スイッチ回路4のスイッチ回路4[0]〜4[3]と同じである。)を、前段の列デコーダ5から出力される4つの列ゲート信号G[0]〜G[3]それぞれに対応して備える。具体的には、各スイッチ回路6[0]〜6[3]の2個の2入力ANDゲート6a及び6cの1の信号入力端子には、列ゲート信号G[0]〜G[3]が入力される。ANDゲート6aの残りの信号入力端子には、ZY−SEL信号がそのまま入力され、ANDゲート6cの残りの信号入力端子にはZE−SEL信号がインバータ6bにより反転された後に入力される。
【0051】
上記構成のスイッチ回路6[0]では、ZY−SEL信号がHighレベルの時、列ゲート信号G[0]をビットデータ用の列ゲート信号ZG[0]として、各メモリ部ME[0]〜ME[3]の列ゲート回路CG[0]に出力する。同様に、他のスイッチ回路6[1]〜6[3]では、ZY−SEL信号がHighレベルの時、列ゲート信号G[1]〜G[3]をビットデータ用の列ゲート信号ZG[1]〜ZG[3]として、各メモリ部ME[0]〜ME[3]の列ゲート回路CG[1]〜CG[3]に出力する。
【0052】
一方、スイッチ回路6[0]は、ZY−SEL信号がLowレベルの時、列ゲート信号G[0]をワードデータ用の列ゲート信号YG[0]としてメモリ部ME[0]の各列ゲートCG[0]〜CG[3]に出力する。同様に、他のスイッチ回路6[1]〜6[3]では、ZY−SEL信号がLowレベルの時、列ゲート信号G[1]〜G[3]をワードデータ用の列ゲート信号YG[0]〜YG[3]としてメモリ部ME[1]〜ME[3]の各列ゲートCG[0]〜CG[3]に出力する。
【0053】
(2-6)列ゲート回路
図7は、4つのメモリ部ME[0]〜ME[3](図2を参照)に各々4個備えられる列ゲートCG[0]〜CG[3]の構成を示す図である。各回路は、それぞれ同じ構成であるが、出力端子の接続先、即ち信号の出力が違う。当該相違点については後に説明する。
【0054】
列ゲート回路は、大きく分けてビットデータ用の列ゲート信号ZG[0]〜ZG[3]に対応する回路C1と、ワードデータ用の列ゲート信号YG[0]〜YG[3]に対応する回路C2とで構成される。回路C1は、ビットデータ用のビットラインZBL[k]及びZBL[k]B(但し、kは列数を表し0〜3の値をとる)に接続されているトランスファーゲート51及び52と、各ゲート51及び52のPMOS側に列ゲート信号ZG[k]を反転して入力するインバータ50で構成される。各ゲート51及び52のnMOS側には列ゲート信号ZG[k]が入力されている。列ゲート信号ZG[k]がHighレベルの場合、トランスファーゲート51及び52は、ビットラインZBL[k]及びZBL[k]Bを、それぞれビットデータZD[i]及びZD[i]B(但し、iはLSBから数えたビット数を表し0〜3の値をとる)に接続する。
【0055】
また、回路C2は、ビットデータ用のビットラインYBL[k]及びYBL[k]B(但し、kは0〜3の値)に接続されているトランスファーゲート54及び56と、各ゲート54及び56のpMOS側に列ゲート信号YG[k]を反転して入力するインバータ50で構成される。各ゲート54及び56のnMOS側には列ゲート信号YG[0]〜YG[3]が入力されている。列ゲート信号YG[k]がHighレベルの場合、トランスファーゲート54及び56は、ビットラインYBL[k]及びYBL[k]Bに流れる信号を、それぞれワードデータYD[i]及びYD[i]Bとして出力する。
【0056】
各メモリ部ME[0]〜ME[3]の列ゲートCG[0]〜CG[3]の各信号端子が接続される配線部7は、メモリ部ME[0]にビットデータDのLSBから数えて1ビット目のデータZD[0]及びZD[0]B用の信号線、メモリ部ME[1]にビットデータDのLSBから数えて2ビット目のデータZD[1]及びZD[1]B用の信号線、メモリ部ME[2]にビットデータDのLSBから数えて1ビット目のデータZD[2]及びZD[2]B用の信号線、メモリ部ME[3]にビットデータDのLSBから数えて1ビット目のデータZD[3]及びZD[3]B用の信号線を備え、更に、メモリ部ME[0]〜ME[3]にワードデータのLSBから数えて1ビット目〜4ビット目のデータYD[0]及びYD[0]B〜YD[3]及びYD[3]B用の信号線で構成される。
【0057】
再び図2を参照しつつ、メモリ部ME[0]に備えられる列ゲートCG[0]〜CG[3]の端子の上記配線部7への接続先について説明し、更に、これらの列ゲートCG[0]〜CG[3]との比較において、メモリ部ME[1]〜ME[3]の列ゲートCG[0]〜CG[3]の出力先について説明する。
【0058】
列ゲートCG[0]は、列スイッチ回路6よりHighレベルの列ゲート信号ZG[0]が出力される場合には、ビットラインZBL[0]及びZBL[0]Bの信号線をビットデータDのLSBから数えて1ビット目のデータZD[0]及びZD[0]Bの信号線に接続する。一方、列スイッチ回路6よりHighレベルの列ゲート信号YG[0]が出力される場合には、ビットラインYBL[0]及びYBL[0]Bの信号線をワードデータのLSBから数えて1ビット目のデータYD[0]及びYD[0]Bの信号線に接続する。
【0059】
また、列ゲートCG[1]は、列スイッチ回路6よりHighレベルの列ゲート信号ZG[1]が出力される場合には、ビットラインZBL[1]及びZBL[1]Bの信号線をビットデータDのLSBから数えて1ビット目のデータZD[0]及びZD[0]Bの信号線に接続する。一方、列スイッチ回路6よりHighレベルの列ゲート信号YG[0]が出力される場合には、ビットラインYBL[1]及びYBL[1]Bの信号線をワードデータのLSBから数えて2ビット目のデータYD[1]及びYD[1]Bの信号線に接続する。
【0060】
列ゲートCG[2]は、列スイッチ回路6よりHighレベルの列ゲート信号ZG[2]が出力される場合には、ビットラインZBL[2]及びZBL[2]Bの信号線をビットデータDのLSBから数えて1ビット目のデータZD[0]及びZD[0]Bの信号線に接続する。一方、列スイッチ回路6よりHighレベルの列ゲート信号YG[0]が出力される場合には、ビットラインYBL[2]及びYBL[2]Bの信号線をワードデータのLSBから数えて3ビット目のデータYD[2]及びYD[2]Bの信号線に接続する。
【0061】
列ゲートCG[3]は、列スイッチ回路6よりHighレベルの列ゲート信号ZG[3]が出力される場合には、ビットラインZBL[3]及びZBL[3]Bの信号線をビットデータDのLSBから数えて1ビット目のデータZD[0]及びZD[0]Bの信号線に接続する。一方、列スイッチ回路6よりHighレベルの列ゲート信号YG[0]が出力される場合には、ビットラインYBL[3]及びYBL[3]Bの信号線をワードデータのLSBから数えて4ビット目のデータYD[3]及びYD[3]Bの信号線に接続する。
【0062】
上記構成のメモリ部ME[0]の列ゲートCG[0]〜CG[3]との比較において、以下、メモリ部ME[1]〜ME[3]の列ゲートCG[0]〜CG[3]の出力先について説明する。メモリ部ME[1]の列ゲートCG[0]〜CG[3]は、列スイッチ回路6からのHighレベルの列ゲート信号ZG[0]〜ZG[3]に対してビットラインZBL[0]及びZBL[0]B〜ZBL[3]及びZBL[3]Bの信号線をビットデータDのLSBから数えて2ビット目のデータZD[1]及びZD[1]Bの信号線に接続する以外は、上述したメモリ部ME[0]の列ゲートCG[0]〜CG[3]と同様に配線されている。
【0063】
メモリ部ME[2]の列ゲートCG[0]〜CG[3]は、列スイッチ回路6からのHighレベルの列ゲート信号ZG[0]〜ZG[3]に対してビットラインZBL[0]及びZBL[0]B〜ZBL[3]及びZBL[3]Bの信号線をビットデータDのLSBから数えて3ビット目のデータZD[2]及びZD[2]Bの信号線に接続する以外は、上述したメモリ部ME[0]の列ゲートCG[0]〜CG[3]と同様に配線されている。
【0064】
メモリ部ME[3]の列ゲートCG[0]〜CG[3]は、列スイッチ回路6からのHighレベルの列ゲート信号ZG[0]〜ZG[3]に対してビットラインZBL[0]及びZBL[0]B〜ZBL[3]及びZBL[3]Bの信号線をビットデータDのLSBから数えて4ビット目のデータZD[3]及びZD[3]Bの信号線に接続すること以外は、上述したメモリ部ME[0]の列ゲートCG[0]〜CG[3]と同様に配線されている。
【0065】
(2-7)センスアンプ/ライトバッファ
図2に示すように、メモリ部ME[0]〜ME[3]には、それぞれ、第1センスアンプ12[0]〜12[3]、第1ライトバッファ13[0]〜13[3]、第2センスアンプ14[0]〜14[3]及び第2ライトバッファ15[0]〜15[3]が設けられている。第1センスアンプ12[0]〜12[3]は、内部制御回路1から出力されるZSEがHighレベルの時にアクティブに成る。第2センスアンプ14[0]〜14[3]は、内部制御回路1から出力されるYSEがHighレベルの時にアクティブに成る。第1ライトバッファ13[0]〜13[3]は、内部制御回路1から出力されるZWEがHighレベルの時にアクティブに成る。第2ライトバッファ15[0]〜15[3]は、内部制御回路1から出力されるYWEがHighレベルの時にアクティブに成る。
【0066】
メモリ部ME[0]の第1センスアンプ12[0]及び第1ライトバッファ13[0]は、共にビットデータのLSBから数えて1ビット目のデータが出力される信号線ZD[0]及びZD[0]Bに接続されている。同様に、メモリ部ME[1]〜ME[3]の第1センスアンプ12[1]〜12[3]及び第1ライトバッファ13[1]〜13[3]は、順にビットデータのLSBから数えて2〜4ビット目のデータが出力される信号線ZD[1]及びZD[1]B〜ZD[3]及びZD[3]Bに接続されている。
【0067】
また、メモリ部ME[0]の第2センスアンプ14[0]及び第2ライトバッファ15[0]は、共にワードデータのLSBから数えて1ビット目のデータが出力される信号線YD[0]及びYD[0]Bに接続されている。同様に、メモリ部ME[0]〜ME[3]の第2センスアンプ14[1]〜14[3]及び第2ライトバッファ15[1]〜15[3]は、順にワードデータのLSBから数えて2〜4ビット目のデータが出力される信号線YD[1]及びYD[1]B〜YD[3]及びYD[3]Bに接続されている。
【0068】
上記配線を採用することで、ME[0]の第1センスアンプ12[0]及び第1ライトバッファ13[0]は、ビットデータのLSBから数えて1ビット目のデータに対してアクセスすることができ、第2センスアンプ14[0]及び第2ライトバッファ15[0]は、ワードデータのLSBから数えて1ビット目のデータに対してアクセスすることができる。同様に、ME[1]〜ME[3]の第1センスアンプ12[1]〜12[3]及び第1ライトバッファ13[1]〜13[3]は、順にビットデータのLSBから数えて2〜4ビット目のデータに対してアクセスすることができ、第2センスアンプ14[1]〜14[3]及び第2ライトバッファ15[1]〜15[3]は、順にワードデータのLSBから数えて2〜4ビット目のデータに対してアクセスすることができる。
【0069】
(2-8)データ入出力回路
図8は、データ入出力回路16[0]〜16[h−1](=[3])の構成を示す図である。データ入出力回路16[0]〜16[3]の構成は、全て同じであり、図面には、データ入出力回路16[0]〜16[3]の内の1つが示されている。2入力ANDゲート73の信号入力端子には、内部制御回路1から出力されるライトイネーブル信号ZWEの信号線が接続され、残りの信号入力端子には、外部から書き込まれるデータDIN[0]の信号線が接続され、出力端子には、第1ライトバッファ13[0]の信号入力端子が接続されている。
【0070】
トランスファーゲート71の入力端子には、第1センスアンプ12[0]の信号出力端子が接続され、出力端子にはデータDOUT[0]の信号線が接続されており、nMOS側には信号ZSEがそのまま入力され、pMOS側には信号ZSEをインバータ72で反転した信号が入力される。
【0071】
2入力ANDゲート76の信号入力端子には、内部制御回路1から出力されるライトイネーブル信号YWEの信号線が接続され、残りの信号入力端子には、外部から書き込まれるデータDIN[0]の信号線が接続され、出力端子には、第2ライトバッファ15[0]の信号入力端子が接続されている。
【0072】
トランスファーゲート75の入力端子には、第2センスアンプ14[0]の信号出力端子が接続され、出力端子にはデータDOUT[0]の信号線が接続されており、nMOS側には信号YSEがそのまま入力され、pMOS側には信号YSEをインバータ74で反転した信号が入力される。
【0073】
上記構成のデータ入出力回路16[0]〜16[3]では、内部制御回路1より出力されるライトイネーブル信号ZWEがHighレベルの場合、データDIN端子[0]〜[3]に入力されるデータを第1ライトバッファ13[0]〜13[3]に出力し、ライトイネーブル信号YWEがHighレベルの場合、データDIN端子[0]〜[3]に入力されるデータを第2ライトバッファ15[0]〜15[3]に出力し、信号ZSEがHighレベルの場合、第1センスアンプ12[0]〜12[3]から出力される信号をデータDOUT[0]〜DOUT[3]端子に出力し、信号YSEがHighレベルの場合、第2センスアンプ14[0]〜14[3]から出力される信号をデータDOUT[0]〜DOUT[3]端子に出力する。
【0074】
(3)変形例1
以上に説明した半導体記憶装置100は、(m=4)列×(n=4)行の合計16個の4ビットデータを格納するものであったが、本発明は、これに限定されない。例えば、2列×4行の合計で8個の4ビットデータを記憶し、2ビットのワードデータを出力するものであっても同様に実現することができる。この場合、メモリ部ME[0]〜ME[3]が備えるメモリセルが2列×4行になり、これに伴いプリチャージ回路PRC及び列ゲートCGが2個に減る。各メモリ部内の列ゲートが2個になるため、ビットデータ用の列ゲート信号がZG[0]、ZG[1]に減る。また、ワードデータが2ビットデータに成る為、配線部7のワードデータ用の信号線がYD[0],YD[0]B,YD[1],YD[1]Bに減る。
【0075】
この場合におけるアドレス入力回路20は、図9に示す構成になる。図示するようにアドレス入力回路20は、4ビット分のアドレス入力端子ADD[0]〜ADD[3]を備える。各入力端子に入力されるアドレス信号ADDの内、最上位ビットのデータADD[3]は、TG20fに入力される。LSBより数えて3ビット目のデータADD[2]は、TG20c及びTG20hに入力される。LSBより数えて2ビット目のデータADD[1]は、TG20b及びTG20eに入力される。最下位ビットであるデータADD[0]は、TG20d及びTG20iに入力される。なお、TG20gの入力端子は接地されており、入力信号がLowレベルに固定されている。
【0076】
内部制御回路1より入力されるZY−SEL信号は、TG20bのpMOSのゲート、TG20cのnMOSのゲート、TG20dのpMOSのゲート、TG20eのnMOSのゲート、TG20fのpMOSのゲート、TG20gのnMOSのゲート、TG20hのpMOSのゲート、及び、TG20iのnMOSのゲートに印加される一方、インバータ20aを介してTG20bのnMOSのゲート、TG20cのpMOSのゲート、TG20dのnMOSのゲート、TG20eのpMOSのゲート、TG20fのnMOSのゲート、TG20gのpMOSのゲート、TG20hのnMOSのゲート、及び、TG20iのpMOSのゲートに印加される。
【0077】
TG20b及びTG20cの出力は、2ビットの行アドレス信号の内、上位ビットのデータとして行デコーダ3に入力される。TG20d及びTG20eの出力は、2ビットの行アドレス信号の内、下位ビットのデータとして行デコーダ3に入力される。
【0078】
TG20f及びTG20gの出力は、2ビットの列アドレス信号の内、上位ビットのデータとして列デコーダ5に入力される。TG20h及びTG20iの出力は、2ビットの列アドレス信号の内、下位ビットのデータとして列デコーダ5に入力される。
【0079】
図示するようにアドレス入力回路20は、4ビット分のアドレス入力端子ADD[0]〜ADD[3]を備えるが、8個の4ビットデータを指定するには3ビットのアドレス信号で足りる。これに対して、同一ワードライン上に並ぶ2ビットのワードデータは、合計で16個存在するため、これらのデータを指定するには4ビットのアドレスが必要になる。
【0080】
上記構成のアドレス入力回路20では、ビットデータの入出力を選択するHighレベルのZY−SEL信号が入力される場合、行デコーダ3に2ビットの行アドレス信号の上位ビットデータとしてADD[2]を出力し、下位ビットデータとしてADD[1]を出力する。また、列デコーダ5に2ビットの列アドレス信号の上位ビットデータとしてLowを出力し、下位ビットのデータとしてADD[0]を出力する。
【0081】
また、ワードデータの入出力を選択するLowレベルのZY−SEL信号が入力される場合、行デコーダ3に2ビットの行アドレス信号の上位ビットデータとしてADD[1]を出力し、下位ビットデータとしてADD[0]を出力する。また、列デコーダ5に2ビットの列アドレス信号の上位ビットデータとしてADD[3]を出力し、下位ビットデータとしてADD[2]を出力する。
【0082】
(4)変形例2
更に、4列×4行の合計で16個の2ビットデータを記憶し、4ビットのワードデータを出力するものも同様に実現することができる。この場合、半導体記憶装置100は、メモリ部ME[2]及びME[3]が不用になり、代わりに、4ビットのワードデータの残り上位2ビット分のデータを出力するための2組の第1ライトバッファ及び第2センスアンプ、並びに、これら2組の第1ライトバッファ及び第2センスアンプをYWE,YSEの値に応じて作動させるデータ入出力回路を備えることになる。
【0083】
この場合におけるアドレス入力回路30は、図10に示す構成になる。図示するようにアドレス入力回路30は、4ビット分のアドレス入力端子ADD[0]〜ADD[3]を備える。各入力端子に入力されるアドレス信号ADDの内、最上位ビットのデータADD[3]は、TG30cに入力される。LSBより数えて3ビット目のデータADD[2]は、TG30e及びTG30hに入力される。LSBより数えて2ビット目のデータADD[1]は、TG30b及びTG30gに入力される。最下位ビットであるデータADD[0]は、TG30d及びTG30iに入力される。なお、TG30fの入力端子は接地されており、入力信号がLowレベルに固定されている。
【0084】
内部制御回路1より入力されるZY−SEL信号は、TG30bのpMOSのゲート、TG30cのnMOSのゲート、TG30dのpMOSのゲート、TG30eのnMOSのゲート、TG30fのpMOSのゲート、TG30gのnMOSのゲート、TG30hのpMOSのゲート、及び、TG30iのnMOSのゲートに印加される一方、インバータ30aを介してTG30bのnMOSのゲート、TG30cのpMOSのゲート、TG30dのnMOSのゲート、TG30eのpMOSのゲート、TG30fのnMOSのゲート、TG30gのpMOSのゲート、TG30hのnMOSのゲート、及び、TG30iのpMOSのゲートに印加される。
【0085】
TG30b及びTG30cの出力は、2ビットの行アドレス信号の内、上位ビットのデータとして行デコーダ3に入力される。TG30d及びTG30eの出力は、2ビットの行アドレス信号の内、下位ビットのデータとして行デコーダ3に入力される。
【0086】
TG30f及びTG30gの出力は、2ビットの列アドレス信号の内、上位ビットのデータとして列デコーダ5に入力される。TG30h及びTG30iの出力は、2ビットの列アドレス信号の内、下位ビットのデータとして列デコーダ5に入力される。
【0087】
図示するようにアドレス入力回路30は、4ビット分のアドレス入力端子ADD[0]〜ADD[3]を備えるが、全部で8個の4ビットのワードデータを指定するには3ビットのアドレス信号で足りる。これに対して、2ビットで構成されるビットデータは、合計で16個存在するため、指定するに4ビットのアドレスが必要になる。
【0088】
上記構成のアドレス入力回路30では、ビットデータの入出力を選択するHighレベルのZY−SEL信号が入力される場合、行デコーダ3に2ビットの行アドレス信号の上位ビットデータとしてADD[3]を出力し、下位ビットデータとしてADD[2]を出力する。また、列デコーダ5に2ビットの列アドレス信号の上位ビットデータとしてADD[1]を出力し、下位ビットのデータとしてADD[0]を出力する。
【0089】
また、ワードデータの入出力を選択するLowレベルのZY−SEL信号が入力される場合、行デコーダ3に2ビットの行アドレス信号の上位ビットデータとしてADD[1]を出力し、下位ビットデータとしてADD[0]を出力する。また、列デコーダ5に2ビットの列アドレス信号の上位ビットデータとしてLowを出力し、下位ビットデータとしてADD[2]を出力する。
【0090】
(5)実施の形態2
図11は、実施の形態2に係る半導体記憶装置200の構成を示す図である。なお、実施の形態1に係る半導体記憶装置100と同じ構成物には同じ参照番号を付して表す。半導体記憶装置200は、基本的な構成及び動作は実施の形態1に係る半導体記憶装置100と同じであるが、ビットデータ用及びワードデータ用に、アドレス入力回路、行デコーダ、及び、列デコーダを独立して(各々2個づつ)備えることを特徴とする。当該構成を採用することで、例えば、4ビットデータの書き込みを行いつつ、同時に、ビットプレーン上のワードデータの読み出しを行うことができる。
【0091】
半導体記憶装置200を用いれば、例えば、JPEG2000方式の符号化処理において、回路規模の増加を抑えつつ、64×64や32×32の画素マトリクス(いわゆるコードブロック呼ばれる)のデータの各ビットプレーン上のデータに対して実行する係数モデリング処理(3×3画素近傍処理)を一層迅速かつ簡単に実行する画像処理装置を構成することができる。
【0092】
以下、実施の形態1に係る半導体記憶装置100と異なる構成物についてのみ説明する。アドレス入力回路202は、入力されるビットデータ用の4ビットのアドレス信号ZADDの内、上位2ビット分のデータZADD[3],ZADD[2]を2ビットの行アドレス信号の上位ビットデータ及び下位ビットデータとしてビットデータ用のZ行デコーダ204に出力すると共に、下位2ビット分のデータZADD[1],ZADD[0]を2ビットの列アドレスの上位ビットデータ及び下位ビットデータとしてビットデータ用の列デコーダ206に出力する。
【0093】
Z行デコーダ204は、入力される行アドレス信号が“00”の場合、4本あるビットデータ用のワードラインZWL[0]〜ZWL[3]の内、n=1行目のワードラインZWL[0]をHighレベルに切り換える。同様にして、入力される行アドレスが“01”〜“11”の場合、それぞれ対応するワードラインZWL[1]〜ZWL[3]をHighレベルに切り換える。また、Z列デコーダ206は、入力される列アドレス信号が“00”〜“11”の場合、それぞれ対応するZG[0]〜ZG[3]をHighレベルに切り換える。
【0094】
アドレス入力回路203は、入力されるワードデータ用の4ビットのアドレス信号YADDの内、上位2ビット分のデータYADD[3],YADD[2]を2ビットの行アドレス信号の上位ビットデータ及び下位ビットデータとしてワードデータ用のY行デコーダ205に出力すると共に、下位2ビット分のデータYADD[1],YADD[0]を2ビットの列アドレスの上位ビットデータ及び下位ビットデータとしてワードデータ用の列デコーダ207に出力する。
【0095】
Y行デコーダ206は、入力される行アドレス信号が“00”の場合、4本あるビットデータ用のワードラインYWL[0]〜YWL[3]の内、n=1行目のワードラインYWL[0]をHighレベルに切り換える。同様にして、入力される行アドレスが“01”〜“11”の場合、それぞれ対応するワードラインYWL[1]〜YWL[3]をHighレベルに切り換える。また、Y列デコーダ206は、入力される列アドレス信号が“00”〜“11”の場合、それぞれ対応するYG[0]〜YG[3]をHighレベルに切り換える。
【0096】
メモリ部ME[0]〜ME[3]内では、ビットデータに対してアクセスする第1センスアンプ12[0]〜12[3]及び第1ライトバッファ13[0]〜13[3]用にデータ入出力回路208[0]〜208[3]を設け、ワードデータに対してアクセスする第2センスアンプ14[0]〜14[3]及び第2ライトバッファ15[0]〜15[3]用にデータ入出力回路209[0]〜208[3]を設けた。
【0097】
メモリ部ME[0]〜ME[3]に備えるビットデータ用のデータ入出力回路208[0]〜208[3]、及び、ワードデータ用のデータ入出力回路209[0]〜209[3]の構成は全て同じである。
【0098】
図12の(a)は、メモリ部ME[0]に備えるビットデータ用のデータ入出力回路208[0]の構成を示し、(b)は、ワードデータ用のデータ入出力回路209[0]の構成を示す。
【0099】
図12の(a)において、トランスファーゲート251の入力端子には、第1センスアンプ12[0]の信号出力端子が接続され、出力端子は、データ出力端子ZDOUT[0]に接続されている。トランスファーゲート251のnMOSのゲートには信号ZSEが入力され、pMOSのゲートにはインバータ250により反転された信号ZSEが入力されている。2入力ANDゲート252の一方の信号入力端子は、データ入力端子ZDIN[0]に接続され、残りの信号入力端子には信号ZWEが入力されている。
【0100】
図12の(b)において、トランスファーゲート261の入力端子には、第2センスアンプ14[0]の信号出力端子が接続され、出力端子は、データ出力端子YDOUT[0]に接続されている。トランスファーゲート261のnMOSのゲートには信号YSEが入力され、pMOSのゲートにはインバータ260により反転された信号YSEが入力されている。2入力ANDゲート262の一方の信号入力端子は、データ入力端子ZDIN[0]に接続され、残りの信号入力端子には信号YWEが入力されている。
【0101】
これらのデータ入出力回路は、基本的には図8に示す半導体記憶装置100用のデータ入出力回路16[0]〜16[3]の内部をビットデータ用及びワードデータ用に分割しただけであるが、データの入出力端子DIN及びDOUTが独立分離したことで、当該半導体記憶装置200の特徴であるビットデータ及びワードデータの並列した読み書きを可能にする。
【0102】
【発明の効果】
本発明の半導体記憶装置は、同じ構成の半導体記憶装置を複数用いることなく、共通のメモリセルアレイを利用して、データの構成についての第1の定義に従うデータ(例えば、ビットデータ)の書き込みを行い、第1の定義とは異なる第2の定義に従うデータ(例えば、ビットプレーン上のワードデータ)の読み出しを行うことができる。
【0103】
本発明の半導体記憶装置を使用すれば、例えば、JPEG2000方式の符号化処理において、回路規模の増加を抑えつつ、64×64や32×32の画素マトリクス(いわゆるコードブロック呼ばれる)のデータの各ビットプレーン上のデータに対して実行する係数モデリング処理(3×3画素近傍処理)を小規模な回路で迅速かつ簡単に実行する画像処理装置を構成することができる。
【図面の簡単な説明】
【図1】 実施の形態1に係る半導体記憶装置の実行するビットデータの書き込み及びワードデータの読み出しを説明するための図である。
【図2】 実施の形態1に係る半導体記憶装置の回路図である。
【図3】 アドレス入力回路の回路図である。
【図4】 行スイッチ回路の回路図である。
【図5】 メモリセルの構成を示す図である。
【図6】 列スイッチ回路の回路図である。
【図7】 列デコーダの回路図である。
【図8】 データ入出力回路の回路図である。
【図9】 変形例1の半導体記憶装置が備えるアドレス入力回路の回路図である。
【図10】 変形例2の半導体記憶装置が備えるアドレス入力回路の回路図である。
【図11】 実施の形態2に係る半導体記憶装置の回路図である。
【図12】 (a)はビットデータ用のデータ入出力回路の回路図であり、(b)はワードデータ用のデータ入出力回路の回路図である。
【図13】 従来の半導体記憶装置の回路図である。
【図14】 ビットデータ及びワードデータの構成を説明するための図である。
【符号の説明】
1 内部制御回路、2,20,30 アドレス入力回路、3 行デコーダ、4 行スイッチ回路、5 列デコーダ、6 列スイッチ回路、12 第1センスアンプ、13 第1ライトバッファ、14 第2センスアンプ、15 第2ライトバッファ、16,208,209 データ入出力回路、100,200 半導体記憶装置、ME メモリ部、MC メモリセル、CG 列ゲート。
Claims (4)
- 複数のメモリセル( MC[0,0] 〜 MC[m-1,n-1] )で構成される複数のメモリセルアレイと、ビットデータ入力回路と、ワードデータ出力回路と、を含んでいる半導体記憶装置であって、
上記メモリセルの各々が、ビットデータ用のビットライン及びワードデータ用のビットライン、並びに、ビットデータ用のワードライン及びワードデータ用のワードラインを備えており、
上記ビットデータ入力回路が、ビットデータ用のビットライン及びワードラインを用いて、入力されるアドレス信号から第1の定義に従って特定される各メモリセルアレイの1つのメモリセルに、入力されるビットデータを構成する各ビットのデータの書き込みを行い、
上記ワードデータ出力回路が、ワードデータ用のビットライン及びワードラインを用いて、入力されるアドレス信号から上記第1の定義とは異なる第2の定義に従って特定される1つのメモリセルアレイの1以上のメモリセルのデータで成るワードデータを出力することを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
更に、上記ビットデータ入力回路をアクティブにするビットデータ入力モードと、上記ワードデータ出力回路をアクティブにするワードデータ読み出しモードとの切り替え手段を含んでいる半導体記憶装置。 - 複数のメモリセル( MC[0,0] 〜 MC[m-1,n-1] )で構成される複数のメモリセルアレイと、ワードデータ入力回路と、ビットデータ出力回路と、を含んでいる半導体記憶装置であって、
上記メモリセルの各々が、ビットデータ用のビットライン及びワードデータ用のビットライン、並びに、ビットデータ用のワードライン及びワードデータ用のワードラインを備えており、
上記ワードデータ入力回路が、ワードデータ用のビットライン及びワードラインを用いて、入力されるアドレス信号から第1の定義に従って特定される1つのメモリセルアレイの1以上のメモリセルに、入力されるワードデータを構成する各ビットのデータの書き込みを行い、
上記ビットデータ出力回路が、ビットデータ用のビットライン及びワードラインを用いて、入力されるアドレス信号から上記第1の定義とは異なる第2の定義に従って特定される各メモリセルアレイの1つのメモリセルのデータで成るビットデータを出力することを特徴とする半導体記憶装置。 - 請求項3に記載の半導体記憶装置において、
更に、上記ワードデータ入力回路をアクティブにするワードデータ入力モードと、上記ビットデータ出力回路をアクティブにするビットデータ読み出しモードとの切り替え手段を含んでいる半導体記憶装置。
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