JP4427575B2 - 半導体記憶装置及びその動作制御方法 - Google Patents
半導体記憶装置及びその動作制御方法 Download PDFInfo
- Publication number
- JP4427575B2 JP4427575B2 JP2007332263A JP2007332263A JP4427575B2 JP 4427575 B2 JP4427575 B2 JP 4427575B2 JP 2007332263 A JP2007332263 A JP 2007332263A JP 2007332263 A JP2007332263 A JP 2007332263A JP 4427575 B2 JP4427575 B2 JP 4427575B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- line pair
- memory
- input
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Static Random-Access Memory (AREA)
Description
を得ることを目的とする。
前記各メモリ部は、
メモリセルに対して相反する信号レベルの相補信号の入出力をそれぞれ行う各ビット線対及び対応する各メモリセルに対する活性化制御信号の伝達を行う各ワード線によって、複数のメモリセルがアレイ状に配列されてなるメモリセルアレイと、
該メモリセルアレイに対応して設けられた1対のデータ線からなる第1データ線対と、
前記メモリセルアレイの各ビット線対に対応して設けられた1対のデータ線からそれぞれなる、各メモリ部で共有された各第2データ線対と、
前記制御回路部からの制御信号に応じて、前記メモリセルアレイの対応する各ビット線対に対する、第1データ線対又は対応する第2データ線対への接続制御を行う各列ゲートと、
前記制御回路部からの制御信号に応じて、データ読み出し時に、前記第1データ線対からの信号を増幅して出力する第1センスアンプと、
前記制御回路部からの制御信号に応じて、データ書き込み時に、前記第1データ線対を介して所望のメモリセルへのデータ書き込みを行う第1ライトバッファと、
前記制御回路部からの制御信号に応じて、データ読み出し時に、前記第2データ線対からの信号を増幅して出力する第2センスアンプと、
前記制御回路部からの制御信号に応じて、データ書き込み時に、前記第2データ線対を介して所望のメモリセルへのデータ書き込みを行う第2ライトバッファと、
をそれぞれ備え、
前記制御回路部は、
前記各メモリ部のそれぞれのメモリセルアレイに対してビットスライス型のアドレス割り付けを行うように外部から所定の制御信号が入力されると、各メモリ部の外部からのアドレスデータに応じた列ゲートに対して、対応するビット線対を所定の前記第1データ線対にそれぞれ接続させ、各メモリ部のそれぞれのメモリセルアレイに対してワードスライス型のアドレス割り付けを行うように外部から所定の制御信号が入力されると、外部からのアドレスデータに応じたメモリ部における各列ゲートに対して、対応するビット線対を所定の前記第2データ線対にそれぞれ対応して接続させ、前記ビットスライス型のアドレス割り付けを行うように外部から所定の制御信号が入力されると共に、各メモリ部にデータ書き込みを行うように外部から所定の書き込み制御信号が入力されると、各メモリ部に対して、前記第1ライトバッファを作動させ、前記第1センスアンプ、第2ライトバッファ及び第2センスアンプの動作をそれぞれ停止させ、
前記各メモリ部のそれぞれのメモリセルアレイに対してビットスライス型のアドレス割り付けを行うように外部から所定の制御信号が入力されると共に、各メモリ部からデータ読み出しを行うように外部から所定の読み出し制御信号が入力されると、各メモリ部に対して、前記第1センスアンプを作動させ、前記第1ライトバッファ、第2ライトバッファ及び第2センスアンプの動作をそれぞれ停止させるものである。
また、この発明に係る半導体記憶装置の動作制御方法は、データの書き込み及び読み出しを行う複数のメモリ部を有し、
該各メモリ部が、
メモリセルに対して相反する信号レベルの相補信号の入出力をそれぞれ行う各ビット線対及び対応する各メモリセルに対する活性化制御信号の伝達を行う各ワード線によって、複数のメモリセルがアレイ状に配列されてなるメモリセルアレイと、
該メモリセルアレイに対応して設けられた1対のデータ線からなる第1データ線対と、
前記メモリセルアレイの各ビット線対に対応して設けられた1対のデータ線からそれぞれなる、各メモリ部で共有された各第2データ線対と、
前記メモリセルアレイの対応する各ビット線対に対する、第1データ線対又は対応する第2データ線対への接続制御を行う各列ゲートと、
データ読み出し時に、前記第1データ線対からの信号を増幅して出力する第1センスアンプと、
データ書き込み時に、前記第1データ線対を介して所望のメモリセルへのデータ書き込みを行う第1ライトバッファと、
データ読み出し時に、前記第2データ線対からの信号を増幅して出力する第2センスアンプと、
データ書き込み時に、前記第2データ線対を介して所望のメモリセルへのデータ書き込みを行う第2ライトバッファと、
をそれぞれ備え、
外部からの各制御信号及びアドレスデータに応じて前記各メモリ部の動作制御を行う半導体記憶装置の動作制御方法において、
前記各メモリ部のそれぞれのメモリセルアレイに対してビットスライス型のアドレス割り付けを行うように外部から所定の制御信号が入力されると、各メモリ部の外部からのアドレスデータに応じた列ゲートに対して、対応するビット線対を所定の前記第1データ線対にそれぞれ接続させ、
前記各メモリ部のそれぞれのメモリセルアレイに対してワードスライス型のアドレス割り付けを行うように外部から所定の制御信号が入力されると、外部からのアドレスデータに応じたメモリ部における各列ゲートに対して、対応するビット線対を所定の前記第2データ線対にそれぞれ対応して接続させ、
前記ビットスライス型のアドレス割り付けを行うように外部から所定の制御信号が入力されると共に、各メモリ部にデータ書き込みを行うように外部から所定の書き込み制御信号が入力されると、各メモリ部に対して、前記第1ライトバッファを作動させ、前記第1センスアンプ、第2ライトバッファ及び第2センスアンプの動作をそれぞれ停止させ、
前記各メモリ部のそれぞれのメモリセルアレイに対してビットスライス型のアドレス割り付けを行うように外部から所定の制御信号が入力されると共に、各メモリ部からデータ読み出しを行うように外部から所定の読み出し制御信号が入力されると、各メモリ部に対して、前記第1センスアンプを作動させ、前記第1ライトバッファ、第2ライトバッファ及び第2センスアンプの動作をそれぞれ停止させるようにした。
第1の実施の形態.
図1は、本発明の第1の実施の形態における半導体記憶装置の例を示したブロック図である。なお、図1では、(m×n)word×(h)bitの構成を有する場合を例にして示しており、m,n,hはそれぞれ自然数であり、ここではm≦hとする。
図2は、ビットスライス型アドレス割り付けの例を示した図であり、図3は、ワードスライス型アドレス割り付けの例を示した図である。
このように、図3において、メモリセルアレイ11の各メモリセルMCは、4ビットごとに、図7のメモリ空間におけるYbit単位でアクセスした場合のアドレスが割り付けられており、該各アドレスは図7の右面に示した値と同じものである。
図4は、メモリ部MEiにおける列ゲートCGkの回路例を示した図である。
図4において、列ゲートCGkは、トランスミッションゲートTM1〜TM4及びインバータINV1,INV2で形成されている。
列デコーダ4は、図2で示したようなZbit単位アクセスを行う場合には、Zbit単位アクセス用の各制御信号線ZG0〜ZG3の内、1本の信号をハイレベルにしてイネーブル状態にし、Ybit単位アクセス用の各制御信号線YG0〜YG3の各信号をローレベルにしてディスエーブル状態にする。
図9は、本発明の第1の実施の形態における半導体記憶装置の他の例を示したブロック図であり、m>hの場合を示している。なお、図9では、アドレス入力回路2、行デコーダ3、内部制御回路5、メモリセルアレイ11及びプリチャージ回路PRC0〜PRCm−1は図1の場合と同様であるので省略している。また、図9では、図1と同じものは同じ符号で示し、ここではその説明を省略すると共に図1との相違点のみ説明する。
半導体記憶装置1aにおいて、アドレス入力回路2と、行デコーダ3と、列デコーダ4と、m列n行のSRAMの各メモリセルMCで構成されたメモリセルアレイを有するメモリ部MEa0〜MEah−1と、内部制御回路5とを備えている。なお、アドレス入力回路2、行デコーダ3、列デコーダ4及び内部制御回路5は、各メモリ部MEa0〜MEah−1の動作制御を行う制御回路部をなす。
図10は、m=4、h=2の場合における図9の半導体記憶装置1aの例を示したブロック図であり、図10では、列デコーダ、列ゲート、各センスアンプアンプ、各ライトバッファ及びデータ入出力回路の関係を示しており、その他の部分は省略している。
図10において、図9と異なる点は、メモリ部MEa0に第2センスアンプSA2、第2ライトバッファWB2及びデータ入出力回路I/O2を設け、メモリ部MEa1に第2センスアンプSA3、第2ライトバッファWB3及びデータ入出力回路I/O3を設けたことにある。
2 アドレス入力回路
3 行デコーダ
4 列デコーダ
5 内部制御回路
11 メモリセルアレイ
12 第1センスアンプ
13 第1ライトバッファ
14 第2センスアンプ
15 第2ライトバッファ
16 データ入出力回路
ME0〜MEh−1 メモリ部
PRC0〜PRCm−1 プリチャージ回路
MC メモリセル
CG0〜CGm−1 列ゲート
WL0〜WLn−1 ワード線
BL0,BL0B〜BLm−1,BLm−1B ビット線対
DOUT0〜DOUTh−1 出力端子
DIN0〜DINh−1 入力端子
ZG0〜ZGm−1 Zbit単位アクセス用の制御信号線
YG0〜YGh−1 Ybit単位アクセス用の制御信号線
ZD0,ZD0B〜ZDh−1,ZDh−1B Zbit単位アクセス用のデータ線対
SAh〜SAm−1 第2センスアンプ
WBh〜WBm−1 第2ライトバッファ
I/Oh〜I/Om−1 データ入出力回路
DOUTh〜DOUTm−1 出力端子
DINh〜DINm−1 入力端子
YD0,YD0B〜YDh−1,YDh−1B Ybit単位アクセス用のデータ線対
YD0,YD0B〜YDm−1,YDm−1B Ybit単位アクセス用のデータ線対
Claims (2)
- データの書き込み及び読み出しを行う複数のメモリ部と、外部からの各制御信号及びアドレスデータに応じて該各メモリ部の動作制御を行う制御回路部とを有する半導体記憶装置において、
前記各メモリ部は、
メモリセルに対して相反する信号レベルの相補信号の入出力をそれぞれ行う各ビット線対及び対応する各メモリセルに対する活性化制御信号の伝達を行う各ワード線によって、複数のメモリセルがアレイ状に配列されてなるメモリセルアレイと、
該メモリセルアレイに対応して設けられた1対のデータ線からなる第1データ線対と、
前記メモリセルアレイの各ビット線対に対応して設けられた1対のデータ線からそれぞれなる、各メモリ部で共有された各第2データ線対と、
前記制御回路部からの制御信号に応じて、前記メモリセルアレイの対応する各ビット線対に対する、第1データ線対又は対応する第2データ線対への接続制御を行う各列ゲートと、
前記制御回路部からの制御信号に応じて、データ読み出し時に、前記第1データ線対からの信号を増幅して出力する第1センスアンプと、
前記制御回路部からの制御信号に応じて、データ書き込み時に、前記第1データ線対を介して所望のメモリセルへのデータ書き込みを行う第1ライトバッファと、
前記制御回路部からの制御信号に応じて、データ読み出し時に、前記第2データ線対からの信号を増幅して出力する第2センスアンプと、
前記制御回路部からの制御信号に応じて、データ書き込み時に、前記第2データ線対を介して所望のメモリセルへのデータ書き込みを行う第2ライトバッファと、
をそれぞれ備え、
前記制御回路部は、
前記各メモリ部のそれぞれのメモリセルアレイに対してビットスライス型のアドレス割り付けを行うように外部から所定の制御信号が入力されると、各メモリ部の外部からのアドレスデータに応じた列ゲートに対して、対応するビット線対を所定の前記第1データ線対にそれぞれ接続させ、各メモリ部のそれぞれのメモリセルアレイに対してワードスライス型のアドレス割り付けを行うように外部から所定の制御信号が入力されると、外部からのアドレスデータに応じたメモリ部における各列ゲートに対して、対応するビット線対を所定の前記第2データ線対にそれぞれ対応して接続させ、前記ビットスライス型のアドレス割り付けを行うように外部から所定の制御信号が入力されると共に、各メモリ部にデータ書き込みを行うように外部から所定の書き込み制御信号が入力されると、各メモリ部に対して、前記第1ライトバッファを作動させ、前記第1センスアンプ、第2ライトバッファ及び第2センスアンプの動作をそれぞれ停止させ、
前記各メモリ部のそれぞれのメモリセルアレイに対してビットスライス型のアドレス割り付けを行うように外部から所定の制御信号が入力されると共に、各メモリ部からデータ読み出しを行うように外部から所定の読み出し制御信号が入力されると、各メモリ部に対して、前記第1センスアンプを作動させ、前記第1ライトバッファ、第2ライトバッファ及び第2センスアンプの動作をそれぞれ停止させることを特徴とする半導体記憶装置。 - データの書き込み及び読み出しを行う複数のメモリ部を有し、
該各メモリ部が、
メモリセルに対して相反する信号レベルの相補信号の入出力をそれぞれ行う各ビット線対及び対応する各メモリセルに対する活性化制御信号の伝達を行う各ワード線によって、複数のメモリセルがアレイ状に配列されてなるメモリセルアレイと、
該メモリセルアレイに対応して設けられた1対のデータ線からなる第1データ線対と、
前記メモリセルアレイの各ビット線対に対応して設けられた1対のデータ線からそれぞれなる、各メモリ部で共有された各第2データ線対と、
前記メモリセルアレイの対応する各ビット線対に対する、第1データ線対又は対応する第2データ線対への接続制御を行う各列ゲートと、
データ読み出し時に、前記第1データ線対からの信号を増幅して出力する第1センスアンプと、
データ書き込み時に、前記第1データ線対を介して所望のメモリセルへのデータ書き込みを行う第1ライトバッファと、
データ読み出し時に、前記第2データ線対からの信号を増幅して出力する第2センスアンプと、
データ書き込み時に、前記第2データ線対を介して所望のメモリセルへのデータ書き込みを行う第2ライトバッファと、
をそれぞれ備え、
外部からの各制御信号及びアドレスデータに応じて前記各メモリ部の動作制御を行う半導体記憶装置の動作制御方法において、
前記各メモリ部のそれぞれのメモリセルアレイに対してビットスライス型のアドレス割り付けを行うように外部から所定の制御信号が入力されると、各メモリ部の外部からのアドレスデータに応じた列ゲートに対して、対応するビット線対を所定の前記第1データ線対にそれぞれ接続させ、
前記各メモリ部のそれぞれのメモリセルアレイに対してワードスライス型のアドレス割り付けを行うように外部から所定の制御信号が入力されると、外部からのアドレスデータに応じたメモリ部における各列ゲートに対して、対応するビット線対を所定の前記第2データ線対にそれぞれ対応して接続させ、
前記ビットスライス型のアドレス割り付けを行うように外部から所定の制御信号が入力されると共に、各メモリ部にデータ書き込みを行うように外部から所定の書き込み制御信号が入力されると、各メモリ部に対して、前記第1ライトバッファを作動させ、前記第1センスアンプ、第2ライトバッファ及び第2センスアンプの動作をそれぞれ停止させ、
前記各メモリ部のそれぞれのメモリセルアレイに対してビットスライス型のアドレス割り付けを行うように外部から所定の制御信号が入力されると共に、各メモリ部からデータ読み出しを行うように外部から所定の読み出し制御信号が入力されると、各メモリ部に対して、前記第1センスアンプを作動させ、前記第1ライトバッファ、第2ライトバッファ及び第2センスアンプの動作をそれぞれ停止させることを特徴とする半導体記憶装置の動作制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007332263A JP4427575B2 (ja) | 2001-10-15 | 2007-12-25 | 半導体記憶装置及びその動作制御方法 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001316918 | 2001-10-15 | ||
JP2007332263A JP4427575B2 (ja) | 2001-10-15 | 2007-12-25 | 半導体記憶装置及びその動作制御方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002051050A Division JP2003196984A (ja) | 2001-10-15 | 2002-02-27 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008091023A JP2008091023A (ja) | 2008-04-17 |
JP4427575B2 true JP4427575B2 (ja) | 2010-03-10 |
Family
ID=39374989
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007332263A Expired - Fee Related JP4427575B2 (ja) | 2001-10-15 | 2007-12-25 | 半導体記憶装置及びその動作制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4427575B2 (ja) |
-
2007
- 2007-12-25 JP JP2007332263A patent/JP4427575B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008091023A (ja) | 2008-04-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR940000148B1 (ko) | 듀얼포트 반도체 기억장치 | |
US5717901A (en) | Variable depth and width memory device | |
US6377501B2 (en) | Semiconductor integrated circuit device | |
JP3307360B2 (ja) | 半導体集積回路装置 | |
US6243279B1 (en) | Semiconductor integrated circuit device | |
US7035161B2 (en) | Semiconductor integrated circuit | |
JPH0552686B1 (ja) | ||
US6339817B1 (en) | Semiconductor memory including main and sub memory portions having plural memory cell groups and a bidirectional data transfer circuit | |
US4763302A (en) | Alternatively addressed semiconductor memory array | |
KR100235144B1 (ko) | 반도체 기억 장치 | |
JPH08297966A (ja) | マルチバンク構造のメモリセルアレイ | |
US6584022B2 (en) | Semiconductor memory device with simultaneous data line selection and shift redundancy selection | |
US5781493A (en) | Semiconductor memory device having block write function | |
JP2845187B2 (ja) | 半導体記憶装置 | |
KR100271857B1 (ko) | 반도체 기억장치 | |
JP4427575B2 (ja) | 半導体記憶装置及びその動作制御方法 | |
US6795371B2 (en) | Semiconductor memory apparatus of which data are accessible by different addressing type | |
JPH08255479A (ja) | 半導体記憶装置 | |
JP2604468B2 (ja) | 半導体集積回路装置 | |
JP2982902B2 (ja) | 半導体メモリ | |
JPH08138377A (ja) | 半導体記憶装置 | |
US5337287A (en) | Dual port semiconductor memory device | |
JP3917195B2 (ja) | ビデオram | |
JP2003196985A (ja) | 半導体メモリ及び半導体メモリのビットライト又はバイトライト方法 | |
US6499089B1 (en) | Method, architecture and circuitry for independently configuring a multiple array memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090317 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090514 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091117 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091214 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4427575 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131218 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |